TWI469145B - 半導體記憶體元件及其測試方法 - Google Patents

Description

半導體記憶體元件及其測試方法

本發明係關於一種半導體記憶體元件及其測試方法。

一個典型的半導體記憶體元件是由多個記憶體晶胞所構成。在製造完成後和進行封裝之前，為了確認該半導體記憶體元件中是否有缺陷的記憶體晶胞，該記憶體元件必須進行測試。一個典型的測試記憶體元件的方法為寫入特定的”0”和”1”之資料型態(pattern)至每一記憶體晶胞中，再讀取該些晶胞所儲存的資料以確認是否出現非預期的值。

圖1顯示一傳統的半導體記憶體元件10的架構示意圖。參照圖1，該半導體記憶體元件10包含複數個位元線對、複數條字元線WL[0],WL[1],WL[2]和設置在該等位元線和該等字元線之交點的複數個記憶體晶胞MC，其中每一位元線對由一位元線BL及一互補位元線/BL所組成。該半導體記憶體元件10另包含一命令/位址控制器11、一感測信號產生電路12、一列解碼器14、一行解碼器16以及耦接於該些位元線對的一感測放大器單元18和一預充電電路單元19。

圖2顯示該半導體記憶體元件10運作於一測試模式下的時序圖。參照圖1和圖2，該半導體記憶體元件10中的該命令/位址控制器11在接收一同步於外部時脈信號XCLK的一第一啟動命令CMD1後，藉由該列解碼器14致能一第一字元線WL[0]以開啟要寫入的記憶體晶胞。在該字元線WL[0]致能後，該感測信號產生電路12會輸出高邏輯位準的感測致能信號SAE以致能該感測放大器單元18和不致能該預充電電路單元19。接著，該命令/位址控制器11接收N個寫入命令CMD2以產生N個行選擇信號至該行解碼器16。該行解碼器16根據該些行選擇信號以依序將測試資料寫入至該字元線WL[0]上耦接的多個記憶體晶胞MC中。

在寫入測試資料至多個記憶體晶胞MC後，該命令/位址控制器11接收一預充電命令CMD3以不致能該字元線WL[0]。當該字元線WL[0]不致能後，該感測信號產生電路12輸出低邏輯位準的感測致能信號SAE以不致能該感測放大器單元18和致能該預充電電路單元19。因此，每一位元線對間會預充電至一小於一電源電壓的電壓。

為了將測試資料寫入至其他字元線上耦接的多個記憶體晶胞MC中，該半導體記憶體元件10需重複進行上述步驟，例如致能一第二字元線WL[1]、產生N個行選擇信號以依序寫入測試資料至所選擇的一位元線對、不致能該第二字元線WL[1]和對該些位元線對間進行預充電。隨著位元線對和字元線數目的增加，該半導體記憶體元件10需要花費龐大的寫入時間以將測試資料寫入至所有的記憶體晶胞MC中。

因此，有必要提出一種半導體記憶體元件及其測試方法，使得該半導體記憶體元件在進入測試模式後能有效減少測試資料的寫入時間。

本發明之目的係提供一種半導體記憶體元件及其測試方法。為了確認一半導體記憶體元件中是否有缺陷的記憶體晶胞，該記憶體元件會進入一測試模式以寫入測試資料。接著，該記憶體元件會進入正常模式以讀取寫入的資料。

本發明之半導體記憶體元件之一實施例包含複數個記憶體單元和一命令解碼器，其中每一記憶體單元包含一記憶體陣列和一感測信號產生電路。該記憶體陣列包含複數對位元線對、複數條字元線、設置於該等位元線和該等字元線的交點之複數個記憶體晶胞及複數個感測放大器，其中每一感測放大器耦接於每一位元線對以根據一感測致能信號鎖存該位元線對間的資料。該感測信號產生電路用以產生該感測致能信號以致能該等感測放大器和用以停止產生該感測致能信號以不致能該等感測放大器。該命令解碼器用以在接收一第一啟動命令後產生一第一列致能信號以致能一第一記憶體單元中的一第一字元線，在接收一組寫入命令後產生一組行致能信號以根據該組行致能信號依序寫入測試資料至該第一字元線上耦接的複數個記憶體晶胞，在接收一第一預充電命令後停止產生該第一列致能信號以不致能該第一字元線，在接收一第二啟動命令後產生一第二列致能信號以致能一第二字元線，並在接收一第二預充電命令後停止產生該第二列致能信號以不致能該第二字元線。該半導體記憶體元件選擇性地運作於一正常模式或一測試模式。當該半導體記憶體元件運作在該測試模式時，該感測信號產生電路在該命令解碼器接收該第一啟動命令後產生該感測致能信號，在該命令解碼器接收該第一預充電命令後維持該感測致能信號的電壓值，使得該第二字元線致能後該等感測放大器所鎖存的資料會直接寫入至該第二字元線上耦接的複數個記憶體晶胞中。

本發明另提出一種半導體記憶體元件的測試方法。該半導體記憶體元件包含複數個記憶體單元，每一記憶體單元包含複數對位元線對、複數條字元線、設置在該等位元線和該等字元線之交點的複數個記憶體晶胞、耦接於每一位元線對的複數個感測放大器和耦接於每一位元線對的複數個預充電電路。根據本發明之一實施例，該測試方法包含以下步驟：根據一模式選擇信號選擇該半導體記憶體元件運作於一正常模式或一測試模式；當該半導體記憶體元件運作於該測試模式時，根據一第一啟動命令、一第一列致能信號和一第一列位址以致能一第一記憶體單元中的一第一字元線；在該第一字元線致能後致能該第一記憶體單元的該等感測放大器；在該等感測放大器致能後根據一組寫入命令以產生一組行致能信號；根據該組行致能信號以依序寫入測試資料至該第一字元線上耦接的複數個記憶體晶胞中；當該測試資料寫入至該等記憶體晶胞後根據一第一預充電命令以不致能該第一字元線；當該第一字元線不致能後維持該等感測放大器的致能狀態和維持該第一記憶體單元的複數個預充電電路的不致能狀態；根據一第二啟動命令提供一第二列位址以致能該第一記憶體單元的一第二字元線；以及將該等感測放大器所鎖存的資料直接寫入至該第二字元線上耦接的複數個記憶體晶胞中。

圖3顯示結合本發明一實施例之半導體記憶體元件30的架構示意圖。參照圖3，該半導體記憶體元件30包含複數個記憶體單元MB#0,MB#1及MB#2，其中每一記憶體單元包含一記憶體陣列。複數個陣列解碼電路AD#0,AD#1及AD#2用以個別地致能和不致能複數個記憶體陣列AR#0,AR#1及AR#2，且複數個感測信號產生電路SG#0,SG#1及SG#2用以個別地產生感測致能信號至該些記憶體陣列AR#0,AR#1及AR#2中。

參照圖3，該半導體記憶體元件30更包含一命令解碼器32。該命令解碼器32用以接收同步於一時脈信號XCLK的一外部命令信號CMD。該外部命令信號CMD可能為個別的控制信號，例如一晶片選擇信號/CS、一列位址選通信號/RAS、一行位址選通信號/CAS或一寫入致動信號/WE。該命令解碼器32對該命令信號CMD進行解碼以產生對該些記憶體陣列AR#0,AR#1及AR#2中的每一記憶體晶胞進行讀取和寫入的控制信號。該半導體記憶體元件30另包含一位址多工器34。該位址多工器34用以接收同步於該時脈信號XCLK的一外部位址信號ADD以產生列位址AX或行位址AY。

圖4顯示結合本發明一實施例之記憶體單元MB#i(i=0,1,或2)的電路示意圖。參照圖4，每一記憶體單元MB#i包含一記憶體陣列AR#i。該記憶體陣列AR#i包含複數個位元線對，其中每一位元線對由一位元線BL及一互補位元線/BL所組成。該記憶體陣列AR#i另包含複數條字元線WL。在本實施例中，該記憶體陣列AR#i包含2048個位元線對和512條字元線。在一特定的位元線和字元線之交點配置一記憶體晶胞MC以儲存資料。在圖4中，圖3所示的陣列解碼電路AD#i由一列解碼器46和一行解碼器48所組成。該列解碼器46用以產生一字元線選擇信號以致能一特定字元線，而該行解碼器48用以產生一行選擇信號以對一特定位元線對上耦接的記憶體晶胞MC進行寫入或讀取的動作。

參照圖4，該記憶體陣列AR#i另包含複數個感測放大器42和複數個預充電電路44，其中每一感測放大器42和每一預充電電路44耦接於每一位元線對之間。一感測信號產生電路SG#i用以產生一感測致能信號SA[i]以致能該些感測放大器42和不致能該些預充電電路44，和用以停止產生該感測致能信號SA[i]以不致能該等感測放大器42和致能該些預充電電路44。當該些感測放大器42致能時，其對應的位元線對間的資料會被鎖存，而當該些預充電電路44致能時，其對應的位元線對間會被預充電至一小於一電源電壓的電壓。

在該半導體記憶體元件30製造完成後，為了確認是否有缺陷的記憶體晶胞，該半導體記憶體元件30會進入一測試模式以寫入測試資料至所有的記憶體晶胞MC中。在測試資料寫入後，該記憶體元件30會進入一正常模式以讀取該等記憶體晶胞MC上儲存的資料，以判斷是否出現非預期的值。圖5顯示結合本發明一實施例之該半導體記憶體元件30運作於測試模式下的時序圖。現以圖3至圖4的電路圖說明圖5之時序圖。參照圖3，該半導體記憶體元件30在該命令解碼器32接收一高邏輯位準的模式選擇信號MS後進入一測試模式。在進入該測試模式後，該命令解碼器32接收一第一啟動命令CMD1後產生一第一列致能信號至該位址多工器34和該列解碼器46。該位址多工器34接收一位址ADD，並在接收該第一列致能信號後產生一列位址AX至該記憶體單元MB#0中的該列解碼器46。接著，該列解碼器46根據該列位址AX和該列致能信號而致能該記憶體單元MB#0中的字元線WL[0]。在該字元線WL[0]致能後該第一記憶體單元MB#0中的該感測信號產生電路SG#0會輸出高邏輯位準的感測致能信號SA以致能該些感測放大器42和不致能該些預充電電路44。因此，該些感測放大器42會偵測存在於位元線對BL及/BL間的微小電壓差，並放大其中一者為接地電壓VSS而另一者為核電壓Vcore。

接著，該命令解碼器32接收一組寫入命令1^st CMD2,2^nd CMD2,...,2048^th CMD2以產生一組行致能信號至該位址多工器34和該行解碼器48。該位址多工器34接收該位址ADD，並在接收該組行致能信號後產生一組行位址AY至該記憶體單元MB#0中的該行解碼器48。接著，該行解碼器48根據該組行位址AY產生一組行選擇信號CSL[0:2047]，並根據該組行選擇信號CSL[0:2047]依序藉由一資料輸入/輸出緩衝器(未繪出)將測試資料經由資料線DL[0],/DL[0]寫入至該字元線WL[0]上耦接的2048個記憶體晶胞MC中。

在寫入測試資料後，該命令解碼器32接收一第一預充電命令CMD3以停止產生該第一列致能信號。因此，該列解碼器46會不致能該記憶體單元MB#0中的該字元線WL[0]。當該字元線WL[0]不致能後，該感測信號產生電路SG#0保持該感測致能信號SA的邏輯位準。因此，該些感測放大器42維持致能狀態，且該些預充電電路44維持不致能狀態。換言之，該記憶體單元MB#0中的該些位元線對間的資料會被鎖存。

接著，該命令解碼器32接收一第二啟動命令CMD1後產生一第二列致能信號以致能該記憶體單元MB#0中的一第二字元線。在本實施例中，該第二字元線為字元線WL[4]。當該字元線WL[4]致能時，其上耦接的多個記憶體晶胞MC為開啟狀態。因此，該些感測放大器42所鎖存的資料可直接寫入至該字元線WL[4]上耦接的2048個記憶體晶胞中，而無須藉由該行解碼器48依序輸出多個行選擇信號CSL[0:2047]以選擇一特定的位元線對以寫入測試資料。依此方式，測試資料的寫入時間可大幅地縮短。

舉例而言，在本實施例中，每一記憶體陣列AR#i包含2048個位元線對和512條字元線。假設在該半導體記憶體元件30中tRCD(行列延遲時間)之最小時間為15ns、時脈週期tCK為15ns，tWR(寫入回復時間)之最小時間為15ns，tRAS(致動至預充電等待時間)之最小時間為45ns，且tRP(預充電至致動等待時間)之最小時間為15 ns，如果以習知方式對該記憶體陣列中的一特定字元線上耦接的多個記憶體晶胞寫入測試資料時，則寫入資料的最小時間為：

tRCD+2048×tCK+tWR+tRP=30.765 μs

由於該記憶體陣列AR#i具有512條字元線，故若對該記憶體陣列30中的全部記憶體晶胞寫入測試資料，則最少須512×30.765μs。隨著該半導體記憶體元件30中記憶體陣列數目的增加，將該記憶體元件30中的全部記憶體陣列之晶胞寫入測試資料的時間將十分龐大。

反之，在本發明所揭示的裝置和方法中，對一第一字元線上耦接的多個記憶體晶胞寫入測試資料的最小時間為15.405μs，而對其他字元線上耦接的記憶體晶胞寫入測試資料時，每一字元線僅需tRAS+tRP=60ns即可完成寫入運作。因此，可大幅減少該記憶體元件30中的全部記憶體晶胞之寫入時間。此外，如果該些感測放大器42和該資料輸入/輸出緩衝器的驅動能力足夠大時，則該命令解碼器32在接收該第二啟動命令CMD1後可同時產生多個列致能信號以致能多條字元線。因此，該些感測放大器42上所鎖存的資料可直接寫入至多條字元線上耦接的記憶體晶胞中以進一步節省寫入的時間。

在本發明一實施例中，該列位址AX的產生方式係決定於該半導體記憶體元件30中字元線的排列方式。由於佈局、良率和速度的考量因素，該半導體記憶體元件30常常使用拌碼(scrambling)技術以產生非序列的位址。例如，佈局上字元線的排列方式經常具有一特定的週期性。因此，當該半導體記憶體元件30進入測試模式後，字元線WL[0],WL[1],WL[2]和WL[3]可能會因相對位置的關係而必須寫入不同的測試資料。然而，字元線WL[0],WL[4],WL[8],...可能會寫入相同的測試資料。在本發明一實施例中，在寫入一測試資料時，該字元線WL[0]首先被致能。在依序寫入該測試資料至該字元線WL[0]上耦接的多個晶胞後，將該字元線WL[0]不致能。此時，對應的位元線對間的資料仍然會保持鎖存狀態。接著，字元線WL[4],WL[8],WL[12],...依序或同時被致能，因此對應的位元線對間原本鎖存的資料將直接寫入至被致能的字元線上耦接的多個記憶體晶胞中。接著，該些字元線WL[4],WL[8],WL[12],...再依序或同時不致能。

其後，依序寫入不同的測試資料至一字元線WL[1]上耦接的多個晶胞後，將該字元線WL[1]不致能。此時，該字元線WL[1]所對應的位元線對間的資料會保持鎖存狀態。根據拌碼技術，字元線WL[5],WL[9],WL[13],...將依序或同時被致能，因此對應的位元線對間原本鎖存的資料會直接寫入至被致能的字元線上耦接的多個記憶體晶胞中。接著，該些字元線WL[5],WL[9],WL[13],...再依序或同時不致能。其後持續重複上述步驟，直至該半導體記憶體元件30中的所有記憶體晶胞均被寫入測試資料。

在寫入測試資料至該半導體記憶體元件30中的所有記憶體晶胞後，該命令解碼器32接收一第二預充電命令CMD3以不致能該些記憶體單元MB#0,MB#1及MB#2中原本致能的字元線。接著，該記憶體元件30會進入一正常模式以讀取該些記憶體單元MB#0,MB#1及MB#2中的複數個記憶體晶胞所儲存的資料，藉以判斷是否與該測試資料相同。參照圖3，該半導體記憶體元件30在該命令解碼器32接收一低邏輯位準的模式選擇信號MS後進入該正常模式。在進入該正常模式後，該半導體記憶體元件30中的記憶體單元MB#0,MB#1及MB#2之感測信號產生電路SG#0,SG#1及SG#2會停止產生感測致能信號SA以不致能該些記憶體單元MB#0,MB#1及MB#2中對應的該等感測放大器42。同時，記憶體單元MB#0,MB#1及MB#2中對應的該些預充電電路44會根據反相的感測致能信號/SA而致能。因此，該些記憶體單元MB#0,MB#1及MB#2中的每一位元線對間會被預充電至一小於該核電壓Vcore的電壓，例如1/2Vcore。在該些記憶體單元MB#0,MB#1及MB#2中的每一位元線對間被預充電後，該記憶體元件30可進行後續的讀取運作以從記憶體晶胞中讀取儲存的資料。

在本發明另一實施例中，當該些記憶體單元MB#0,MB#1及MB#2中的所有字元線不致能後，該記憶體元件30保持運作在該測試模式下，且該些記憶體單元MB#0,MB#1及MB#2中的該些感測放大器42會根據一特定順序而依序不被致能。由於每次只有一個特定的記憶體單元中的複數個感測放大器42不致能，故此方式可有效降低感測放大器不致能時產生的雜訊干擾。圖6顯示結合本發明一實施例之感測信號產生電路SG#0,SG#1及SG#2的電路示意圖，而圖7顯示該些感測信號產生電路SG#0,SG#1及SG#2運作於測試模式下的時序圖。現以圖6和圖7說明運作的細節。當模式選擇信號MS為高邏輯位準時，該記憶體元件30運作於該測試模式。在該半導體記憶體元件30中的該些記憶體單元MB#0,MB#1及MB#2之所有記憶體晶胞MC寫入測試資料後，該些記憶體單元MB#0,MB#1及MB#2中的感測信號產生電路SG#0,SG#1及SG#2之輸出信號SA[0],SA[1]及SA[2]會維持在高邏輯位準。當該感測信號產生電路SG#0接收一脈波信號DISCK的一第一昇緣時，該感測信號產生電路SG#0會輸出具有低邏輯位準的信號SA[0]至該記憶體單元MB#0中的該些感測放大器42。因此，該記憶體單元MB#0中的該些感測放大器42會不致能，且該記憶體單元MB#0中的該些預充電電路44會根據反相的感測致能信號/SA[0]而致能。

接著，在該脈波信號DISCK的一第一降緣時，該感測信號產生電路SG#1會輸出具有低邏輯位準的信號SA[1]至該記憶體單元MB#1中的該些感測放大器42。因此，該記憶體單元MB#1中的該些感測放大器42會不致能，且該記憶體單元MB#1中的該些預充電電路44會根據反相的感測致能信號/SA[1]而致能。接著，在該脈波信號DISCK的一第二昇緣時，該感測信號產生電路SG#2會輸出具有低邏輯位準的信號SA[2]至該記憶體單元MB#2中的該些感測放大器42。因此，該記憶體單元MB#2中的該些感測放大器42會不致能，且該記憶體單元MB#2中的該些預充電電路44會根據反相的感測致能信號/SA[2]而致能。依此方式，該些記憶體單元MB#0,MB#1及MB#2中的該些感測放大器42會依序不致能，且該些記憶體單元MB#0,MB#1及MB#2中的該些預充電電路44會依序致能。由於不同記憶體單元中的該些感測放大器42和預充電電路44不會同時致動，故可大幅降低切換雜訊對記憶體晶胞所儲存的位元資料之干擾。

在本發明一實施例中，圖4所示的每一記憶體單元MB#i具有2048個位元線對，因此，需要2048個感測放大器和2048個預充電電路以鎖存和預充電每一位元線對間的資料。為了減少該些感測放大器和預充電電路所佔的面積，在相鄰的兩記憶體單元間該些感測放大器和預充電電路可以共享。圖8顯示結合本發明另一實施例之記憶體單元MB#0’至MB#1’的局部架構示意圖。參照圖8，該記憶體單元MB#0’中的位元線對係交替地耦接至兩側的感測放大器42’和預充電電路44’，且虛線範圍中的複數個感測放大器42’和預充電電路44’可由記憶體單元MB#0’和MB#1’所分享。因此，該些感測放大器42’和預充電電路44’的面積可藉由該種組態而減少。在運作上，圖8所示的記憶體單元MB#0’至MB#1’的架構亦可依本發明所揭示的裝置和方法進行寫入和讀取之運作。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

10．．．半導體記憶體元件

11．．．命令/位址控制器

12．．．感測信號產生電路

14．．．列解碼器

16．．．行解碼器

18．．．感測放大器單元

19．．．預充電電路單元

30．．．半導體記憶元件

32．．．命令解碼器

34．．．位址多工器

42,42’．．．感測放大器

44,44’．．．預充電電路

46．．．列解碼器

48．．．行解碼器

AR#i．．．記憶體陣列

BL[0]~BL[2047],/BL[0]~/BL[2047]．．．位元線

DL[0],/DL[0]．．．資料線

MB#i,MB#i’．．．記憶體單元

MC．．．記憶體晶胞

SG#i．．．感測信號產生電路

WL[0]~WL[511]．．．字元線

圖1顯示一傳統的半導體記憶體元件的架構示意圖；

圖2顯示該半導體記憶元件運作於一測試模式下的時序圖；

圖3顯示結合本發明一實施例之半導體記憶元件的架構示意圖；

圖4顯示結合本發明一實施例之記憶體單元的電路示意圖；

圖5顯示結合本發明一實施例之該半導體記憶元件運作於測試模式下的時序圖；

圖6顯示結合本發明一實施例之感測信號產生電路的電路示意圖；

圖7顯示該些感測信號產生電路運作於測試模式下的時序圖；及

圖8顯示結合本發明另一實施例之記憶體單元的局部架構示意圖。

42．．．感測放大器

44．．．預充電電路

46．．．列解碼器

48．．．行解碼器

AR#i．．．記憶體陣列

BL[0]~BL[2047],/BL[0]~/BL[2047]．．．位元線

DL[0],/DL[0]．．．資料線

MB#i．．．記憶體單元

MC．．．記憶體晶胞

SG#i．．．感測信號產生電路

WL[0]~WL[511]．．．字元線

Claims (11)

1. 一種半導體記憶體元件，包含：複數個記憶體單元，每一記憶體單元包含：一記憶體陣列，其包含複數對位元線對、複數條字元線、設置於該等位元線和該等字元線的交點之複數個記憶體晶胞及複數個感測放大器，每一感測放大器耦接於每一位元線對以根據一感測致能信號鎖存該位元線對間的資料；及一感測信號產生電路，用以產生該感測致能信號以致能該等感測放大器和用以停止產生該感測致能信號以不致能該等感測放大器；以及一命令解碼器，用以在接收一第一啟動命令後產生一第一列致能信號以致能一第一記憶體單元中的一第一字元線，在接收一組寫入命令後產生一組行致能信號以根據該組行致能信號依序寫入測試資料至該第一字元線上耦接的複數個記憶體晶胞，在接收一第一預充電命令後停止產生該第一列致能信號以不致能該第一字元線，在接收一第二啟動命令後產生一第二列致能信號以致能一第二字元線，並在接收一第二預充電命令後停止產生該第二列致能信號以不致能該第二字元線；其中，該半導體記憶體元件選擇性地運作於一正常模式或一測試模式，當該半導體記憶體元件運作在該測試模式時，該感測信號產生電路在該命令解碼器接收該第一啟動命令後產生該感測致能信號，在該命令解碼器接收該第一預充電命令後維持該感測致能信號的電壓值，使得該第二字元線致能後該等感測放大器所鎖存的資料會直接寫入至該第二字元線上耦接的複數個記憶體晶胞中。
2. 根據請求項1之半導體記憶體元件，其中該命令解碼器在接收該第二啟動命令後產生複數個列致能信號以致能複數條字元線，且該等字元線致能後該等感測放大器所鎖存的資料會直接寫入至該等字元線上耦接的該等記憶體晶胞。
3. 根據請求項2之半導體記憶體元件，其中每一記憶體單元更包含：一列解碼器，用以根據該第一列致能信號和一第一列位址以致能該第一記憶體單元中的該第一字元線，根據該第二列致能信號和一第二列位址以致能該第一記憶體單元中的該第二字元線和根據一第三列致能信號和一第三列位址以致能該第一記憶體單元中的該第三字元線；以及一行解碼器，用以根據該組行致能信號和一組行位址以依序選擇一位元線對；其中該第一、第二和第三字元線彼此間隔相同條數的字元線。
4. 根據請求項1之半導體記憶體元件，其中每一記憶體單元更包含：複數個預充電電路，每一預充電電路耦接至每一位元線對以在致能時將該位元線對間預充電至一小於一電源電壓的電壓。
5. 根據請求項4之半導體記憶體元件，其中該第一記憶體單元和一第二記憶體單元中的複數個記憶體晶胞在寫入測試資料後不致能該第一記憶體單元和該第二記憶體單元中的該等字元線，當欲讀取該等記憶體晶胞時，該半導體記憶體元件會進入該正常模式，且該第一記憶體單元的一感測信號產生電路和該第二記憶體單元的一感測信號產生電路會停止產生感測致能信號以不致能對應的該等感測放大器，而該第一記憶體單元的複數個預充電電路和該第二記憶體單元的複數個預充電電路會根據停止產生的感測致能信號而致能。
6. 根據請求項4之半導體記憶體元件，其中該第一記憶體單元和一第二記憶體單元中的複數個記憶體晶胞在寫入測試資料後不致能該第一記憶體單元和該第二記憶體單元中的該等字元線，該第一記憶體單元的該感測信號產生電路和該第二記憶體單元的該感測信號產生電路會根據一脈波信號依序停止產生感測致能信號以不致能對應的該等感測放大器，且該第一記憶體單元的複數個預充電電路和該第二記憶體單元的複數個預充電電路會根據該脈波信號而依序致能。
7. 一種測試半導體記憶體元件的方法，該半導體記憶體元件包含複數個記憶體單元，每一記憶體單元包含複數對位元線對、複數條字元線、設置在該等位元線和該等字元線之交點的複數個記憶體晶胞、耦接於每一位元線對的複數個感測放大器和耦接於每一位元線對的複數個預充電電路，該方法包含以下步驟：根據一模式選擇信號選擇該半導體記憶體元件運作於一正常模式或一測試模式；當該半導體記憶體元件運作於該測試模式時，根據一第一啟動命令、一第一列致能信號和一第一列位址以致能一第一記憶體單元中的一第一字元線；在該第一字元線致能後致能該第一記憶體單元的該等感測放大器；在該等感測放大器致能後根據一組寫入命令以產生一組行致能信號；根據該組行致能信號以依序寫入測試資料至該第一字元線上耦接的複數個記憶體晶胞中；當該測試資料寫入至該等記憶體晶胞後根據一第一預充電命令以不致能該第一字元線；當該第一字元線不致能後維持該等感測放大器的致能狀態和維持該第一記憶體單元的複數個預充電電路的不致能狀態；根據一第二啟動命令提供一第二列位址以致能該第一記憶體單元的一第二字元線；以及將該等感測放大器所鎖存的資料直接寫入至該第二字元線上耦接的複數個記憶體晶胞中。
8. 根據請求項7之方法，其中該第一和第二列位址係根據該第一記憶體單元中該等字元線的排列方式而決定。
9. 根據請求項7之方法，更包含以下步驟：根據該第二啟動命令提供一第三列位址以致能該第一記憶體單元的一第三字元線；以及將該等感測放大器所鎖存的資料直接寫入至該第三字元線上耦接的複數個記憶體晶胞。
10. 根據請求項7之方法，更包含以下步驟：寫入測試資料至該第一記憶體單元和一第二記憶體單元中的所有記憶體晶胞中；根據一第二預充電命令以不致能該第一記憶體單元和該第二記憶體單元中的複數條字元線；在不致能該等字元線後使該記憶體元件進入該正常模式；當該半導體記憶體元件進入該正常模式後不致能該第一記憶體單元中的複數個感測放大器、不致能該第二記憶體單元中的複數個感測放大器、致能該第一記憶體單元中的複數個預充電電路和致能該第二記憶體單元中的複數個預充電電路；以及讀取該第一記憶體單元和該第二記憶體單元中的所有記憶體晶胞之儲存資料。
11. 根據請求項7之方法，更包含以下步驟：寫入測試資料至該第一記憶體單元和一第二記憶體單元中的所有記憶體晶胞中；根據一第二預充電命令以不致能該第一記憶體單元和該第二記憶體單元中的複數條字元線；根據一脈波信號以依序不致能該第一記憶體單元中的複數個感測放大器和該第二記憶體單元中的複數個感測放大器；以及使該半導體記憶體元件進入該正常模式以讀取該第一記憶體單元和該第二記憶體單元中的所有記憶體晶胞之儲存資料；其中該第一記憶體單元中的該等感測放大器不致能時，該第一記憶體單元中的複數個預充電電路會致能，而該第二記憶體單元中的該等感測放大器不致能時，該第二記憶體單元中的複數個預充電電路會致能。