JP2004348937A - マルチビット制御機能を有する不揮発性強誘電体メモリ装置 - Google Patents

Abstract

【課題】本発明はマルチビット制御機能を有する不揮発性強誘電体メモリ装置に関し、特に複数のセルを同時に選択してリード／ライト動作を行うことによりチップの動作速度を向上させることができるようにする技術を開示する。
【解決手段】このような本発明は、複数のセルを同時に選択し、選択された複数のセル平均特性を利用して安定的で分布が小さいセンシング値を得ることができるようになる。従って、複数のセルの平均特性により得られた安定化した電荷値に従い複数のビットをリード／ライトすることにより、不揮発性強誘電体メモリの動作速度を向上させることができるようする。
【選択図】図３

Description

本発明はマルチビット制御機能を有する非揮発性強誘電体メモリ装置に関し、特に複数のセルを同時に選択し、選択された複数のセルの平均値特性を利用してデータのリード／ライト動作を行うことによりチップの動作速度を向上させることができるようにする技術である。

一般に、非揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。

このようなＦｅＲＡＭは、ディラムと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭはこのような残留分極特性のため電界を除去してもデータが消失しない。

前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国出願番号第2002-85533号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。

このような従来の不揮発性強誘電体メモリのセル構成は一般に図１に示した通りである。

従来の不揮発性強誘電体メモリセルは、二つのトランジスタＴ１、Ｔ２と二つの強誘電体キャパシタＦＣ１、ＦＣ２を備え２Ｔ２Ｃ（２−Transistor、２−Capacitor）構造を有する。

トランジスタＴ１はビットライン／ＢＬと強誘電体キャパシタＦＣ１の第１電極の間に連結され、ゲート端子がワードラインＷＬと連結される。強誘電体キャパシタＦＣ１の第２電極はプレートラインＰＬに連結される。そして、トランジスタＴ２はビットラインＢＬと強誘電体キャパシタＦＣ２の第１電極の間に連結され、ゲート端子がワードラインＷＬと連結される。さらに、強誘電体キャパシタＦＣ２の第２電極はプレートラインＰＬに連結される。

ここで、一対のビットラインＢＬ、／ＢＬはセンスアンプＳ／Ａ１に共通に連結される。そして二つの強誘電体キャパシタＦＣ１、ＦＣ２は互いに逆のデータを記憶する。従って、二つの記憶素子が一つのデータを格納する形態となる。

図２は、従来の不揮発性強誘電体メモリセルのヒステリシスの特性を示した図面である。

図２に示されているように、正常セルのデータ“１”は電荷量がＤとなり、データ“０”は電荷量がＡとなる。その反面、非正常セルのデータ“１”は電荷量がＣとなり、データ“０”は電荷量がＢとなる。ここで、非正常セルの場合データ“１”及びデータ“０”のデータマージンが最小値を示す。

このような従来の２Ｔ２Ｃ構造の不揮発性強誘電体メモリセルは、正常状態のデータと非正常状態のデータがある場合、非正常状態のデータ特性によりセルの特性が決定される。従って、非正常状態のデータ特性を示すセルの場合、データ“１”とデータ“０”を明らかに区別することができないため、データフェイルが発生することになる問題点がある。

特に、半導体メモリのデザインルール（Design Rule）が小さくなりながらセルサイズは次第に小さくなる。ところが、セルサイズが次第に小さくなる場合、セルの特性を正常的に維持することが難しい問題点がある。さらに、セル特性が各々異なり大きい分布を有することになれば、データの最小センシングマージンが減少することになり速やかなチップ駆動が不可能な問題点がある。
USP 6,314,016 USP 6,301,145 USP 6,067,244

本発明は前記のような問題点を解決するため案出されたものであり、次のような目的を有する。

第一、同時に選択された複数のセルの平均特性を利用し、安定的で分布が小さいデータのセンシング値が得られるようにすることにその目的がある。

第二、二つ以上のセルを同時に選び安定化したセンシング値に従いマルチビットをメモリセルにリード／ライトすることにより、不揮発性強誘電体メモリの動作速度を向上させることができるようにすることにその目的がある。

本発明のマルチビット制御機能を有する不揮発性強誘電体メモリ装置は、複数のビットラインに連結され同時に活性化される複数のメモリセル；複数のビットラインと一対一対応して連結された複数のカラム選択スイッチ；複数のカラム選択スイッチと共通連結された共通データバス；及び共通データバスを介して印加される平均化したデータの電圧レベルと基準電圧レベルを比較及び増幅するセンスアンプを備え、複数のカラム選択スイッチから各々印加される複数のデータは各々の電荷値が平均化され、平均化したデータの電圧レベルが共通データバスに出力されることを特徴とする。

さらに、本発明は複数のメインビットラインと一対一対応して連結された複数のカラム選択スイッチを各々備え、水平方向に配列され同時に活性化される複数のセルアレイブロック；複数のセルアレイブロックと共通連結された共通データバス；及び共通データバスを介し印加される複数の平均化したデータの電圧レベルと互いに異なる基準電圧レベルを比較及び増幅し、電圧レベルが相違するマルチビットデータを各々出力する複数のセンスアンプを備えることを特徴とする。

さらに、本発明は複数のメインビットラインと一対一対応して連結された複数のカラム選択スイッチを各々備え、水平及び垂直方向に配列され同時に活性化される複数のセルアレイブロック；複数のセルアレイブロックと共通連結された共通データバス；共通データバスを基準にして垂直に対応される複数のセルアレイブロックから印加される複数の平均化したデータの電圧レベルと、互いに異なる基準電圧レベルを比較及び増幅し、電圧レベルが相違するマルチビットデータを各々出力される複数のセンスアンプを備えることを特徴とする。

本発明は次のような効果を提供する。

第一、選択された複数のセルの平均特性を利用し、安定的で分布が少ないデータのセンシング値を得ることができるようにする。

第二、二つ以上のセルを同時に選択して安定化した電荷値に従って複数のビットをセルにリード／ライトすることにより、チップの動作速度を向上させることができるようにする。

図３は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のセル構成である。

本発明は二つのトランジスタＴ３、Ｔ４と二つの強誘電体キャパシタＦＣ３、ＦＣ４を備え２Ｔ２Ｃ（２−Transistor、２−Capacitor）構造を有する。

トランジスタＴ３はビットラインＢＬ１と強誘電体キャパシタＦＣ３の第１電極の間に連結され、ゲート端子がワードラインＷＬと連結される。強誘電体キャパシタＦＣ３の第２電極はプレートラインＰＬに連結される。

そして、トランジスタＴ４はビットラインＢＬ２と強誘電体キャパシタＦＣ４の第１電極の間に連結され、ゲート端子がワードラインＷＬと連結される。そして、強誘電体キャパシタＦＣ４の第２電極はプレートラインＰＬに連結される。ここで、２Ｔ２Ｃ構造の記憶素子等は同時に活性化される。さらに、二つの強誘電体キャパシタＦ３、Ｆ４は互いに同一のデータを記憶する。以下では、同時に活性化されるメモリセル領域を“ＡＣＴ”と記載することにする。

さらに、ビットラインＢＬ１はカラムスイッチＣＳ１と連結され、ビットラインＢＬ２はカラム選択スイッチＣＳ２と連結される。そして、カラム選択スイッチＣＳ１、ＣＳ２は共通データバス１を介しセンスアンプＳ／Ａ２に９通に連結される。共通データバス１は、カラム選択スイッチＣＳ１、ＣＳ２から伝送される二つのセルデータ値を平均する。センスアンプＳ／Ａ２は、共通データバス１から印加される平均化したデータの電圧レベルと基準電圧ＲＥＦを比較及び増幅して出力する。

即ち、前述のカラム選択スイッチＣＳ１、ＣＳ２から各々印加される二つのセルデータは各々の電荷値が平均化され、平均化したデータの電圧レベルが共通データバス１に出力される。

図４は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のセル特性を示した図である。

図４をみれば、正常セルのデータ“１”は電荷量がＤとなり、データ“０”は電荷量がＡとなる。その反面、非正常セルのデータ“１”は電荷量がＣとなり、データ“０”は電荷量がＢとなる。ここで、二つの強誘電体キャパシタＦＣ３、ＦＣ４が互いに同一のデータを格納する。そして、センスアンプＳ／Ａ２はビットラインＢＬ１、ＢＬ２から印加される同一のデータの電荷値を平均する。

従って、二つのセルのうちで一つのセルだけ正常の場合、二つのセルの平均マージンは正常状態のデータと非正常状態のデータの中間値を有することになる。結局、二つのセルは恒に一定のマージンを確保することができるようになる。これに従い、本発明は非正常状態のセルが存在する場合にも正常セル等との平均値により、恒に一定量以上のマージンを有するセンシングデータを確保することができるようになる。

図５は、本発明の他の実施例に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のセル構成である。

図５の実施例は、四つのトランジスタＴ５〜Ｔ８と四つの強誘電体キャパシタＦＣ７〜ＦＣ１０を備え４Ｔ４Ｃ（４−Transistor、４−Capacitor）構造を有する。

トランジスタＴ５はビットラインＢＬ１と強誘電体キャパシタＦＣ７の第１電極の間に連結され、ゲート端子がワードラインＷＬ＿１と連結される。強誘電体キャパシタＦＣ７の第２電極はプレートラインＰＬ＿１に連結される。そして、トランジスタＴ６はビットラインＢＬ２と強誘電体キャパシタＦＣ８の第１電極の間に連結され、ゲート端子がワードラインＷＬ＿１と連結される。そして、強誘電体キャパシタＦＣ８の第２電極はプレートラインＰＬ＿１に連結される。

さらに、トランジスタＴ７はビットラインＢＬ３と強誘電体キャパシタＦＣ９の第１電極の間に連結され、ゲート端子がワードラインＷＬ＿２と連結される。強誘電体キャパシタＦＣ９の第２電極はプレートラインＰＬ＿２に連結される。そして、トランジスタＴ８はビットラインＢＬ３と強誘電体キャパシタＦＣ１０の第１電極の間に連結され、ゲート端子がワードラインＷＬ＿２と連結される。さらに、強誘電体キャパシタＦＣ１０の第２電極はプレートラインＰＬ＿２に連結される。

さらに、ビットラインＢＬ１はカラムスイッチＣＳ３と連結され、ビットラインＢＬ２はカラム選択スイッチＣＳ４と連結される。ビットラインＢＬ３はカラムスイッチＣＳ５と連結され、ビットラインＢＬ４はカラム選択スイッチＣＳ６と連結される。そして、カラム選択スイッチＣＳ３〜ＣＳ６は共通データバス２を介しセンスアンプＳ／Ａ３に共通に連結される。センスアンプＳ／Ａ３はカラム選択スイッチＣＳ３〜ＣＳ６を介し印加される四つのセルデータ値を基準電圧ＲＥＦにより平均する。

ここで、４Ｔ４Ｃ構造の記憶素子等は同時に活性化される。そして、四つの強誘電体キャパシタＦＣ７〜ＦＣ１０は互いに同一のデータを記憶する。

なお、センスアンプＳ／Ａ３はビットラインＢＬ１〜ＢＬ４から印加される同一のデータの電化値を平均する。従って、四つのセルのうち少なくともいずれか一つのセルが正常の場合、四つのセルの平均に従い恒に一定のマージンを確保することができるようになる。これに従い、本発明は非正常状態のセルが存在する場合にも正常セル等との平均値により、恒に一定量以上のマージンを有するセンシングデータを確保することができるようになる。

図６は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の構成図である。

本発明はタイミングデータバッファ部１０、データバッファバス部２０、タイミングデータレジスタアレイ部３０、複数のセルアレイブロック４０及び共通データバス部５０を備える。

タイミングデータバッファ部１０は、データバッファバス部２０を介しタイミングデータレジスタアレイ部３０と連結される。複数のセルアレイブロック４０は共通データバス部５０を共有し、共通データバス部５０はタイミングデータレジスタアレイ部３０と連結される。

このような構成を有する本発明は、リード動作モード時セルアレイブロック４０でリードされたデータが、共通データバス部５０を介しタイミングデータレジスタアレイ部３０に格納される。そして、タイミングデータレジスタアレイ部３０に格納されたリードデータは、データバッファバス部２０を介しデータバッファ部１０に出力される。

その反面、ライト動作モード時タイミングデータバッファ部１０を介し入力された入力データは、データバッファバス部２０を介しタイミングデータレジスタアレイ部３０に格納される。そして、タイミングデータレジスタアレイ部３０に格納された入力データ又はライトデータは、共通データバス部５０を介しセルアレイブロック４０にライトされる。

ここで、タイミングデータバッファ部１０及びタイミングデータレジスタアレイ部３０は、時間軸変換によるマルチプル（Multiple）タイムでデータをスプリット（split）することになる。従って、複数のデータを時間軸変換により制御し、セルアレイブロック４０にライト及びリードすることができるようになる。

図７は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の他の実施例である。

図７の実施例はタイミングデータバッファ部１０、データバッファバス部２０、タイミングデータレジスタアレイ部３０、複数の上部セルアレイブロック４０、共通データバス部５０及び複数の下部セルアレイブロック６０を備える。

タイミングデータバッファ部１０は、データバッファバス部２０を介しタイミングデータレジスタアレイ部３０と連結される。複数の上部セルアレイブロック４０及び複数の下部セルアレイブロック６０は、共通データバス部５０を共有する。さらに、共通データバス部５０はタイミングデータレジスタアレイ部３０と連結される。

このような構成を有する本発明は、リード動作モード時上部セルアレイブロック４０又は下部セルアレイブロック６０から出力されたリードデータが、共通データバス部５０を介しタイミングデータレジスタアレイ部３０に格納される。そして、タイミングデータレジスタアレイ部３０に格納されたリードデータは、データバッファバス部２０を介しリード／ライトデータバッファ部１０に出力される。

その反面、ライト動作時タイミングデータバッファ１０を介し入力された入力データは、データバッファバス部２０を介しタイミングデータレジスタアレイ部３０に格納される。そして、タイミングデータレジスタアレイ部３０に格納された入力データは共通データバス部５０を介し、上部セルアレイブロック４０又は下部セルアレイブロック６０にライトされる。この時、タイミングデータレジスタアレイ部３０に格納されたライトデータを上部セルアレイブロック４０、又は下部セルアレイブロック６０に再格納することもできる。

ここで、タイミングデータバッファ部１０及びタイミングデータレジスタアレイ部３０は、時間軸変換によるマルチプル（Multiple）タイムでデータをスプリット（split）することになる。従って、複数のデータを時間軸変換により制御し、上部セルアレイブロック４０又は下部セルアレイブロック６０にライト及びリードすることができるようになる。

図８は、図６及び図７の実施例で上部セルアレイブロック４０及び下部セルアレイブロック６０に関する詳細構成図である。

上部セルアレイブロック４０と下部セルアレイブロック６０の構成は同一なので、本発明では図６に示したセルアレイブロック４０の構成をその実施例として説明する。

セルアレイブロック４０はメインビットライン（ＭＢＬ：Main Bit Line）プルアップ（Pull Up）制御部４１、メインビットラインセンシングロード部４２、複数のサブセルアレイ４３及びカラム選択スイッチング部４４を備える。ここで、複数のサブセルアレイ４３はカラム選択スイッチング部４４を介し共通データバス部５０に連結される。

図９は、図８のメインビットラインプルアップ制御部４１に関する詳細回路図である。

メインビットラインプルアップ制御部４１は、プリチャージ時メインビットラインＭＢＬをプルアップさせるためのＰＭＯＳトランジスタＰ１を備える。ＰＭＯＳトランジスタＰ１のソース端子は電源電圧ＶＣＣ印加端に連結され、ドレイン端子はメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットラインプルアップ制御信号ＭＢＬＰＵＣを受信する。

図１０は、図８のメインビットラインセンシングロード部４２に関する詳細回路図である。

メインビットラインセンシングロード部４２は、メインビットラインＭＢＬのセンシングロードを制御するためのＰＭＯＳトランジスタＰ２を備える。ＰＭＯＳトランジスタＰ２のソース端子は電源電圧ＶＣＣ印加端に連結され、ドレイン端子はメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットライン制御信号ＭＢＬＣを受信する。

図１１は、図８のカラム選択スイッチング部４４に関する詳細回路図である。

カラム選択スイッチング部４４は、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ３を備える。ＮＭＯＳトランジスタＮ１はメインビットラインＭＢＬと共通データバス５０の間に連結され、デート端子を介しカラム選択信号ＣＳＮが印加される。さらに、ＰＭＯＳトランジスタＰ３はメインビットラインＭＢＬと共通データバス５０の間に連結され、デート端子を介しカラム選択信号ＣＳＰが印加される。

このような構成を有するカラム選択スイッチング部４４はカラム選択信号ＣＳＮ、ＣＳＰの活性化時ターンオンされ、メインビットラインＭＢＬと共通データバス５０を連結する。

図１２は、図８のサブセルアレイ４３に関する詳細回路図である。

サブセルアレイ４３の各々のメインビットラインＭＢＬは、複数のサブビットラインＳＢＬのうちで一つのサブビットラインＳＢＬと選択的に連結される。即ち、サブビットライン選択信号ＳＢＳＷ１の活性化時ＮＭＯＳトランジスタＮ６がターンオンされ、一つのサブビットラインＳＢＬを活性化させる。さらに、一つのサブビットラインＳＢＬには複数のセルＣが連結される。

サブビットラインＳＢＬはサブビットラインプルダウン信号ＳＢＰＤの活性化時、ＮＭＯＳトランジスタＮ４のターンオンに従いグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号ＳＢＰＵは、サブビットラインＳＢＬに供給される電源を制御するための信号である。即ち、低電圧では電源電圧ＶＣＣより高い電圧を生成し、サブビットラインＳＢＬに供給する。

そして、サブビットライン選択信号ＳＢＳＷ２はＮＭＯＳトランジスタＮ５のスイッチングに従い、サブビットラインプルアップ信号ＳＢＰＵ印加端とサブビットラインＳＢＬ間の連結を制御する。

さらに、ＮＭＯＳトランジスタＮ３はＮＭＯＳトランジスタＮ２とメインビットラインＭＢＬ間に連結され、ゲート端子がサブビットラインＳＢＬと連結される。ＮＭＯＳトランジスタＮ２は接地電圧端とＮＭＯＳトランジスタＮ３の間に連結され、ゲートを介しメインビットラインプルダウン信号ＭＢＰＤが印加されてメインビットラインＭＢＬのセンシング電圧を調整する。

図１３は、図６に適用される２Ｔ２Ｃ構造のセルアレイを示した図面である。

図１３の実施例は、２Ｔ２Ｃ構造の複数のセルアレイブロック４０が水平方向に配列される。複数のセルアレイブロック４０でメインビットラインＭＢＬはカラム選択スイッチング部４４と一対一対応して連結される。複数のカラム選択スイッチング部４４は共通データバス５０を介しセンスアンプＳ／Ａ２と連結される。一つのセンスアンプＳ／Ａ２は、二つのカラム選択スイッチング部４４から印加されるセルデータを平均する。

ここで、二つのセルアレイブロック４０を同時に活性化させる場合、二つのセルアレイブロック４０の各々のセル等は共通データバス５０を介し同一のデータをリード／ライトする。この時、図１３の実施例は、図３に示したように２Ｔ２Ｃのセル構造を有する。

図１４は、図６に適用される４Ｔ４Ｃ構造のセルアレイを示した図面である。

図１４の実施例は、４Ｔ４Ｃ構造の複数のセルアレイブロック４０が水平方向に配列される。複数のセルアレイブロック４０でメインビットラインＭＢＬはカラム選択スイッチング部４４と一対一対応して連結される。複数のカラム選択スイッチング部４４は共通データバス５０を介しセンスアンプＳ／Ａ３と連結される。一つのセンスアンプＳ／Ａ３は、四つのカラム選択スイッチング部４４から印加されるセルデータを平均する。

ここで、四つのセルアレイブロック４０を同時に活性化させる場合、四つのセルアレイブロック４０の各々のセル等は共通データバス５０を介し同一のデータをリード／ライトする。この時、図１４の実施例は、図５に示したように４Ｔ４Ｃのセル構造を有する。

図１５は、図７に適用される２Ｔ２Ｃ構造のセルアレイを示した図面である。

図１５の実施例は、２Ｔ２Ｃ構造の複数の上部セルアレイブロック４０及び下部セルアレイブロック６０が水平／垂直方向に配列される。複数の上部セルアレイブロック４０及び下部セルアレイブロック６０でメインビットラインＭＢＬは、カラム選択スイッチング部４４と一対一対応して連結される。複数のカラム選択スイッチング部４４は共通データバス５０を介しセンスアンプＳ／Ａ２と連結される。一つのセンスアンプＳ／Ａ２は、活性化された二つのカラム選択スイッチング部４４から印加されるセルデータを平均する。

ここで、垂直方向に連結された上部セルアレイブロック４０の一つと下部セルアレイブロック６０の一つを同時に活性化させる場合、活性化した上部セルアレイブロック４０及び下部セルアレイブロック６０の各々のセル等は、共通データバス５０を介し同一のデータをリード／ライトする。この時、図１５の実施例は、図３に示したように２Ｔ２Ｃのセル構造を有する。

図１６は、図７に適用される４Ｔ４Ｃ構造のセルアレイを示した図面である。

図１６の実施例は、４Ｔ４Ｃ構造の複数のセルアレイブロック４０及び下部セルアレイブロック６０が水平／垂直方向に配列される。複数の上部セルアレイブロック４０及び下部セルアレイブロック６０でメインビットラインＭＢＬは、カラム選択スイッチング部４４と一対一対応して連結される。複数のカラム選択スイッチング部４４は共通データバス５０を介しセンスアンプＳ／Ａ３と連結される。一つのセンスアンプＳ／Ａ３は、活性化された四つのカラム選択スイッチング部４４から印加されるセルデータを平均する。

ここで、水平／垂直方向に連結された上部セルアレイブロック４０の二つと下部セルアレイブロック６０の二つを同時に活性化させる場合、活性化した二つの上部セルアレイブロック４０及び二つの下部セルアレイブロック６０の各々のセル等は、共通データバス５０を介し同一のデータをリード／ライトする。この時、図１６の実施例は、図５に示したように４Ｔ４Ｃのセル構造を有する。

図１７は、図１３の構成で一つのメインビットラインセンシングロード部４２が追加された構造を示す。

図１７の実施例は水平方向に活性化された二つのセルアレイブロック４０中で、一つのセルアレイブロック４０のメインビットラインＭＢＬにだけメインビットラインセンシングロード部４２を連結する。ここで、メインビットラインセンシングロード部４２はセルの特性に従い選択的に連結することができる。メインビットラインセンシングロード部４２が連結されたメインビットラインＭＢＬは、ローディング電圧が印加されセンシングマージンを向上させることができるようになる。

これに伴い、活性化されたセルアレイブロック４０に連結されたメインビットラインセンシングロード部４２に従いセンシングマージンの最大値を確保することにより、メインビットラインＭＢＬの電圧を決定することができる。

図１８は、図１３の構成で全てのセルアレイブロック４０にメインビットラインセンシングロード部４２が追加された構造を示す。図１８の実施例は水平方向に活性化された全てのセルアレイブロック４０のメインビットラインＭＢＬに、メインビットラインセンシングロード部４２を各々連結する。

図１９は、図１４の構成で一つのメインビットラインセンシングロード部４２が追加された構造を示す。

図１９の実施例は水平方向に活性化された四つのセルアレイブロック４０中で、一つのセルアレイブロック４０のメインビットラインＭＢＬにだけメインビットラインセンシングロード部４２を連結する。ここで、メインビットラインセンシングロード部４２は、セルの特性に従い選択的に連結することができる。

これに伴い、活性化されたセルアレイブロック４０に連結されたメインビットラインセンシングロード部４２に従いセンシングマージンの最大値を確保することにより、メインビットラインＭＢＬの電圧を決定することができる。

図２０は、図１４の構成で二つのセルアレイブロック４０にメインビットラインセンシングロード部４２が追加された構造を示す。図２０の実施例は水平方向に活性化された四つのセルアレイブロック４０の中で、二つのセルアレイブロック４０のメインビットラインＭＢＬにだけメインビットラインセンシングロード部４２を連結する。

図２１は、図１４の構成で全てのセルアレイブロック４０にメインビットラインセンシングロード部４２が追加された構造を示す。図２１の実施例は水平方向に活性化された全てのセルアレイブロック４０のメインビットラインＭＢＬに、メインビットラインセンシングロード部４２を連結する。

図２２は、図１５の構成で一つのメインビットラインセンシングロード部４２が追加された構造を示す。図２２の実施例は垂直方向に活性化された二つのセルアレイブロック４０、６０の中で、一つの上部セルアレイブロック４０のメインビットラインＭＢＬにだけメインビットラインセンシングロード部４２を連結する。ここで、メインビットラインセンシングロード部４２はセルの特性に従い選択的に連結することができる。

これに伴い、活性化された上部セルアレイブロック４０に連結されたメインビットラインセンシングロード部４２に従いセンシングマージンの最大値を確保することにより、メインビットラインＭＢＬの電圧を決定することができる。

図２３は、図１５の構成で二つのメインビットラインセンシングロード部４２が追加された構造を示す。図２３の実施例は垂直方向に活性化された二つのセルアレイブロック４０、６０のメインビットラインＭＢＬに、メインビットラインセンシングロード部４２を連結する。

図２４は、図１６の構成で一つのメインビットラインセンシングロード部４２が追加された構造を示す。図２４の実施例は水平／垂直方向に活性化された四つのセルアレイブロック４０、６０の中で、一つの上部セルアレイブロック４０のメインビットラインＭＢＬにだけメインビットラインセンシングロード部４２を連結する。

図２５は、図１６の構成で二つのメインビットラインセンシングロード部４２が追加された構造を示す。図２５の実施例は水平／垂直方向に活性化された四つのセルアレイブロック４０、６０の中で、二つの上部セルアレイブロック４０のメインビットラインＭＢＬにメインビットラインセンシングロード部４２を連結する。

図２６は、図１６の構成で全てのセルアレイブロック４０、６０にメインビットラインセンシングロード部４２が追加した構造を示す。図２６の実施例は水平／垂直方向に活性化された全てのセルアレイブロック４０、６０のメインビットラインＭＢＬに、メインビットラインセンシングロード部４２を連結する。

図２７は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の２ビット記録レベルを説明するための図である。

メモリセルに２ビットを格納するためには４（２²）レベルのデータが必要である。即ち、００、０１、１０、１１のデータレベルが必要である。従って、４レベルのデータをセルに格納するため、電圧レベルをＶＷ１（ＶＰＰ）、ＶＷ２、ＶＷ３、ＶＷ４（ＶＳＳ）に区分して各々格納する。

２ビットデータをセルにライトするための動作過程を説明すれば次の通りである。

先ず、プレートラインＰＬが接地電圧ＶＳＳレベルの状態で、ＶＷ１（ＶＰＰ）電圧で全てのセルにヒドンデータ“１”をライトする。

次に、プレートラインＰＬにポンピング電圧ＶＰＰが加えられた状態で、データレベル１０を格納するためサブビットラインＳＢＬとメインビットラインＭＢＬに電圧ＶＷ２を印加する。これに従い、プレートラインＰＬとサブビットラインＳＢＬに電圧ＶＷ１−ＶＷ２ほどの電圧が加えられる。即ち、最初のセルに格納された電荷値が、電圧ＶＷ１−ＶＷ２の値に該当する電荷値ほど減少することになる。従って、データレベル１１がデータレベル１０に遷移する。

以後、同一の方式でサブビットラインＳＢＬ及びメインビットラインＭＢＬに電圧ＶＷ３、ＶＷ４を各々別に印加することにより、セルにデータレベル０１及びデータレベル００を格納することができるようになる。

図２８は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の２ビットセンシングレベルを説明するための図である。

メモリセルは相違したデータレベルを有する２ビットデータを格納する。従って、サブビットラインＳＢＬを介し出力されたセルデータのレベルは、四つのセンシング電圧レベルを有する。

メインビットラインＭＢＬでセンシングされた四つのデータレベルは１１、１０、０１、００となる。センスアンプＳ／Ａは、このような四つのデータレベルを三つのリファレンス電圧ＲＥＦのレベルと各々比較及び増幅する。ここで、リファレンス電圧ＲＥＦ１、ＲＥＦ２、ＲＥＦ３の電圧レベルは、センスアンプＳ／Ａの個数と同一である。

図２９は、２ビットデータを格納するためのセンシング制御部７０の詳細構成図である。

複数のセンシング制御部７０各々はＤ／Ａ（Digital/Analog）変換部７１、複数のセンスアンプ７２〜７４、データディコーダ７５及びデータインコーダ７６を備える。

リードモード時センスアンプ７２〜７４は、共通データバス５０からセンシングされた複数のデータレベルを基準電圧ＲＥＦレベルと比較及び増幅して出力する。ここで、三つのセンスアンプ７２〜７４は各々異なるデータレベルを区分するため、互いに異なる基準電圧ＲＥＦ１〜ＲＥＦ３が入力される。データインコーダ７６はセンスアンプ７２〜７４から印加される複数のデータレベルをインコーディングし、２ビットのデータをデータ入出力バスＩ／Ｏ＿０、Ｉ／Ｏ＿１に出力する。

その反面、ライトモード時又は再格納時には、データ入出力バスＩ／Ｏ＿０、Ｉ／Ｏ＿１から印加される２ビットデータがデータディコーダ７５に入力される。この時、ライトモード時にはデータ入出力バスＩ／Ｏ＿０、Ｉ／Ｏ＿１から入力される入力データがデータディコーダ７５に入力され、再格納時にはデータインコーダ７６を介し出力されたデータ入出力バスＩ／Ｏ＿０、Ｉ／Ｏ＿１を介しデータディコーダ７５にフィードバック入力される。

データディコーダ７５は入力された２ビットデータをディコーディングし、Ｄ／Ａ変換部７１に出力する。Ｄ／Ａ変換部７１は入力された２ビットデータをＤ／Ａ変換し、四つのデータレベルＶＷ１、ＶＷ２、ＶＷ３、ＶＷ４を共通データバス５０に出力する。

図３０は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のｍビット記録レベルを説明するための図である。

メモリセルにｍビットを格納するためには２^m個レベル（ｎ個）のデータが必要である。即ち、（００..００）、（００..０１）、…（１１..１０）、（１１..１１）のデータレベルが必要である。従って、２^m個のレベルのデータをセルに格納するため、電圧レベルをｎ個、即ちＶＷ１（ＶＰＰ）、ＶＷ２〜ＶＷｍ、ＶＷｎ（ＶＳＳ）に区分して各々格納する。

ｍビットデータをセルにライトするための動作過程を説明すれば次の通りである。

先ず、プレートラインＰＬが接地電圧ＶＳＳレベルの状態で、ＶＷ１（ＶＰＰ）電圧で全てのセルにヒドンデータ“１”をライトする。

次に、プレートラインＰＬにポンピング電圧ＶＰＰが加えられた状態で、データレベル（１１..１０）を格納するためサブビットラインＳＢＬとメインビットラインＭＢＬに電圧ＶＷ２を印加する。これに伴い、プレートラインＰＬとサブビットラインＳＢＬに電圧ＶＷ１−ＶＷ２ほどの電圧が加えられる。即ち、最初のセルに格納された電荷値が電圧ＶＷ１−ＶＷ２の値に該当する電荷値ほど減少することになる。従って、データレベル（１１..１１）がデータレベル（１１..１０）に遷移する。

以後、同一の方式でサブビットラインＳＢＬ及びメインビットラインＭＢＬに電圧ＶＷ３〜ＶＷｎを各々別に印加することにより、セルに複数のデータレベルを格納することができるようになる。

図３１は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のｍビットセンシングレベルを説明するための図である。

メモリセルは相違するデータレベルを有する複数のデータを格納する。従って、サブビットラインＳＢＬを介し出力されたセルデータのレベルは、２^m個のセンシング電圧レベルを有する。

メインビットラインＭＢＬでセンシングされた２^m個のデータレベルは（００..００）、（００..０１）、…（１１..１０）、（１１..１１）となる。センスアンプＳ／Ａは、このようなｍ個のデータレベルを２^m-1個（ｘ個）のリファレンス電圧ＲＥＦのレベルと各々比較及び増幅する。ここで、リファレンス電圧ＲＥＦ１〜ＲＥＦｘの電圧レベルは、センスアンプＳ／Ａの個数と同一である。

図３２は、ｍビットデータを格納するためのセンシング制御部８０の詳細構成図である。

センシング制御部８０はＤ／Ａ（Digital/Analog）変換部８１、複数のセンスアンプ８２〜８６、データディコーダ８７及びデータインコーダ８８を備える。

リードモード時センスアンプ８２〜８６は、共通データバス５０からセンシングされた複数のデータレベルを複数の基準電圧ＲＥＦレベルと比較及び増幅して出力する。ここで、２^m-1個（ｘ個）のセンスアンプ８２〜８６は各々異なるデータレベルを区分するため、互いに異なる基準電圧ＲＥＦ１〜ＲＥＦｘが入力される。データインコーダ８８はセンスアンプ８２〜８６から印加される複数のデータレベルをインコーディングし、ｍビットのデータをデータ入出力バスＩ／Ｏ＿０〜Ｉ／Ｏ＿ｍに出力する。

その反面、ライトモード時又は再格納時には、データ入出力バスＩ／Ｏ＿０〜Ｉ／Ｏ＿ｍから印加されるｍビットデータがデータディコーダ８７に入力される。この時、ライトモード時にはデータ入出力バスＩ／Ｏ＿０〜Ｉ／Ｏ＿ｍから入力される入力データがデータディコーダ８７に入力され、再格納時にはデータインコーダ８８を介し出力されたデータ入出力バスＩ／Ｏ＿０〜Ｉ／Ｏ＿ｍを介しデータディコーダ８７にフィードバック入力される。

データディコーダ８７は入力されたｍビットデータをディコーダングし、Ｄ／Ａ変換部８１に出力する。Ｄ／Ａ変換部８１は入力されたｍビットデータをＤ／Ａ変換し、２^m個（ｎ個）のデータレベルＶＷ１〜ＶＷｎを共通データバス５０に出力する。

図３３は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のライトモード時動作タイミング図である。

先ず、ｔ１区間のチップ時チップ選択信号ＣＳＢ及びライトイネーブル信号／ＷＥがローにディスエーブルされると、ライトモードアクティブ状態となる。この時、サブビットラインプルダウン信号ＳＢＰＤ及びメインビットライン制御信号ＭＢＬＣがローにディスエーブルされる。さらに、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがハイにイネーブルされる。

以後、ｔ２区間の進入時ワードラインＷＬ及びプレートラインＰＬがポンピング電圧ＶＰＰレベルにイネーブルされると、サブビットラインＳＢＬの電圧レベルが上昇する。そして、カラム選択信号ＣＳＮがイネーブルされ、メインビットラインＭＢＬと共通データバス５０が連結される。

次に、データセンシング区間のｔ３区間の進入時センスアンプイネーブル信号ＳＥＮがイネーブルされ、メインビットラインＭＢＬにセルデータが印加される。

以後、ｔ４区間の進入時プレートラインＰＬがローにディスエーブルされ、サブビットライン選択信号ＳＢＳＷ２がハイにイネーブルされる。そして、サブビットラインＳＢＬ及びカラム選択信号ＣＳＮがローにディスエーブルされる。

ｔ５区間ではヒドンデータ“１”を記録する。ｔ５区間の進入時ワードラインＷＬ電圧が上昇し、サブビットラインプルアップ信号ＳＢＰＵ信号のイネーブルに従いサブビットライン選択信号ＳＢＳＷ２がポンピング電圧ＶＰＰレベルにイネーブルされる。これに伴い、サブビットラインＳＢＬの電圧レベルがポンピング電圧ＶＰＰレベルに上昇する。

この時、カラム選択信号ＣＳＮがローレベルのｔ４、ｔ５区間の間は、共通データバス５０から印加されるデータと係らず、メインビットライン制御信号ＭＢＬＣに従いメインビットラインＭＢＬを電源電圧ＶＣＣにプルアップさせる。

次に、ｔ６区間ではライトイネーブル信号／ＷＥのイネーブルに従いマルチレベルのデータを記録することができる。ｔ６区間の進入時プレートラインＰＬが再びハイにイネーブルされる。そして、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルに上昇し、サブビットライン選択信号ＳＢＳＷ２がディスエーブルされる。この時、メインビットライン制御信号ＭＢＬＣ及びカラム選択信号ＣＳＮがハイにイネーブルされる。

従って、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルの区間の間、サブビットラインＳＢＬ及びメインビットラインＭＢＬに印加されるマルチ電圧ＶＷ〜ＶＷ４レベルに従い複数のデータをメモリセルに記録することができる。

以後、ｔ７区間の進入時ワードラインＷＬ、プレートラインＰＬ，サブビットライン選択信号ＳＢＳＷ１及びサブビットラインプルアップ信号ＳＢＰＵがディスエーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがイネーブルされ、センスアンプイネーブル信号ＳＥＮがディスエーブルされる。さらに、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがディスエーブルされ、メインビットラインＭＢＬを電源電圧ＶＣＣレベルにプリチャージする。この時、カラム選択信号ＣＳＮがディスエーブルされ、メインビットラインＭＢＬ及び共通データバス５０の連結を遮断する。

図３４は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のリード動作時の動作タイミング図である。

先ず、リードモード時にはライトイネーブル信号／ＷＥが電源電圧ＶＣＣレベルを維持する。そして、ｔ２、ｔ３区間はデータセンシング区間である。さらに、ｔ５区間ではヒドンデータ“１”を記録し、ｔ５区間以後にデータ出力有効区間を維持する。

この時、セルアレイブロック４０は共通データバス５０を介し外部から入力される入力データをセルに記録するのではなく、タイミングデータレジスタアレイ部３０に格納されたリードデータを再びセルに再格納する。

以後、ｔ６区間では複数のマルチプルレベルデータを再格納する。即ち、サブビットライン選択信号ＳＢＳＷ１がハイレベルの区間の間、フィードバックディコーダループによりサブビットラインＳＢＬ及びメインビットラインＭＢＬに各々マルチプルレベルの電圧ＶＷ〜ＶＷ４を印加する。これに伴い、メモリセルにマルチプルレベルが再格納される。

そして、ｔ６区間の間セルアレイブロック４０に格納された複数のデータレベルをセンシングし、共通データバス５０を介して出力することができるようにする。

従来の不揮発性強誘電体メモリセルの構成及び特性図である。 従来の不揮発性強誘電体メモリセルの構成及び特性図である。 本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のセル構成及び特性図である。 本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のセル構成及び特性図である。 本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のセル構成に関する他の実施例である。 本発明に係るマルチビット制御機能を有す不揮発性強誘電体メモリ装置の実施例等である。 本発明に係るマルチビット制御機能を有す不揮発性強誘電体メモリ装置の実施例等である。 図６及び図７のセルアレイブロックに関する詳細構成図である。 図８のメインビットラインプルアップ制御部に関する詳細回路図である。 図８のメインビットラインセンシングロード部に関する詳細回路図である。 図８のカラム選択スイッチング部に関する詳細回路図である。 図８のサブセルアレイに関する詳細回路図である。 ２Ｔ２Ｃ構成を有する本発明のセルアレイを示した図面である。 ４Ｔ４Ｃ構成を有する本発明のセルアレイを示した図面である。 ２Ｔ２Ｃ構成を有する本発明のセルアレイに関する他の実施例である。 ４Ｔ４Ｃ構成を有する本発明のセルアレイに関する他の実施例である。 図１３に適用される本発明のセルアレイに関する他の実施例である。 図１３に適用される本発明のセルアレイに関する他の実施例である。 図１４に適用される本発明のセルアレイに関する他の実施例である。 図１４に適用される本発明のセルアレイに関する他の実施例である。 図１４に適用される本発明のセルアレイに関する他の実施例である。 図１５に適用される本発明のセルアレイに関する他の実施例である。 図１５に適用される本発明のセルアレイに関する他の実施例である。 図１６に適用される本発明のセルアレイに関する他の実施例である。 図１６に適用される本発明のセルアレイに関する他の実施例である。 図１６に適用される本発明のセルアレイに関する他の実施例である。 本発明の２ビット記録レベルを説明するための図である。 本発明の２ビットセンシングレベルを説明するための図である。 本発明の２ビット格納のためのセンシング制御部の構成図である。 本発明のＮビット記録レベルを説明するための図である。 本発明のＮビットセンシングレベルを説明するための図である。 本発明のＮビット格納のためのセンシング制御部の構成図である。 本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のライトモード時の動作タイミンズグ図である。 本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のリードモード時の動作タイミンズグ図である。

符号の説明

１…共通データバス
２…共通データバス
１０…タイミングデータバッファ部
２０…データバッファバス部
３０…タイミングデータレジスタアレイ部
４０…セルアレイブロック
４１…メインビットラインプルアップ制御部
４２…メインビットラインセンシングロード部
４３…サブセルアレイ
４４…カラム選択スイッチング部
５０…共通データバス部
７１…Ｄ／Ａ変換部
７２〜７４…センスアンプ
７５…データディコーダ
７６…データインコーダ
８０…センシング制御部
８１…Ｄ／Ａ変換部
８２〜８６…センスアンプ
８７…データディコーダ
８８…データインコーダ

Claims (20)

1. 複数のビットラインに連結され同時に活性化される複数のメモリセル；
   前記複数のビットラインと一対一対応して連結された複数のカラム選択スイッチ；
   前記複数のカラム選択スイッチと共通連結された共通データバス；及び
   前記共通データバスを介し印加される平均化したデータの電圧レベルと基準電圧レベルを比較及び増幅するセンスアンプを備え、
   前記複数のカラム選択スイッチから各々印加される複数のデータは各々の電荷値が平均化され、前記平均化したデータの電圧レベルが前記共通データバスに出力されることを特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
2. 前記複数のデータは、全て同一のデータであることを特徴とする請求項１記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
3. 前記複数のメモリセル各々はスイッチング素子と不揮発性強誘電体キャパシタを備え、前記スイッチング素子はビットラインと前記不揮発性強誘電体キャパシタの第１電極の間に連結されてゲート端子がワードラインと連結され、前記不揮発性強誘電体キャパシタの第２電極はプレートラインと連結されることを特徴とする請求項１記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
4. 前記複数のメモリセルは垂直及び水平方向に配列され、一対のビットライン対に同一の前記ワードライン及び前記プレートラインが連結されることを特徴とする請求項３記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
5. 複数のメインビットラインと一対一対応して連結された複数のカラム選択スイッチを各々備え、水平方向に配列され同時に活性化される複数のセルアレイブロック；
   前記複数のセルアレイブロックと共通連結された共通データバス；及び
   前記共通データバスを介し印加される複数の平均化されたデータの電圧レベルと互いに異なる基準電圧レベルを比較及び増幅し、電圧レベルが相違するマルチビットデータを各々出力する複数のセンスアンプを備えることを特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
6. 前記複数のセルアレイブロックから各々印加される複数のデータは各々の電荷値が平均化され、前記複数の平均化したデータの電圧レベルが前記共通データバスに出力されることを特徴とする請求項５記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
7. 前記複数のセルアレイブロックから一つのセンスアンプに印加される前記複数のデータは、全て同一のデータであることを特徴とする請求項６記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
8. 前記複数のセルアレイブロック各々は
   メインビットライン制御信号により前記複数のメインビットラインに電源電圧を選択的に供給し、メインビットラインのセンシングロードを制御する複数のメインビットラインセンシングロード部をさらに備えることを特徴とする請求項５記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
9. 前記複数のセルアレイブロック各々は
   ライトモード時ｍビットのデータを記録するため、２^m個の互いに異なるライト電圧をメモリセルに印加することを特徴とする請求項５記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
10. 前記複数のセンスアンプ各々は
    リードモード時ｍビットのデータをセンシングする場合、前記複数の平均化されたデータの電源電圧と２^m−１個の前記互いに異なる基準電圧レベルを比較及び増幅することを特徴とする請求項５記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
11. 互いに異なる複数のデータレベルを有する前記マルチビットデータをインコーディングし、ｎビットデータをデータ入出力バスに出力するデータインコーダ；
    前記データ入出力バスから印加されるｎビットデータをディコーディングするデータディコーダ；及び
    前記データディコーダでディコーディングされたデータの電圧レベルを複数の電圧レベルに変換し、前記共通データバス部に出力するディジタル／アナログ変換部をさらに備えることを特徴とする請求項５記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
12. リード動作モード時、前記共通データバスを介し前記複数のセルアレイブロックからリードされたデータを格納し、ライト動作モード時入力データを格納するタイミングデータレジスタアレイ部；及び
    前記タイミングデータレジスタアレイ部に格納されたリードデータをバッファリングして出力し、前記入力データを前記タイミングデータレジスタアレイ部に出力するタイミングデータバッファ部をさらに備えることを特徴とする請求項５記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
13. 複数のメインビットラインと一対一対応して連結された複数のカラム選択スイッチを各々備え、水平及び垂直方向に配列され同時に活性化される複数のセルアレイブロック；
    前記複数のセルアレイブロックと共通連結された共通データバス；及び
    前記共通データバスを基準にして垂直に対応される前記複数のセルアレイブロックから印加される複数の平均化したデータの電圧レベルと、互いに異なる基準電圧レベルを比較及び増幅し、電圧レベルが互いに異なるマルチビットデータを各々出力する複数のセンスアンプを備えることを特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
14. 前記複数のセルアレイブロックから各々印加される複数のデータは各々の電荷値が平均化され、前記複数の平均化したデータの電圧レベルが前記共通データバスに出力されることを特徴とする請求項１３記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
15. 前記複数のセルアレイブロックから一つのセンスアンプに印加される前記複数のデータは、全て同一のデータであることを特徴とする請求項１３記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
16. 前記複数のセルアレイブロック各々は
    メインビットライン制御信号により前記複数のメインビットラインに電源電圧を選択的に供給し、メインビットラインのセンシングロードを制御する複数のメインビットラインセンシングロード部をさらに備えることを特徴とする請求項１３記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
17. 前記複数のセルアレイブロック各々は
    ライトモード時ｍビットのデータを記録するため、２^m個の互いに異なるライト電圧をメモリセルに順次印加することを特徴とする請求項１３記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
18. 前記複数のセンスアンプ各々は
    リードモード時ｍビットのデータをセンシングする場合、前記複数の平均化したデータの電源電圧と２^m−１個の前記互いに異なる基準電圧レベルを比較及び増幅することを特徴とする請求項１３記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
19. 互いに異なる複数のデータレベルを有する前記マルチビットデータをインコーディングし、ｎビットデータをデータ入出力バスに出力するデータインコーダ；
    前記データ入出力バスから印加されるｎビットデータをディコーディングするデータディコーダ；及び
    前記データディコーダでディコーディングされたデータの電圧レベルを複数の電圧レベルに変換し、前記共通データバス部に出力するディジタル／アナログ変換部をさらに備えることを特徴とする請求項１３記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
20. リード動作モード時、前記共通データバスを介して前記複数のセルアレイブロックでリードされたデータを格納し、ライト動作モード時入力データを格納するタイミングデータレジスタアレイ部；及び
    前記タイミングデータレジスタアレイ部に格納されたリードデータをバッファリングして出力し、前記入力データを前記タイミングデータレジスタアレイ部に出力するタイミングデータバッファ部をさらに備えることを特徴とする請求項１３記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
    
    

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