KR100454258B1 - 향상된 프리차지 타임을 가지기 위한 메모리 장치 - Google Patents

Abstract

본 발명은 비트라인 프리차지 타임을 줄여 고속의 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 단위셀이 다수의 워드라인과 다수의 비트라인에 의해 연결된 셀어레이; 상기 다수의 워드라인중에서 선택된 워드라인에 대응하는 단위셀에 저장된 데이터를 상기 비트라인을 통해 감지 증폭하기 위한 센스앰프부; 및 상기 센스앰프부에 의해 감지 증폭된 데이터를 래치하기 위한 래치용 단위셀을 구비하며, 상기 선택된 워드라인이 다시 선택될 때에는 상기 센스앰프부는 상기 래치용 단위셀에 있는 데이터를 감지 증폭하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

Description

향상된 프리차지 타임을 가지기 위한 메모리 장치{Memory device for enhancing precharging time}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인 프리차지 타임이 향상된 메모리 장치에 관한 것이다.

도1은 종래 기술에 의한 반도체 메모리 장치이다.

도1을 참조하여 설명하면, 종래 기술에 의한 메모리 장치는 통상적으로 캐패시터와 모스 트랜지스터로 구성된 단위셀이 배열된 셀 어레이(10,20)와, 셀 어레이(10,20)에 연결된 비트라인(BL, /BL)의 신호 차이를 증폭하여 출력하는 센스앰프부(30)로 구성된다.

센스앰프부(30)는 센스앰프 제어신호(CSN, CSP)에 의해 비트라인(BL, /BL)에 실린 데이터를 센싱하는 센스앰프(33)와, 제1 및 제2 연결신호(BISG_L, BISG_R)에 의해 이웃한 셀어레이(10,20)에 연결된 비트라인(BL, /BL)과 센스앰프(210)를 차단 또는 연결하는 제1 및 제2 연결부(31, 32)와, 비트라인 이퀄라이제이션 신호(BLEQB)에 의해 비트라인(BL, /BL)을 같은 전압레벨로 만들어주고, 비트라인 이퀄라이제이션 신호(BLEQB)에 의해 프리차지전압(VBLP)으로 비트라인(BL, /BL)을 프리차지하는 프리차지부(34)와, 칼럼 어드레스 신호(YI)에 의해 센스앰프(33)에 의해 센싱된 데이터를 데이터 라인(LIOBm,LIOTm, LIOTn,LIOTN)에 선택적으로 전송하는 데이터라인 연결부(35)로 구성된다.

이하 도1을 참조하여 전술한 반도체 메로리 장치의 일반적인 동작을 설명한다.

먼저 대기상태(standby)에서, 워드라인(WL00 ~ WL03, WL10 ~ WL13)의 전압은 접지전압이고 비트라인 이퀄라이제이션 신호(BLEQB)가 하이레벨이어서, 비트라인(BL, /BL)은 동일한 전압(VBLP)으로 프리차지 되어 있으며, 센스앰프 제어신호(CSN, CSP)도 모두 프리차지전압(VBLP)로 프리차지 되어있다.

이어서, 비트라인 이퀄라이제이션 신호(BLEQ)가 로우 레벨이 되어 비트라인(BL, /BL)이 프리차지 전압(VBLP)을 유지한 채, 플로우팅(bloating) 상태가 된다. 이 때 제1 연결신호(BLSG_L)은 하이, 제2 연결신호(BLSG_R)는 로우로 되어 제1 연결부(10) 일측의 셀어레이(10)에 센스앰프부(30)가 연결된 상태이다.

한편, 로우 디코더(도시안됨)가 외부에서 입력된 로우 어드레스를 디코딩하여 워드라인 한 개(예컨대 WL00)를 선택하고 그 전압을 상승시킨다. 따라서, 선택된 워드라인에 연결된 셀의 전하가 해당 비트라인(BLM(m))에 인가되며, 이에 따라 비트라인의 전압은 셀의 데이터에 따라 상승 또는 하강하게 된다.

이때, 센스앰프 제어신호(CSN, CSP)에 의해 비트라인 센스앰프(33)가 활성화되고 비트라인(BLM(m), /BLM(m))의 전압차를 증폭한다. 비트라인(BL, /BL)의 전압차가 어느 정도 벌어지면, 센스앰프 제어신호(CSN, CSP)에 의해 비트라인 센스앰프(1)를 디스에이블 시켜 센싱 동작을 완료한다.

이 과정동안 워드라인의 전압은 계속 하이레벨을 유지하고 있으므로 선택된셀은 계속 비트라인에 연결되어 셀 데이터는 자동적으로 리라이트(rewrite)된다.

즉, 리프레시 동작을 수행하게 되는 것이다. 센싱 동작이 어느정도 안정된 후 칼럼 디코더에 의해 디코딩된 칼럼 어드레스신호(YI)에 대응하는 데이터 라인 연결부(35)를 턴온시켜 센싱된 데이터를 데이터 버스(예컨대 LIOBm, LIOTm)에 실어서 외부에서 읽어낼 수 있도록 한다.

외부의 데이터를 특정의 셀에 저장할 경우에는 데이터 버스의 전압이 어드레스에 의해 선택된 센스 앰프를 강제적으로 반전시켜 원하는 데이터를 셀에 저장한다. 이와 같이 리드 또는 라이트 동작이 완료되면, 워드라인의 전압을 하강시켜 메모리 셀의 데이터를 저장 상태로 유지한다.

전술한 바와 같이비트라인의 캐패시턴스로 인해 메모리 동작 스피드를 저하를 방지하기 위해 셀 데이터 판독전에 비트라인을 일정한 전압(예컨대 전원전압의 반)으로 프리차지한다.

그러나, 메모리 집적도가 증가함에 따라 워드라인당 메모리 셀과 비트라인당 메모리 셀은 증가되고, 증가된 메모리 셀에 따라 비트라인 부하 캐패시턴스가 증가된다. 이에 따라 비트라인 프리차지 타임이 증가되어 고속의 메모리 장치를 개발하는데 어려움을 겪고 있다.

본 발명은 비트라인 프리차지 타임을 줄여 고속의 반도체 장치를 제공함을 그 목적으로 한다.

도1은 종래 기술에 의한 반도체 메모리 장치.

도2는 본 발명의 바람직한 실시예에 따른 반도체 장치.

도3은 도2의 반도체 장치의 구체적인 회로의 일실시예.

도4a 내지 도4b는 종래기술 및 본 발명의 대한 반도체 메모리 장치의 판독 동작에 대한 파형도.

도5a 내지 도5b는 종래기술 및 본 발명의 대한 반도체 메모리 장치의 기록 동작에 대한 파형도.

* 도면의 주요부분에 대한 부호설명.

100,100' : 셀어레이

200,200' : 제1 및 제2 래치셀

300, 400 : 제2 및 제3 프리차지부

500, 600 : 제1 연결부

700 : 센스앰프

800 : 제1 프리차지부

상기의 목적을 달성하기 위한 본 발명은 다수의 단위셀이 다수의 워드라인과 다수의 비트라인에 의해 연결된 셀어레이; 상기 다수의 워드라인중에서 선택된 워드라인에 대응하는 단위셀에 저장된 데이터를 상기 비트라인을 통해 감지 증폭하기 위한 센스앰프부; 및 상기 센스앰프부에 의해 감지 증폭된 데이터를 래치하기 위한 래치용 단위셀을 구비하며, 상기 선택된 워드라인이 다시 선택될 때에는 상기 센스앰프부는 상기 래치용 단위셀에 있는 데이터를 감지 증폭하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 바람직한 실시예에 따른 반도체 장치이다.

도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 다수의 워드라인을 구비한 셀어레이(100,100')와, 외부 어드레스 신호에 의해 선택된 워드라인에 연결된 비트라인에 인가되는 신호를 감지 증폭하여 출력하는 센스앰프부(1000)와, 센스앰프부(1000)에 의해 감지 증폭된 출력을 저장하며, 선택된 상기 워드라인이 다시 선택될 때, 센스앰프부(1000)가 신호를 감지 증폭하는데 사용되는 래치용 단위셀(200,200')로 구성된다.

센스앰프부(1000)는 비트라인(BL,/BL)을 프리차지 하기 위한 제1 프리차지부(800)와, 비트라인(BL,/BL)의 신호를 증폭하는 센스앰프(700)와, 제1 프리차지부(800) 및 센스앰프(700)를 제어신호(BLSG_L,BLSG_R)에 따라셀어레이(200,200')에 연결하는 제1 및 제2 연결부(500,600)와, 제1 및 제2 연결부(500,600)에 의해 셀어레이(200,200')와 센스앰프(700)가 분리되었을 때 셀어레이(200,200')를 프리차지 하기 위한 제2 및 제 3 프리차지부(300,400)로 구성된다.

도3은 도2의 반도체 장치의 구체적인 회로의 일실시예이다.

이하 도2 내지 도3을 참조하여 본 실시예에 의한 반도체 장치의 동작을 설명한다. 여기서 센스앰프부(1000)는 일측 셀어레이(100)에 연결되는 것을 가정한다.

먼저 대기상태(standby)에서, 셀어레이(100,100')의 모든 워드라인(WL00 ~ WL01, WL10 ~ WL11)에 인가되는 전압은 접지전압이고 비트라인 이퀄라이제이션 신호(BLEQB)가 하이레벨이어서, 제1 프리차지부(800)에 의해 비트라인(BL, /BL)은 동일한 전압(VBLP)으로 프리차지 되어 있다. 한편 이 때에는 제2 이궐라이제이션 신호(EQ_SHL)은 로우로 되어 있어 제2 프리차지부(300)는 동작하지 않는다.

이어서, 비트라인 이퀄라이제이션 신호(BLEQ)가 로우 레벨이 되어 비트라인(BL, /BL)이 프리차지 전압(VBLP)을 유지한 채, 플로우팅(bloating) 상태가 된다. 이 때 제1 연결신호(BLSG_L)는 하이, 제2 연결신호(BLSG_R)는 로우로 되어 제1 연결부(10)를 통해 셀어레이(100)가 센스앰프부(1000)와 연결된다.

한편, 로우 디코더(도시안됨)가 외부에서 입력된 로우 어드레스를 디코딩하여 셀어레이(100)의 워드라인 한 개(예컨대 WL00)를 선택하고, 선택된 워드라인에 하이레벨의 전압을 인가한다. 따라서, 선택된 워드라인(예컨대 WL00)에 대응하는 셀의 전하가 해당 비트라인(BLM0(m))에 인가되며, 이에 따라 비트라인(BLM0(m))의 전압은 셀에 저장된 데이터에 따라 상승 또는 하강하게 된다.

선택된 셀의 전하가 차지되어 있으면 비트라인(BLM0(m))은 프리차지된 전압에서 상승할 것이고, 선택된 셀의 전하가 차지되어 있지 않으면 비트라인(BLM0(m))은 프리차지된 전압에서 하강할 것이다.

이어서, 센스앰프 제어신호(CSN, CSP)가 각각 로우, 하이로 입력되어 비트라인 센스앰프(700)가 활성화되고 비트라인(BLM(m), /BLM(m))의 전압차를 증폭한다. 비트라인(BL, /BL)의 전압차가 어느 정도 증폭되면, 센스앰프 제어신호는(CSN, CSP)에 각각 하이, 로우로 이력되어 센스앰프(700)를 디스에이블시킨다.

이 때 래치셀(200)의 판독용 워드라인(PSWL_RD0)이 턴온되어 래치 셀(200)에 센스앰프(700)에 의해 증폭된 데이터가 저장되고, 노멀 워드라인(WL00)은 턴오프된다. 이어서 제1 연결신호(BLSG_L)는 로우로 되어 제1 연결부(300)가 디스에이블되어 센스앰프(700)와 셀어레이(100)는 분리되고, 제2 이퀄라이제이션 신호(EQ_SHL)는 하이로 되어 제2 프리차지부(300)에 의해 셀어레이(100)는 프리차지 된다.

여기서 래치셀(100)에 연결된 비트라인(A)은 셀어레이에 연결된 비트라인과는 연결되지 않아 비트라인 로딩 커패시턴스(Loading Capacitance)를 최대한 줄였다. 노멀 워드라인(WL00)이 턴오프된 이후에는 워드라인(WL00)의 데이터 판독은 레치셀(100)에 저장된 데이터를 판독함으로 정상적인 동작이 가능하다.

이로 인해 노멀 워드라인을 보다 빨리 턴오프시켜 다음 동작을 할 때 보다 고속으로 메모리 소자가 동작할 수 있다. 또한, 메모리 셀의 데이터를 연속적으로 판독할 때에 어드레스 입력신호에서 로우 어드레스, 즉 워드라인에 해당하는 어드레스는 일치하나 컬럼 어드레스, 즉 센스앰프 선택신호만 달라지는 경우에 고속으로 판독이 가능하다.

한편, 셀에 데이터를 저장할 때에는 제1 연결부(300)의 제1 연결신호(BLSG_L)가 잠시 하이에서 로우로 되는 구간을 두어 센스앰프(700)와, 비트라인(예컨대 BLMO(m),/BLMO(m))을 분리시키고 래치셀의(200)의 저장용 워드라인(PSWL_WT)를 턴온시켜 데이터는 노멀 메모리 셀에 저장되는 것이 아니라 래치셀(200)에 저장된다. 따라서 센스앰프(700)은 큰 비트라인 로딩 캐패시턴스(Loading Capacitance)를 드라이브하는 것이 아니라 비교적 작은 래치셀(200)의 비트라인(A)을 드라이빙하게 되므로 고속으로 셀에 데이터를 저장할 수 있다.

이후 래치셀(200)에 저장된 데이터는 제1 연결부(200)의 제1 연결신호((BLGS_L)가 로우에서 하이로 됨으로서 노멀셀로 전달된다.

도4a 내지 도4b는 종래기술 및 본 발명의 대한 반도체 메모리 장치의 판독 동작에 대한 파형도이다. 도4a 내지 도4b에 도시된 파형을 참조하여 살펴보면, 종래의 메모리 장치(도4a)는 프리차지 명령이 출력되고 29n 후에 프리차지가 되는 데 반해, 본 발명에 따른 메모리 장치(도4b)는 21n 후에 프리차지가 실행되는 것을 볼 수 있다.

도5a 내지 도5b는 종래기술 및 본 발명의 대한 반도체 메모리 장치의 저장동작에 대한 파형도이다. 도5a 내지 도5b에 도시된 파형을 참조하여 살펴보면, 종래의 메모리 장치의 동작에서는(도5a 참조) 컬럼신호(YI)에 응답하여 비트라인에 저장된 데이터가 삭제되는데 1.5n가 소요되는데 반해, 본 발명에 따른 메모리 장치의 동작에서는(도5b 참조) 컬럼신호(YI)에 응답하여 비트라인에 저장된 데이터가 삭제되는데 0.9n가 소요되는 것을 알 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

`본 발명에 의해 반도체 메모리 장치를 제조하면, 메모리 장치의 비트라인 프리차지 타임을 종래보다 30 ~ 40% 정도 줄일 수 있어 보다 고속의 메모리 장치를 효과적으로 제조할 수 있다.

Claims (3)

1. 다수의 단위셀이 다수의 워드라인과 다수의 비트라인에 의해 연결된 셀어레이;

   상기 다수의 워드라인중에서 선택된 워드라인에 대응하는 단위셀에 저장된 데이터를 상기 비트라인을 통해 감지 증폭하기 위한 센스앰프부; 및

   상기 센스앰프부에 의해 감지 증폭된 데이터를 래치하기 위한 래치용 단위셀을 구비하며,

   상기 선택된 워드라인이 다시 선택될 때에는 상기 센스앰프부는 상기 래치용 단위셀에 있는 데이터를 감지 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 센스앰프부는,

   상기 비트라인을 프리차지 하기 위한 제1 프리차지부;

   상기 비트라인의 신호를 증폭하는 센스앰프;

   상기 제1 프리차지부 및 상기 센스앰프를 제어신호에 따라 상기 셀어레이에 연결 또는 분리하기 위한 연결제어부; 및

   상기 연결제어부에 의해 상기 셀어레이와 상기 제1 프리차지부 및 상기 센스앰프가 분리되었을 때 상기 셀어레이를 프리차지 하기 위한 제2 프리차지부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 래치용 단위셀은

   상기 셀어레이의 한 단위셀에 저장하기 위해 입력된 데이터를 래치하는 것을 특징으로 하는 반도체 메모리 장치.