KR20010085620A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 트윈 스토리지형의 반도체 기억 장치에 있어서, 속도 향상, 소비 전력 삭감 및 칩 면적 삭감을 실현하는 동작 제어 방식·회로 구성을 제공하는 것을 목적으로 한다.
반도체 기억 장치는 2라인으로 쌍을 이루는 복수 쌍의 비트선과, 각 쌍의 비트선에 접속되는 감지 증폭기와, 각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과, 각 쌍의 비트선의 다른 한 쪽에 접속되어 상기 제1 메모리 셀의 반전 데이터를 저장하는 제2 메모리 셀을 포함하고, 상기 비트선을 소정의 전위로 프리차지하는 수단이 설치되어 있지 않은 것을 특징으로 한다. 또 반도체 기억 장치는 상기 감지 증폭기가 풀업 동작을 시작한 후에, 풀다운 동작을 시작하도록 제어하는 제어 회로를 포함하는 것을 특징으로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 상세하게는 셀 구조가 트윈 스토리지형인 반도체 기억 장치에 관한 것이다.
트윈 스토리지형의 셀 구조를 갖는 반도체 기억 장치는 2개의 메모리 셀이 한 쌍이 되어 1비트의 데이터를 저장한다. 한 쪽의 메모리 셀이 저장하는 데이터에 대하여, 또 한 쪽의 메모리 셀은 반전한 데이터를 저장한다. 예컨대, 한 쪽의 메모리 셀이 HIGH를 저장하고 있는 경우, 또 한 쪽의 메모리 셀은 LOW를 저장하고 있다. 이들 2개의 메모리 셀은 한 쌍의 비트선에 접속되어 있어, 한 쪽의 비트선을HIGH로, 또 한 쪽의 비트선을 LOW로 증폭한다.
이와 같이 2개의 메모리 셀에 축적된 전하의 차에 의해서, 2라인의 비트선의 전위를 떼어놓도록 작용하기 때문에, 안정된 데이터 독출이 가능하게 된다. 예컨대, HIGH를 기억하고 있는 쪽의 메모리 셀의 방전에 의해서 그 전위가 비트선의 프리차지 레벨을 밑돈 경우라도, 2개의 메모리 셀의 축적 전하의 차에 의해서 2라인의 비트선의 전위를 떼어놓기 때문에, 확실하게 데이터를 독출할 수 있다.
상기와 같은 트윈 스토리지형의 반도체 기억 장치에 있어서는 안정된 확실한 데이터 독출이 가능한 데도, 이 특징을 무시하고 종래의 단일 스토리지형의 반도체 기억 장치와 같은 식의 제어를 하고 있었던 데에서, 속도, 소비 전력 및 칩 면적의 면에서 낭비가 발생한다. 따라서, 종래의 단일 스토리지형의 반도체 기억 장치와는 다른 동작 제어를 실행함으로써, 속도 향상, 소비 전력 삭감 및 칩 면적 삭감을 도모하는 것이 필요하게 된다.
본 발명은 트윈 스토리지형의 반도체 기억 장치에 있어서, 속도 향상, 소비 전력 삭감 및 칩 면적 삭감을 실현하는 동작 제어 방식·회로 구성을 제공하는 것을 목적으로 한다.
도 1은 본 발명이 적용되는 반도체 기억 장치를 도시한 도면.
도 2는 트윈 스토리지형 메모리의 코어 회로의 주요 부분을 도시한 도면.
도 3은 본 발명에 의한 감지 증폭기부의 구성을 도시한 도면.
도 4는 본 발명에 의한 반도체 기억 장치에 있어서, 비트선이 감지 증폭기부에 의해서 랫치되기 전에 비트선에 데이터 기록을 하는 동작을 설명하는 도면.
도 5는 본 발명에 의해 감지 증폭기의 랫치 동작 전에 비트선에의 데이터 기록을 실행하는 제어 회로의 구성을 도시한 도면.
도 6은 데이터 독출시의 비트선간 차전위에 관해서 설명하기 위한 도면.
도 7은 메모리 셀에서 비트선으로의 데이터 독출 동작을 설명하는 도면.
도 8은 풀업 동작을 먼저 실행하고 풀다운 동작을 후에 실행하는 감지 증폭기 랫치 제어 회로의 회로도.
도 9는 통상 전위에서부터 승압 전위로 워드선의 활성화 전위를 단계적으로 변화시키는 회로의 구성을 도시한 도면.
도 10은 도 9의 타이밍 제어 회로의 회로 구성을 도시한 도면.
도 11은 도 9의 구동 회로의 회로 구성을 도시한 도면.
도 12는 도 9의 서브 워드 디코더의 회로 구성을 도시하는 회로도.
도 13은 단계적으로 변화되는 워드선 전위의 변화 모습을 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기억 장치
11 : 데이터 제어계 회로
12 : 독출/기록 증폭기
13 : 타이밍계 회로
14 : 어드레스계 회로
15 : 칼럼 디코더
16 : 메인 워드 디코더
17 : 코어 회로
청구항 1의 발명의 반도체 기억 장치는 2라인으로 쌍을 이루는 복수 쌍의 비트선과, 각 쌍의 비트선에 접속되는 감지 증폭기와, 각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과, 각 쌍의 비트선의 또 한 쪽에 접속되어 상기 제1 메모리셀의 반전 데이터를 저장하는 제2 메모리 셀을 포함하고, 상기 비트선을 소정의 전위로 프리차지하는 수단이 설치되지 있지 않은 것을 특징으로 한다.
청구항 2의 발명의 반도체 기억 장치는 2라인으로 쌍을 이루는 복수 쌍의 비트선과, 각 쌍의 비트선에 접속되는 감지 증폭기와, 각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과, 각 쌍의 비트선의 또 한 쪽에 접속되어 상기 제1 메모리 셀의 반전 데이터를 저장하는 제2 메모리 셀과, 한 쌍 간격의 비트선에 접속된 워드선과, 상기 비트선을 데이터 버스에 접속하는 개폐가 자유로운 칼럼 게이트와, 데이터 기록 동작시에 상기 감지 증폭기를 활성화하기 전에 상기 칼럼 게이트를 개방하도록 제어하는 제어 회로를 포함하는 것을 특징으로 한다.
청구항 3의 발명에서는 청구항 2에 기재한 반도체 기억 장치에 있어서, 상기 제어 회로는 제1 신호에 응답하여 상기 감지 증폭기를 활성화하는 감지 증폭기 제어 회로와, 제2 신호에 응답하여 상기 칼럼 게이트를 개방하는 칼럼 게이트 활성화 회로와, 상기 제1 신호와 상기 제2 신호와의 타이밍을 동작 모드에 따라서 제어하는 타이밍 제어 회로를 포함하는 것을 특징으로 한다.
청구항 4의 발명에서는 청구항 2에 기재한 반도체 기억 장치에 있어서, 어떤 비트선이 이웃에 있는 비트선에 대한 실드로서 기능하는 것을 특징으로 한다.
청구항 5의 발명의 반도체 기억 장치는 2라인으로 쌍을 이루는 복수 쌍의 비트선과, 각 쌍의 비트선에 접속되는 감지 증폭기와, 각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과, 각 쌍의 비트선의 또 한 쪽에 접속되어 상기 제1 메모리 셀의 반전 데이터를 저장하는 제2 메모리 셀과, 상기 감지 증폭기가 풀업 동작을시작한 후에 풀다운 동작을 시작하도록 제어하는 제어 회로를 포함하는 것을 특징으로 한다.
청구항 6의 발명의 반도체 기억 장치는 2라인으로 쌍을 이루는 복수 쌍의 비트선과, 각 쌍의 비트선에 접속되는 감지 증폭기와, 워드선과, 상기 워드선의 활성화 시에 각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과, 상기 워드선의 활성화 시에 각 쌍의 비트선의 또 한 쪽에 접속되어 상기 제1 메모리 셀의 반전 데이터를 저장하는 제2 메모리 셀과, 상기 워드선을 제1 기간은 제1 전위로 활성화하고, 제1 기간후의 제2 기간은 제1 전위보다 높은 제2 전위로 활성화하는 제어 회로를 포함하는 것을 특징으로 한다.
청구항 7의 발명에서는 청구항 6에 기재한 반도체 기억 장치에 있어서, 상기 제1 기간은 상기 제1 및 제2 메모리 셀의 데이터가 상기 비트선에 나타나는 기간이고, 상기 제2 기간은 상기 비트선 상에서 상기 감지 증폭기에 의해서 랫치된 데이터를 상기 제1 및 제2 메모리 셀에 기록하는 기간인 것을 특징으로 한다.
청구항 8의 발명에서는 청구항 6에 기재한 반도체 기억 장치에 있어서, 상기 제어 회로는 제1 신호를 지연시켜 제2 신호를 생성하는 타이밍 제어 회로와, 상기 제1 신호에 응답하여 상기 제1 전위를 생성하는 동시에 상기 제2 신호에 응답하여 상기 제2 전위를 생성하는 구동 회로와, 어드레스 신호에 의해서 선택되면, 상기 구동 회로가 생성하는 전위에 상기 워드선을 활성화하는 워드 디코더를 포함하는 것을 특징으로 한다.
상기 청구항 1의 발명에 있어서는 비트선을 소정의 전위에 프리차지하는 수단이 설치되어 있지 않다. 그러나 트윈 스토리지형의 반도체 기억 장치에 있어서는 싱글 스토리지형인 경우와 같이 하나의 메모리 셀의 전위와 프리차지 전위와의 차를 독출하는 것이 아니라, 2개의 메모리 셀의 전위차에 의해서 데이터를 독출하기 때문에, 프리차지 전위가 어디에 있더라도 확실하게 데이터 독출이 가능하다. 따라서, 본 발명에 있어서는 비트선을 프리차지 전압에 클램프하는 클램프 회로를 삭제하면서도, 문제없는 동작을 실현할 수 있다. 클램프하는 동작 자체가 존재하지 않게 되기 때문에, 프리차지 전압을 생성하는 회로 등도 불필요하게 되어, 대폭적인 소비 전력의 삭감과 회로 면적의 삭감을 도모할 수 있다.
상기 청구항 2 내지 4의 발명에 있어서는 데이터 기록 동작시에, 비트선에 나타난 메모리 셀의 데이터를 증폭하기 전에 비트선에 외부로부터 데이터를 기록한다. 즉, 데이터 기록 동작시에 감지 증폭기를 활성화하기 전에, 칼럼 게이트를 개방하도록 제어한다. 본 발명의 트윈 스토리지형의 반도체 기억 장치에서는, 어떤 워드선이 활성화되었을 때, 데이터가 나타나는 비트선 사이에는 항상 데이터가 나타나지 않는 비트선이 배치되는 구성으로 되어 있다. 이 데이터가 나타나지 않는 비트선이 실드로서 기능함으로써, 비트선 상의 인접하는 데이터가, 용량 커플링에 의해서 서로 영향을 미치게 하는 일은 없다. 따라서, 비트선이 감지 증폭기부에 의해서 랫치되기 전(데이터가 증폭되기 전)에, 비트선에 데이터를 기록하더라도, 비트선의 실드 작용에 의해서, 이웃의 데이터가 영향을 받아 파괴되는 일은 없다. 이와 같이 데이터를 기록하는 타이밍을 빠르게 함으로써, 데이터 기록 동작의 속도를 향상시킬 수 있다.
상기 청구항 5의 발명에 있어서는 감지 증폭기가 풀업 동작을 시작한 후에 풀다운 동작을 시작하도록 제어한다. 트윈 스토리지형의 반도체 기억 장치에 있어서는 리프레시 시간을 길게 취하기 때문에, 비트선에의 데이터 독출시에는 메모리 셀의 데이터의 전위가 낮아지고 있다. 낮은 전위로부터 풀다운 동작에 의해 데이터 독출을 실행하면, 전위의 아래 방향으로는 충분한 마진이 존재하지 않기 때문에, 풀다운 동작에 실패하거나 혹은 시간이 걸릴 가능성이 있다. 본 발명에 있어서는 풀업 동작을 풀다운 동작보다 먼저 실행함으로써, 감지 증폭기에 의한 랫치 동작을 확실하게 행하는 동시에, 신속한 랫치 동작을 실현하여, 독출 동작의 고속화를 도모할 수 있다.
상기 청구항 6 내지 8의 발명에 있어서는 워드선을 제1 기간은 제1 전위로 활성화하고, 제1 기간후의 제2 기간은 제1 전위보다 높은 제2 전위로 활성화한다. 트윈 스토리지형의 반도체 기억 장치에 있어서는 2개의 메모리 셀에 축적된 각각의 전하에 의해서, 2라인의 비트선의 전위를 변화시키도록 작용하기 때문에, 만일 HIGH측의 데이터가 독출되지 않더라도, LOW측의 데이터에 의해서 한 쪽의 비트선 전위를 끌어내려, 데이터 독출을 실행할 수 있다. 본 발명에 있어서는, 메모리 셀에서 비트선으로의 데이터 독출시(제1 기간)에는 워드선 전위로서 승압되어 있지 않은 전위를 이용함으로써, 소비 전력을 삭감할 수 있다. 승압되어 있지 않은 전위라도, LOW의 데이터를 저장하는 메모리 셀 측의 셀 트랜지스터를 온으로 하기에는 충분하며, 이에 의해서 한 쪽의 비트선 전위를 끌어내려 문제없이 데이터를 독출할 수 있다. 또, 비트선에서 메모리 셀로의 데이터 기록시(제2 기간)에는 승압 전위를이용하여 확실하고 또 고속으로 데이터를 기록한다.
이하에, 본 발명의 실시예를 첨부 도면을 이용하여 설명한다.
도 1은 본 발명이 적용되는 반도체 기억 장치를 도시한 도면이다.
도 1의 반도체 기억 장치(10)는 데이터 제어계 회로(11), 독출/기록 증폭기(12), 타이밍계 회로(13), 어드레스계 회로(14), 칼럼 디코더(15), 메인 워드 디코더(16) 및 코어 회로(17)를 포함한다.
코어 회로(17)에는 복수 개의 셀(CELL)이 종횡으로 배치되어, 각 셀에 대하여 1비트의 데이터를 기록 및 판독하기 위한 어드레스 지정이나 데이터 증폭 등을 위한 회로나 배선이 설치되어 있다. 도 1에서 모식적으로 나타내어지는 코어 회로(17)는 복수 개의 감지 증폭기부(400-0 및 400-1), 복수 개의 서브 워드 디코더(340), 복수 개의 워드선(WL), 복수 개의 메인 워드선(MWL) 및 복수 개의 칼럼선(CL)을 포함한다.
데이터 제어계 회로(11)는 데이터 버퍼 등의 회로군으로 이루어져, 외부로부터 기록되는 데이터를 독출/기록 증폭기(12)에 적절한 타이밍에 공급하는 동시에, 코어 회로(17) 및 독출/기록 증폭기(12)로부터 독출되는 데이터를 적절한 타이밍에 외부로 출력한다. 독출/기록 증폭기(12)는 기록 데이터를 증폭하여 코어 회로(17)에 공급하는 동시에, 코어 회로(17)로부터의 독출 데이터를 증폭한다.
타이밍계 회로(13)는 제어 신호 버퍼나 명령 디코더 등의 회로군으로 이루어져, 외부로부터 제어 신호 및 클록 신호를 수취하여, 제어 신호로 나타내어지는 명령을 해석하여, 반도체 기억 장치(10) 내의 각 회로의 동작 및 그 타이밍을 제어한다.
어드레스계 회로(14)는 어드레스 버퍼나 어드레스 프리디코더 등의 회로군으로 이루어져, 외부로부터 어드레스 신호를 수취하여, 적당한 타이밍에 어드레스를 칼럼 디코더(15) 및 메인 워드 디코더(16)에 공급한다.
칼럼 디코더(15)는 어드레스계 회로(14)로부터 공급된 칼럼 어드레스를 디코드하여, 하나의 칼럼 어드레스에 대응하는 칼럼선(CL)을 활성화한다. 또 메인 워드 디코더(16)는 어드레스계 회로(14)로부터 공급된 로우 어드레스를 디코드하여, 하나의 로우 어드레스에 대응하는 메인 워드선(MWL)을 활성화한다. 도 1에 있어서는 계층화 워드 디코드 방식이 채용되고 있고, 메인 워드 디코더에서 선택된 메인 워드선(MWL)에 대응하는 복수 개의 워드선으로부터 서브워드 디코더(340)에서 하나의 워드선(WL)이 선택 활성화된다.
독출 동작의 경우, 활성화된 워드선(WL)에 접속되는 셀(CELL)로부터 데이터가 독출되어, 감지 증폭기부(400-0 혹은 400-1)에 의해서 독출된 데이터가 증폭된다. 활성화된 칼럼선(CL)에 대응하는 감지 증폭기부로부터 증폭된 데이터가 독출되어, 독출/기록 증폭기(12)에 공급된다. 기록 동작의 경우는 독출 동작의 경우와 반대로, 활성화된 칼럼선(CL)에서 선택되는 감지 증폭기부에, 독출/기록 증폭기(12)로부터 데이터가 공급되어, 활성화된 워드선(WL)에 접속되는 셀(CELL)에 감지 증폭기부로부터 데이터가 기록된다.
도 1의 반도체 기억 장치는 트윈 스토리지형 메모리이며, 하나의 감지 증폭기부에 접속되는 한 쌍의 비트선(BL 및 /BL)의 각각에 메모리 셀(CELL)이 접속되고, 한 쪽의 메모리 셀에 저장된 데이터에 대하여 반전 데이터를 다른 쪽의 메모리 셀에 저장하는 구성으로 되어 있다.
도 2는 트윈 스토리지형 메모리의 코어 회로(17)의 주요 부분을 도시한 도면이다.
도 2의 구성은 워드 디코더(20), 감지 증폭기부(400-0 및 400-1), 비트선(BLn 및 /BLn)(n=1, 2, 3, …), 워드선(WLO 내지 WL5), 트랜지스터와 커패시터로 이루어지는 메모리 셀부(MCxy 및 /MCxy)(x 및 y는 행 및 열의 위치를 도시하는 첨자)를 포함한다. 워드 디코더(20)는 도 1의 서브 워드 디코더(340)를 종합하여 도시한 것이다. 또 기호 앞의 "/"는 "/"가 없는 동일 기호의 논리 반전을 나타낸다.
도 2에 도시된 바와 같이, 예컨대 워드선(WL0)이 활성화되면, 메모리 셀부(MC00)의 데이터가 비트선(BL0)에 나타나고, 메모리 셀부(/MC00)의 데이터가 비트선(/BL0)에 나타난다. 메모리 셀부(MC00)에 예컨대 HIGH의 데이터가 저장되어 있는 경우, 메모리 셀부(/MC00)에는 LOW의 데이터가 저장되어 있다. 따라서, 비트선(BL0)의 전위가 HIGH 방향으로 시프트하고, 비트선(/BL0)의 전위가 LOW 방향으로 시프트한다. 이렇게 해서 생성된 전위차가, 비트선(BL0 및 /BL0)에 접속된 감지 증폭기부(400-0)에 의해서 증폭된다. 감지 증폭기부(400-0)에 의해서 증폭된 데이터는 이 감지 증폭기부에 접속되는 칼럼선(CL)을 활성화함으로써, 데이터 버스(DB 및 /DB)에 독출된다.
트윈 스토리지형 메모리에 있어서는 통상의 DRAM과 같이 비트선 쌍의 한 쪽에 만 메모리 셀이 접속되어 있는 경우에 비교하여, 안정된 데이터 독출이 가능하고, 리프레시 주기를 길게 할 수 있는 등의 효과를 얻을 수 있다.
본 발명이 적용되는 트윈 스토리지형 메모리는 비트선이 교대로 다른 감지 증폭기부에 접속되는 구성으로 되어 있다. 즉 예컨대, 도 2의 가장 위에 나타내어지는 비트선(BL1)은 감지 증폭기부(400-1)에 접속되고, 다음 비트선(BL0)은 감지 증폭기부(400-0)에 접속되고, 또 다음 비트선(/BL1)은 감지 증폭기부(400-1)에 접속되어 있다. 이와 같이 감지 증폭기부(400-0)에 접속되는 비트선은 짝수 째의 비트선이며, 감지 증폭기부(400-1)에 접속되는 비트선은 홀수 째의 비트선으로 되어 있다.
더욱이, 짝수 째의 비트선(BLn 및 /BLn 중 n이 짝수인 것)은 워드선(WL0, WL1, WL4, WL5, …)이 선택하는 메모리 셀에 접속되어 있다. 또 홀수 째의 비트선(BLn 및 /BLn 중 n이 홀수인 것)은 상기 워드선과는 다른 워드선(WL2, WL3, …)이 선택하는 메모리 셀에 접속되어 있다.
이러한 구성의 특징으로서, 데이터의 독출·기록 동작 중에 활성화 워드선에 접속된 메모리 셀로부터의 데이터가 나타나는 비트선은 1라인 간격으로 배치되어 있다는 것이다. 즉, 데이터 독출·기록 동작에 있어서, 예컨대 워드선(WL0)이 활성화되었을 때, 이 워드선에 접속되어 있는 메모리 셀의 데이터는 짝수 째의 비트선(BL0, /BL0, BL2, /BL2, …)에 나타난다. 이들 짝수 째의 비트선의 데이터는 감지 증폭기부(400-0)에 의해서 증폭된다. 또 홀수 째의 비트선에 데이터는 나타나지 않고, 이들의 비트선은 프리차지 전위 혹은 그것보다 방전에 의해 저하된 전위로 유지된다.
따라서 이러한 구성에 있어서는 인접하는 비트선간의 용량에 의한 결합 즉 용량 커플링 효과에 의해서, 데이터가 받는 영향은 매우 작다고 할 수 있다.
종래의 전형적인 DRAM의 구성에 있어서는, 어떤 워드선이 활성화되었을 때, 그 워드선에 접속되는 2개의 인접하는 메모리 셀을 눈여겨본 경우, 한 쪽의 메모리 셀의 데이터는 비트선(BLm)에 나타나고, 또 한 쪽의 메모리 셀의 데이터는 BLm+1에 나타난다. 이 비트선(BLm+1)은 비트선(BLm)의 반전 데이터에 대응하는 비트선(/BLm)과 인접하고 있다. 따라서, 기록 동작의 경우에, 비트선이 감지 증폭기부에 의해서 랫치되기 전(데이터가 증폭되기 전)에 새로운 데이터를 비트선(BLm+1)의 메모리 셀에 기록하고자 하면, 이 비트선(BLm+1)과 비트선(/BLm)과의 용량 커플링에 의해서, 비트선(/BLm)에 영향이, 및 나아가서는 비트선(BLm)의 데이터가 영향을 받아 버린다. 용량 커플링의 영향이 큰 경우에는 비트선(BLm)의 메모리 셀의 데이터가 파괴될 가능성도 있다.
그에 대하여 도 2에 도시한 바와 같은 구성의 경우, 어떤 워드선이 활성화되었을 때, 데이터가 나타나는 비트선 사이에는 항상 데이터가 나타나지 않는 비트선이 배치되어 있다. 이 데이터가 나타나지 않는 비트선이 실드로서 기능함으로써, 비트선 상의 인접하는 데이터가 용량 커플링에 의해서 서로 영향을 미치게 하는 일은 없다.
따라서 도 2와 같은 구성을 이용하면, 기록 동작에 있어서, 비트선이 감지 증폭기부에 의해서 랫치되기 전(데이터가 증폭되기 전)에, 새로운 데이터를, 비트선을 통해 메모리 셀에 기록할 수 있다. 이와 같이 하더라도, 비트선의 실드 작용에 의해서, 이웃 데이터가 영향을 받는 일은 없으며, 또 데이터가 파괴되는 일도 없다.
도 3은 본 발명에 의한 감지 증폭기부의 구성을 도시한 도면이다.
도 3의 감지 증폭기부(400-0)는 PMOS 트랜지스터(31 및 32), NMOS 트랜지스터(33 내지 44)를 포함한다. 감지 증폭기부(400-0)에 있어서, PMOS 트랜지스터(31 및 32)와 NMOS 트랜지스터(33 및 34)가 감지 증폭기를 구성하며, 신호(PSA)가 HIGH가 되고 신호(NSA)가 LOW가 되면, 비트선(BLO 및 /BLO)에 나타나고 있는 데이터를 증폭한다. 독출 동작의 경우는 칼럼선 신호(CL)가 HIGH가 되면 비트선(BL0 및 /BL0)의 데이터를 데이터 버스(DB 및 /DB)에 독출하고, 기록 동작의 경우에는, 칼럼선 신호(CL)가 HIGH가 되면 데이터 버스(DB 및 /DB)의 데이터를 비트선(BL0 및 /BL0)에 기록한다. 또 데이터 버스(DB 및 /DB)는 독출/기록 증폭기(12)와 코어 회로(17)의 사이에 설치되어 있다.
도 4는 본 발명에 의한 반도체 기억 장치에 있어서, 비트선이 감지 증폭기부에 의해서 랫치되기 전에 비트선에 데이터 기록을 하는 동작을 설명하는 도면이다.
도 4 및 도 3을 이용하여, 본 발명에 의한 데이터 기록 동작을 설명한다. 우선 신호(BT1 및 BRS)가 HIGH에서 LOW가 되면, 비트선(BL0 및 /BL0) 사이가 분리되는 동시에, 도 3의 좌측의 비트선 부분에서 NMOS 트랜지스터(36 및 37)에 의해서 감지 증폭기가 분리된다. 즉 메모리 셀(MC00 및 /MC00)에 대하여, 데이터 기록의 준비를 할 수 있게 된다.
이어서 워드선(WL)이 HIGH가 되면, 메모리 셀(MC00 및 /MC00)의 데이터가 비트선(BL0 및 /BL0)에 나타난다. 그 후, 감지 증폭기의 랫치 동작이 시작되기 전[신호(PSA)가 HIGH가 되고 신호(NSA)가 LOW가 되는 전]에, 칼럼선 신호(CL)를 HIGH로 한다. 칼럼선 신호(CL)를 HIGH로 함으로써, 데이터 버스(DB 및 /DB)의 데이터를 비트선(BL0 및 /BL0)에 기록한다. 이 때, 이웃에 있는 비트선(BL1 및 /BL1)은 감지 증폭기에도 메모리 셀에도 접속되어 있지 않기 때문에, 비트선 사이의 용량 커플링의 영향으로 데이터가 파괴되는 일은 없다. 칼럼선 신호(CL)를 HIGH로 한 후, 신호(PSA)를 HIGH로 하는 동시에 신호(NSA)를 LOW로 한다. 이에 의해서, 비트선(BL0 및 /BL0)에 기록된 데이터를, 감지 증폭기에 의해서 증폭한다. 이 증폭된 데이터가, 메모리 셀(MC00 및 /MC00)에 기록된다. 그 후 워드선 신호(WL)를 LOW로 함으로써, 메모리 셀에의 데이터 기록 동작이 종료된다.
종래의 동작 타이밍에서는, 인접하는 비트선 사이에서의 용량 커플링의 영향에 의해 데이터가 파괴되는 것을 피하기 위해서, 비트선에의 데이터의 기록은 감지 증폭기의 랫치 동작이 행해진 후에 실행되고 있었다. 이에 대하여 본 발명에 있어서는 데이터의 비트선에의 기록 동작을, 감지 증폭기의 랫치 동작 이전에 실행하는 것이 가능하다. 따라서, 본 발명의 동작 타이밍에 기록 동작을 실행시킴으로써, 반도체 기억 장치에 대한 데이터 기록 동작을 고속화할 수 있다.
도 5는 본 발명에 의해 감지 증폭기의 랫치 동작 전에 비트선에의 데이터 기록을 실행하는 제어 회로의 구성을 도시한 도면이다. 도 5의 회로는 도 1의 구성에 있어서의 타이밍계 회로(13)의 일부에 해당한다.
도 5의 제어 회로는 지연 회로(51 내지 53)와, 스위치(54 및 55)와, 칼럼선 신호 활성화 회로(56)와, 감지 증폭기 랫치 제어 회로(57)를 포함한다.
지연 회로(51 내지 53)에는 코어 회로(17)를 활성화하기 위한 코어 회로 활성화 신호(EN)가 입력된다. 코어 회로 활성화 신호(EN)는 데이터 기록 동작·데이터 독출 동작 등을 실행할 때에 액티브하게 되는 신호이며, 반도체 기억 장치(10)의 외부로부터 공급되는 제어 신호에 따라서, 타이밍계 회로(13) 내부에서 생성되는 신호이다. 지연 회로(51 내지 53)의 각각은 다른 지연 량을 갖고 있다. 구체적으로는 지연 회로(51)가 가장 지연 량이 작고, 지연 회로(53)가 중간의 지연 량이며, 지연 회로(52)가 가장 지연 량이 크다.
스위치(54 및 55)에는 데이터 기록 동작시에 HIGH가 되는 기록 신호(WRITE)가 입력된다. 기록 신호(WRITE)가 HIGH가 되면, 스위치(54)가 폐쇄되고 스위치(55)가 개방된다. 따라서 기록 동작시에는 지연 회로(51)를 통해, 코어 회로 활성화 신호(EN)가 칼럼선 신호 활성화 회로(56)에 공급된다. 기록 신호(WRITE)가 LOW가 되면, 스위치(54)가 개방되고 스위치(55)가 폐쇄된다. 따라서 독출 동작시에는 지연 회로(52)를 통해, 코어 회로 활성화 신호(EN)가 칼럼선 신호 활성화 회로(56)에 공급된다.
지연 회로(51)의 지연 량은 지연 회로(52)의 지연 량보다 작다. 따라서, 코어 회로 활성화 신호(EN)가 칼럼선 신호 활성화 회로(56)에 공급되는 타이밍은 독출 동작시보다도 기록 동작시 쪽이 빠르게 된다. 또 지연 회로(53)의 지연 량은 지연 회로(51)의 지연 량과 지연 회로(52)의 지연 량과의 사이의 중간의 지연 량이기때문에, 코어 회로 활성화 신호(EN)가 감지 증폭기 랫치 제어 회로(57)에 공급되는 타이밍은 기록시에는 코어 회로 활성화 신호(EN)가 칼럼선 신호 활성화 회로(56)에 공급되는 타이밍보다 늦고, 독출시에는 코어 회로 활성화 신호(EN)가 칼럼선 신호 활성화 회로(56)에 공급되는 타이밍보다 빠르다.
이 타이밍 제어가 본 발명에 의한 부분이며, 지연 회로(51 내지 53) 및 스위치(54 및 55) 이후의 구성은 종래 기술과 마찬가지다. 즉, 칼럼선 신호 활성화 회로(56) 및 감지 증폭기 랫치 제어 회로(57)의 구성은 종래 기술과 마찬가지다. 칼럼선 신호 활성화 회로(56)는 코어 회로 활성화 신호(EN)를 수취한 타이밍에 따라서 칼럼선 신호(CL)를 생성하고, 생성한 칼럼선 신호(CL)를 감지 증폭기부[400-0(400-1)]에 공급한다. 감지 증폭기 랫치 제어 회로(57)는 코어 회로 활성화 신호(EN)를 수취한 타이밍에 따라서 감지 증폭기 활성화 신호(PSA·NSA)를 생성하고, 생성한 감지 증폭기 활성화 신호(PSA·NSA)를 감지 증폭기부[400-0(400-1)]에 공급한다.
상기와 같은 본 발명에 의한 타이밍 조정에 의해서, 독출 동작시에는 종래와 마찬가지로, 신호(PSA·NSA)가 활성화되어 감지 증폭기가 랫치 동작을 시작한 후에, 칼럼선 신호(CL)가 활성화되고 비트선의 데이터가 데이터 버스에 독출된다. 그에 대하여 기록 동작시에는 우선 맨 처음에 칼럼선 신호(CL)가 활성화되어 비트선에 데이터가 기록되고, 그 후, 신호(PSA·NSA)가 활성화되어 감지 증폭기가 랫치 동작을 한다. 따라서, 기록 동작의 속도를 향상시킬 수 있다.
이어서, 본 발명에 의한 반도체 기억 장치의 다른 실시예로서, 데이터 독출시의 비트선간 차전위가, 프리차지 레벨에 의존하지 않는 구성에 관해서 설명한다.
도 6은 데이터 독출시의 비트선간 차전위에 관해서 설명하기 위한 도면이다.
도 6에 있어서, 비트선(BL 및 /BL)은 감지 증폭기부(400-0)에 접속되어 있다. 또 비트선(BL)에는 메모리 셀(61)이 트랜지스터(63)를 통해 접속되고, 비트선(/BL)에는 메모리 셀(62)이 트랜지스터(64)를 통해 접속된다. 트랜스퍼 게이트(65 및 66)의 좌측 부분에 있어서, 비트선(BL 및 /BL)은 용량(Csa)을 갖는다고 하자. 또 트랜스퍼 게이트(65 및 66)의 우측 부분에 있어서, 비트선(BL 및 /BL)은 용량(Cbl)을 갖는다고 하자. 또한, 메모리 셀의 용량을 Ccell로 한다.
메모리 셀(61)에 전위(Vst1)분의 전하가 축적되고, 메모리 셀(62)에 전위(Vst0)분의 전하가 축적되어 있다고 하자.
이 때 워드선(WL)이 HIGH가 되면, 비트선(BL 및 /BL) 사이의 전위차는 다음의 식으로 나타내어지는 전위차(△Vbl)가 된다.
△Vbl=Ccell(Vst1-Vst0)
/(Ccell+Csa+Cbl)
수학식 1에서 알 수 있는 것과 같이, 비트선(BL 및 /BL) 사이의 전위차(△Vbl)는 2개의 메모리 셀 사이의 전위차에만 의존하고 있고, 비트선(BL 및 /BL)이 프리차지되는 전위와는 관계가 없다.
또한 트윈 스토리지형이 아닌 종래의 싱글 스토리지형의 경우에는 도 6에 있어서 트랜지스터(64) 및 메모리 셀(62)이 존재하지 않는다. 이 경우, 비트선(BL 및/BL) 사이의 전위차(△Vbl)는,
△Vbl=Ccell(Vst1-Vpr)
/(Ccell+Csa+Cbl)
가 된다. 여기서 전위(Vpr)는 비트선의 프리차지 전위이다. 이와 같이 싱글 스토리지형인 경우에는 비트선간 전위차는 프리차지 전위에 의존한다.
본 발명의 반도체 기억 장치에 있어서는 비트선간 전위차가 프리차지 전위에 의존하지 않는다. 따라서, 감지 증폭기부[400-0(400-1)]에 공급하는 프리차지 전압을, 임의로 설정할 수 있다. 즉 예컨대 도 3에 나타내어지는 감지 증폭기부(400-0)에 있어서, VPR 발생 회로의 감도를 낮게 설정함으로써, VPR의 값의 자유도가 늘어나기 때문에, VPR를 낮게 설정하는 것이 가능해져, 반도체 기억 장치(10)에 있어서의 소비 전력을 대폭으로 삭감할 수 있다. 혹은 극단적인 경우에는 도 3에 나타내는 감지 증폭기부(400-0)에 있어서, 비트선을 프리차지 전압에 클램프하는 클램프 회로[NMOS 트랜지스터(38 및 39)로 이루어지는 회로 부분]를 삭제하더라도 좋다. 이 경우에는 비트선을 프리차지 전압에 클램프하는 동작 자체가 존재하지 않게 되기 때문에, 프리차지 전압을 생성하는 회로 등도 불필요하게 되어, 대폭적인 소비 전력의 삭감과 회로 면적의 삭감을 도모할 수 있다.
즉, 통상의 감지 증폭기부는 도 3에 도시된 바와 같이, 감지 트랜지스터(31 내지 34), 이퀄라이즈 트랜지스터(35 및 44), 비트선 트랜스퍼 게이트(36, 37, 42, 및 43), 칼럼 게이트(40 및 41)에 더하여, 클램프 회로의 트랜지스터(38 및 39)를포함한다. 본 발명에 있어서는, 클램프 회로에 공급하는 프리차지 전압(Vpr)을 낮은 전압으로 설정함으로써 반도체 기억 장치(10)에 있어서의 소비 전력을 삭감하는 구성으로 할 수도 있고, 혹은 클램프 회로 자체(트랜지스터(38 및 39))를 삭제하는 구성으로 할 수도 있다. 후자의 경우에는 감지 증폭기부는, 감지 트랜지스터(31 내지34), 이퀄라이즈 트랜지스터(35 및 44), 비트선 트랜스퍼 게이트(36, 37, 42, 및 43) 및 칼럼 게이트(40 및 41)만을 포함하는 구성이 되어, 대폭적인 소비 전력의 삭감과 회로 면적의 삭감을 도모할 수 있다.
이어서, 본 발명에 의한 반도체 기억 장치의 또 다른 실시예로서, 확실하고 또 고속의 데이터 독출을 가능하게 하는 구성에 관해서 설명한다.
도 7은 본 실시예에 있어서의 메모리 셀로부터 비트선에의 데이터 독출 동작을 설명하는 도면이다.
도 7 및 도 3을 이용하여, 본 실시예에 의한 데이터 독출 동작을 설명한다. 우선 신호(BT1 및 BRS)가 HIGH에서 LOW가 되면, 비트선(BL0 및 /BL0) 사이가 분리되는 동시에, 도 3의 좌측의 비트선 부분으로부터 NMOS 트랜지스터(36 및 37)에 의해서 감지 증폭기가 분리된다. 즉, 메모리 셀에서 비트선으로의 데이터 독출의 준비를 할 수 있게 된다.
이어서 워드선(WL)이 HIGH가 되면, 메모리 셀(MC00 및 /MC00)의 데이터가 비트선(BL0 및 /BL0)에 나타난다. 이 때, 메모리 셀(MC00)에 의해서 유지되고 있는 전위를 Vst0으로 하고, 메모리 셀(/MC00)에 의해서 유지되고 있는 전위를 /Vst0으로 한다.
트윈 스토리지형의 반도체 기억 장치에 있어서는 상술한 바와 같이, 비트선 쌍의 한 쪽에만 메모리 셀이 접속되어 있는 경우에 비교하여, 안정된 데이터 독출이 가능하고, 리프레시 주기를 길게 잡을 수 있는 것을 특징으로 한다. 따라서, 메모리 셀의 데이터가 비트선에 독출되는 시점에서는 도 7에 도시된 바와 같이, 메모리 셀(MC00)에 의해서 유지되고 있는 HIGH측의 전위(Vst0)가 매우 낮은 전위로 되어있는 경우가 있다. 이러한 경우, 도 7에 도시된 바와 같이 만일 프리차지 전압(VPR)이 HIGH와 LOW 사이의 중간 전위라도, 메모리 셀의 데이터가 비트선에 나타난 시점에서, 메모리 셀의 전위에 의해서 비트선의 전위가 아래 방향으로 잡아 당겨져, 비트선의 전위는 HIGH와 LOW 사이의 중간 전위보다 낮은 전위가 되어 버린다.
종래 기술에 있어서는 감지 증폭기의 풀업 동작과 풀다운 동작 중, 풀다운 동작을 먼저 하고, 풀업 동작을 후에 실행한다. 이것은, 풀다운 용의 NMOS 트랜지스터의 임계치가, 풀업용의 PMOS 트랜지스터의 임계치보다 작기 때문이다. 그러나 도 7의 경우와 같이, 비트선으로의 데이터 독출 후에 비트선의 전위가 낮게 되어 있는 경우, 풀다운 동작을 먼저 실행했다면 문제가 생긴다. 즉, 낮은 전위를 아래 방향으로 풀다운하려고 하여도, 충분한 마진이 존재하지 않기 때문에, 풀다운용의 NMOS 트랜지스터(도 3의 33 및 34)가 온으로 되기 어려워, 풀다운 동작에 실패하거나 혹은 시간이 걸리는 결과가 된다.
따라서, 본 발명에 있어서의 반도체 기억 장치에 있어서는 감지 증폭기의 랫치 동작(풀업 동작·풀다운 동작)을 낮은 전압에서부터 시작하기 위해서, 도 7에도시된 바와 같이, 풀업 동작을 먼저 실행하고 풀다운 동작을 후에 실행하는 것이 바람직하다. 이와 같이, 신호(PSA)에 의한 풀업 동작을 신호(NSA)에 의한 풀다운 동작보다 먼저 실행함으로써, 감지 증폭기에 의한 랫치 동작을 확실하게 행하는 동시에, 신속한 랫치 동작을 실현하여 독출 동작의 고속화를 도모할 수 있다.
도 8은 풀업 동작을 먼저 실행하고 풀다운 동작을 후에 실행하는 감지 증폭기 랫치 제어 회로의 회로도이다.
도 8의 감지 증폭기 랫치 제어 회로는 복수 개의 지연 소자(71), 복수 개의 지연 소자(72), PMOS 트랜지스터(73) 및 NMOS 트랜지스터(74 내지 76)를 포함한다. 또 도 8의 회로는 도 1의 구성에 있어서의 타이밍계 회로(13)의 일부에 해당한다.
전술한 코어 회로 활성화 신호(EN)와 같은 논리로 타이밍이 다른 코어 회로 활성화 신호(TLEN)가 공급되면, 복수 개의 지연 소자(71)의 지연 시간에 따른 전파 시간 후에, PMOS 트랜지스터(73)가 도통한다. 이에 따라 풀업용의 감지 증폭기 활성화 신호(PSA)가 HIGH가 되어, 풀업 동작이 실행된다. 그 후, 복수 개의 지연 소자(72)에 따른 전파 시간 후에 NMOS 트랜지스터(75)가 도통하고, 풀다운용의 감지 증폭기 활성화 신호(NSA)가 LOW가 되어, 풀다운 동작이 실행된다. 또 신호 A는 대응하는 감지 증폭기 선택 시에 VSS가 되는 선택 신호이다.
이와 같이 도 8의 회로를 이용함으로써, 본 실시예에서는 풀업 동작을 먼저 실행하고 풀다운 동작을 후에 실행하는 것이 가능하게 된다. 이에 의해서, 감지 증폭기에 의한 랫치 동작을 확실하게 행하는 동시에, 신속한 랫치 동작을 실현하여 독출 동작의 고속화를 도모할 수 있다.
이어서, 본 발명에 의한 반도체 기억 장치의 또 다른 실시예로서, 워드선의 활성화 전위를 조정함으로써 소비 전력 삭감을 가능하게 하는 구성에 관해서 설명한다.
통상의 DRAM과 같이 비트선 쌍의 한 쪽에만 메모리 셀이 접속되어 있는 경우에는 메모리 셀의 데이터를 확실하고 또한 신속하게 독출하기 위해서, 워드선의 활성화시의 전위는 외부 전원 전압(VDD)(예컨대 2.5 V)보다 승압된 전위(VPP)(예컨대 3.7 V)로 설정된다. 이것은 메모리 셀의 HIGH 데이터를 독출할 때에, 셀 트랜지스터의 임계치 전압을 고려하면, 액세스의 지연을 막기 위해서는 셀 트랜지스터의 게이트에 공급하는 전위를 비트선의 프리차지의 전위보다도 충분히 높게 설정할 필요가 있기 때문이다. 또 데이터를 메모리 셀에 기록하는 경우[데이터 기록시 혹은 데이터 독출 동작후의 데이터 리스토어(RESTORE)시]에는 비트선의 HIGH 전위(예컨대 2.O V)를 기록하기 위해서, 셀 트랜지스터의 게이트에 공급하는 전위를, 비트선의 HIGH 전위보다도 충분히 높게 설정할 필요가 있기 때문이다.
그에 대하여, 트윈 스토리지형의 반도체 기억 장치에 있어서는 2개의 메모리 셀에 축적된 각각의 전하에 의해서, 2라인의 비트선의 전위를 변화시키도록 작용한다. 즉, 가령 HIGH측의 데이터가 독출되지 않더라도, LOW측의 데이터에 의해서 한 쪽의 비트선 전위를 끌어내릴 수 있다. 이것은 데이터 독출시에는 셀 트랜지스터의 게이트에 공급하는 전위를 데이터의 HIGH의 전위보다도 높은 승압 전위로 설정할 필요는 없고, 승압되어 있지 않은 전위로 설정하더라도 충분한 것을 의미한다. 즉, 승압되어 있지 않은 전위라도, LOW의 데이터를 저장하는 메모리 셀 측의 셀 트랜지스터를 온으로 하기에는 충분하며, 이에 의해서 한 쪽의 비트선 전위를 끌어내려, 데이터 독출을 실행할 수 있다.
단, 데이터를 메모리 셀에 기록하는 경우(데이터 기록시 혹은 데이터 독출 동작후의 데이터 리스토어시)에는 종래와 마찬가지로, 셀 트랜지스터의 게이트에 공급하는 전위를 승압된 전위로 설정할 필요가 있다. 따라서, 셀 트랜지스터의 게이트에 공급하는 전위(워드선 활성화 전위)를, 메모리 셀에서 비트선으로 데이터를 독출하는 타이밍에서는 통상의 HIGH 전위로 설정하고, 비트선에서 메모리 셀로 데이터를 기록하는 타이밍에서는 승압된 HIGH 전위로 설정할 필요가 있다. 즉, 워드선의 활성화 전위를, 통상 전위에서부터 승압 전위로 단계적으로 변화시킬 필요가 있다.
도 9는 통상 전위에서 승압 전위로 워드선의 활성화 전위를 단계적으로 변화시키는 회로의 구성을 도시한 도면이다.
도 9의 회로는 타이밍 제어 회로(81), 구동 회로(82), 서브 워드 디코더(83), 셀 트랜지스터(84) 및 셀 커패시터(85)를 포함한다. 구동 회로(82)는 승압 전위로 서브 워드 디코더(83)를 구동하는 VPP 구동부(86)와, 통상 전위로 서브 워드 디코더(83)를 구동하는 VDD 구동부(87)를 포함한다. 또한 도 9의 회로는 도 1의 구성에 있어서의 타이밍계 회로(13)의 일부와, 워드 디코더 관련의 회로의 일부에 해당한다.
타이밍 제어 회로(81)는 코어 회로 활성화 신호(EN)를 수취하여, 승압 전위 구동 신호(wqpz)와 통상 전위 구동 신호(wqdz)를 출력한다. 승압 전위 구동신호(wqpz)와 통상 전위 구동 신호(wqdz)는 각각, 구동 회로(82)의 VPP 구동부(86)와 VDD 구동부(87)에 공급된다. 구동 회로(82)는 승압 전압 혹은 통상 전압을 이용하여, 서브 워드 디코더(83)를 구동한다. 서브 워드 디코더(83)는 구동 전압으로서 공급되는 승압 전압 혹은 통상 전압을 이용하여, 워드선(WL)을 활성화한다. 워드선(WL)이 활성화되면, 셀 트랜지스터(84)가 도통되어 메모리 셀(85)이 비트선과 접속된다.
도 10은 타이밍 제어 회로(81)의 회로 구성을 도시한 도면이다.
도 10의 타이밍 제어 회로(81)는 복수 개의 지연 소자(91)와 복수 개의 지연 소자(92)를 포함한다. 타이밍 제어 회로(81)는 HIGH인 코어 회로 활성화 신호(EN)가 공급되면, 복수 개의 지연 소자(91)의 지연 시간에 해당하는 전파 시간 후에, HIGH인 통상 전위 구동 신호(wqdz)를 출력한다. 그 후, 더욱이 복수 개의 지연 소자(92)의 지연 시간에 해당하는 전파 시간 후에, HIGH인 승압 전위 구동 신호(wqpz)를 출력한다.
도 11은 구동 회로(82)의 회로 구성을 도시한 도면이다.
도 11의 구동 회로(82)는 인버터(101 내지105), NOR 회로(106), PMOS 트랜지스터(107 내지109), NMOS 트랜지스터(110) 및 레벨 시프터 회로(111)를 포함한다. 레벨 시프터 회로(111)는 VDD 레벨의 입력을, 같은 논리의 VPP 레벨의 출력으로 변환한다. 여기서 VDD가 통상 전위(승압 없음)이며, VPP가 승압 전위이다.
맨 처음에 통상 전위 구동 신호(wqdz)가 HIGH가 되면, PMOS 트랜지스터(107)가 온으로 된다. 이 때 승압 전위 구동 신호(wqpz)는 LOW 그대로이고, 레벨 시프터회로(111)의 출력도 LOW이며, PMOS 트랜지스터(108)는 온이다. 또 NOR 회로(106)의 출력은 LOW이기 때문에, NMOS 트랜지스터(110)는 오프이다. 더욱이 인버터(104)의 출력은 HIGH이기 때문에, PMOS 트랜지스터(109)는 오프이다. 따라서, 구동 신호(sqwz)로서 전위(VDD)가 출력된다.
이어서, 승압 전위 구동 신호(wqpz)가 HIGH가 되면, 레벨 시프터 회로(111)의 출력도 HIGH이며, PMOS 트랜지스터(108)는 오프가 된다. 또 NOR 회로(106)의 출력은 여전히 LOW이기 때문에, NMOS 트랜지스터(110)는 오프이다. 더욱이 인버터(104)의 출력은 LOW이기 때문에, PMOS 트랜지스터(109)는 온이 된다. 따라서, 구동 신호(sqwz)로서 전위(VPP)가 출력된다.
통상 전위 구동 신호(wqdz)가 LOW로 되돌아가더라도, 인버터(104)의 출력이 LOW이기 때문에, 인버터(105)의 HIGH 출력에 의해, NMOS 트랜지스터(110)는 오프 그대로이다. 따라서, 구동 신호(sqwz)로서 전위(VPP)가 출력된다.
더욱이, 승압 전위 구동 신호(wqpz)가 LOW로 되돌아가면, PMOS 트랜지스터(109)가 오프가 되는 동시에 NMOS 트랜지스터(110)가 온이 되어, 구동 신호(sqwz)는 접지 전위가 된다.
이와 같이 구동 신호(sqwz)는 접지 전위에서 시작되어 전위(VDD)가 되고, 이어서 전위(VPP)로 변화되고, 마지막으로 접지 전위로 되돌아간다.
도 12는 서브워드 디코더(83)의 회로 구성을 도시하는 회로도이다.
도 12의 서브워드 디코더(83)는 PMOS 트랜지스터(121)와, NMOS 트랜지스터(122 및 123)를 포함한다. 신호(S1 및 S2)는 복수 개의 서브 워드 디코더(83) 중에서 하나를 선택하는 어드레스 신호이며, 도 12에 나타내는 특정한 서브 워드 디코더(83)를 선택하는 경우에는 함께 LOW가 된다. 도 12의 서브 워드 디코더(83)가 선택된 경우, PMOS 트랜지스터(121)가 온이 되고, NMOS 트랜지스터(122 및 123)가 오프가 된다. 따라서, 구동 회로(82)로부터 공급되는 구동 신호(sqwz)가 워드선 활성화 전위로서 워드선(WL)에 공급된다.
즉, 워드선(WL)의 전위는 접지 전위에서 시작하여 전위(VDD)가 되고, 다음에 전위(VPP)로 변화되고, 마지막으로 접지 전위로 되돌아간다.
도 13은 단계적으로 변화되는 워드선 전위의 변화 모습을 도시한 도면이다.
도 13에 있어서, 전위(Vst0)는 쌍을 이루는 2개의 메모리 셀 중 한 쪽의 메모리 셀에 의해서 유지되고 있는 전위이며, 전위(/Vst0)는 또 한 쪽의 메모리 셀에 의해서 유지되고 있는 전위이다. 워드선(WL)의 전위는 통상 전위 구동 신호(wqdz)의 상승에 따라서 맨 처음에 통상의 HIGH 전위(VDD)가 되고, 그 후, 승압 전위 구동 신호(wqpz)의 상승에 따라서 승압 전위(VPP)가 된다. 따라서, 비트선에서 메모리 셀에의 데이터 기록(데이터 리스토어)시에는 승압 전위(VPP)를 이용하여 확실하고 또 고속으로 데이터를 기록하면서도, 메모리 셀에서 비트선으로의 데이터 독출시에는 통상의 HIGH 전위(VDD)를 이용함으로써, 반도체 기억 장치에서의 소비 전력을 삭감할 수 있다.
또 상술한 바와 같이, 메모리 셀에서 비트선으로의 데이터 독출시에는 승압되어 있지 않은 전위를 이용하더라도, LOW의 데이터를 저장하는 메모리 셀 측의 셀 트랜지스터를 온으로 하기에는 충분하며, 이에 의해서 한 쪽의 비트선 전위를 끌어내림으로써, 데이터 독출이 문제없이 이루어진다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 특허청구범위에 기재된 범위 내에서 여러 가지 변형이 가능하다.
본 발명에 있어서는, 비트선을 소정의 전위로 프리차지하는 수단이 설치되어 있지 않다. 그러나 트윈 스토리지형의 반도체 기억 장치에 있어서는 싱글 스토리지형인 경우와 같이 하나의 메모리 셀의 전위와 프리차지 전위와의 차를 독출하는 것은 아니며, 2개의 메모리 셀의 전위차에 의해서 데이터를 독출하기 때문에, 프리차지 전위가 어디에 있더라도 확실하게 데이터 독출이 가능하다. 따라서, 본 발명에 있어서는 비트선을 프리차지 전압에 클램프하는 클램프 회로를 삭제하면서도, 문제없는 동작을 실현할 수 있다. 클램프하는 동작 자체가 존재하지 않게 되기 때문에, 프리차지 전압을 생성하는 회로 등도 불필요하게 되어, 대폭적인 소비 전력의 삭감과 회로 면적의 삭감을 도모할 수 있다.
또 본 발명에 있어서는 데이터 기록 동작시에, 비트선에 나타난 메모리 셀의 데이터를 증폭하기 전에 비트선에 외부로부터 데이터를 기록한다. 즉, 데이터 기록 동작시에 감지 증폭기를 활성화하기 전에, 칼럼 게이트를 개방하도록 제어한다. 본 발명의 트윈 스토리지형의 반도체 기억 장치에서는 어떤 워드선이 활성화되었을 때, 데이터가 나타나는 비트선 사이에는 항상 데이터가 나타나지 않는 비트선이 배치되는 구성으로 되어 있다. 이 데이터가 나타나지 않는 비트선이 실드로서 기능함으로써, 비트선 상의 인접하는 데이터가 용량 커플링에 의해서 서로 영향을 미치게 하는 일은 없다. 따라서, 비트선이 감지 증폭기부에 의해서 랫치되기 전(데이터가 증폭되기 전)에, 비트선에 데이터를 기록하더라도, 비트선의 실드 작용에 의해서, 이웃 데이터가 영향을 받아 파괴되는 일은 없다. 이와 같이 데이터를 기록하는 타이밍을 빠르게 함으로써, 데이터 기록 동작의 속도를 향상할 수 있다.
또 본 발명에 있어서는 감지 증폭기가 풀업 동작을 시작한 후에 풀다운 동작을 시작하도록 제어한다. 트윈 스토리지형의 반도체 기억 장치에 있어서는 리프레시 시간을 길게 잡기 때문에, 비트선에의 데이터 독출시에는 메모리 셀의 데이터의 전위가 낮아지고 있다. 낮은 전위로부터 풀다운 동작에 의해 데이터 독출을 실행하면, 전위의 아래 방향으로는 충분한 마진이 존재하지 않기 때문에, 풀다운 동작에 실패하거나 혹은 시간이 걸릴 가능성이 있다. 본 발명에 있어서는 풀업 동작을 풀다운 동작보다 먼저 실행함으로써, 감지 증폭기에 의한 랫치 동작을 확실하게 행하는 동시에, 신속한 랫치 동작을 실현하여, 독출 동작의 고속화를 도모할 수 있다.
또 본 발명에 있어서는, 워드선을 제1 기간은 제1 전위로 활성화하고, 제1 기간후의 제2 기간은 제1 전위보다 높은 제2 전위로 활성화한다. 트윈 스토리지형의 반도체 기억 장치에 있어서는 2개의 메모리 셀에 축적된 각각의 전하에 의해서, 2라인의 비트선의 전위를 변화시키도록 작용하기 때문에, 만일 HIGH측의 데이터가 독출되지 않더라도, LOW측의 데이터에 의해서 한 쪽의 비트선 전위를 끌어내려, 데이터 독출을 실행할 수 있다. 본 발명에 있어서는, 메모리 셀에서 비트선으로의 데이터 독출시(제1 기간)에는 워드선 전위로서 승압되어 있지 않은 전위를 이용함으로써, 소비 전력을 삭감할 수 있다. 승압되어 있지 않은 전위라도, LOW의 데이터를 저장하는 메모리 셀 측의 셀 트랜지스터를 온으로 하기에는 충분하며, 이에 의해서 한 쪽의 비트선 전위를 끌어내려 문제없이 데이터를 독출할 수 있다. 또, 비트선에서 메모리 셀로의 데이터 기록시(제2 기간)에는 승압 전위를 이용하여 확실하고 또 고속으로 데이터를 기록한다.

Claims (8)

  1. 2라인으로 쌍을 이루는 복수 쌍의 비트선과,
    각 쌍의 비트선에 접속되는 감지 증폭기와,
    각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과,
    각 쌍의 비트선의 또 한 쪽에 접속되어 상기 제1 메모리 셀의 반전 데이터를 저장하는 제2 메모리 셀을 포함하며, 상기 비트선을 소정의 전위로 프리차지하는 수단이 설치되어 있지 않은 것을 특징으로 하는 반도체 기억 장치.
  2. 2라인으로 쌍을 이루는 복수 쌍의 비트선과,
    각 쌍의 비트선에 접속되는 감지 증폭기와,
    각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과,
    각 쌍의 비트선의 다른 한 쪽에 접속되어 상기 제1 메모리 셀의 반전 데이터를 저장하는 제2 메모리 셀과,
    한 쌍 간격의 비트선에 접속된 워드선과,
    상기 비트선을 데이터 버스에 접속하는 개폐가 자유로운 칼럼 게이트와,
    데이터 기록 동작시에 상기 감지 증폭기를 활성화하기 전에 상기 칼럼 게이트를 개방하도록 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제어 회로는,
    제1 신호에 응답하여 상기 감지 증폭기를 활성화하는 감지 증폭기 제어 회로와,
    제2 신호에 응답하여 상기 칼럼 게이트를 개방하는 칼럼 게이트 활성화 회로와,
    상기 제1 신호와 상기 제2 신호와의 타이밍을 동작 모드에 따라서 제어하는 타이밍 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 어느 비트선이 이웃에 있는 비트선에 대한 실드로서 기능하는 것을 특징으로 하는 반도체 기억 장치.
  5. 2라인으로 쌍을 이루는 복수 쌍의 비트선과,
    각 쌍의 비트선에 접속되는 감지 증폭기와,
    각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과,
    각 쌍의 비트선의 또 한 쪽에 접속되어 상기 제1 메모리 셀의 반전 데이터를 저장하는 제2 메모리 셀과,
    상기 감지 증폭기가 풀업 동작을 시작한 후에 풀다운 동작을 시작하도록 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 2라인으로 쌍을 이루는 복수 쌍의 비트선과,
    각 쌍의 비트선에 접속되는 감지 증폭기와,
    워드선과,
    상기 워드선의 활성화 시에 각 쌍의 비트선의 한 쪽에 접속되는 제1 메모리 셀과,
    상기 워드선의 활성화 시에 각 쌍의 비트선의 또 한 쪽에 접속되어 상기 제1 메모리 셀의 반전 데이터를 저장하는 제2 메모리 셀과,
    상기 워드선을 제1 기간은 제1 전위로 활성화하고, 제1 기간후의 제2 기간은 제1 전위보다 높은 제2 전위로 활성화하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제1 기간은 상기 제1 및 제2 메모리 셀의 데이터가 상기 비트선에 나타나는 기간이고, 상기 제2 기간은 상기 비트선 상에서 상기 감지 증폭기에 의해서 랫치된 데이터를 상기 제1 및 제2 메모리 셀에 기록하는 기간인 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 제어 회로는,
    제1 신호를 지연시켜 제2 신호를 생성하는 타이밍 제어 회로와,
    상기 제1 신호에 응답하여 상기 제1 전위를 생성하는 동시에 상기 제2 신호에 응답하여 상기 제2 전위를 생성하는 구동 회로와,
    어드레스 신호에 의해서 선택되면, 상기 구동 회로가 생성하는 전위로 상기워드선을 활성화하는 워드 디코더를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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