JPH04177691A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04177691A JPH04177691A JP2305383A JP30538390A JPH04177691A JP H04177691 A JPH04177691 A JP H04177691A JP 2305383 A JP2305383 A JP 2305383A JP 30538390 A JP30538390 A JP 30538390A JP H04177691 A JPH04177691 A JP H04177691A
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
- 101001117317 Homo sapiens Programmed cell death 1 ligand 1 Proteins 0.000 abstract description 3
- 102100024216 Programmed cell death 1 ligand 1 Human genes 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 101001117312 Homo sapiens Programmed cell death 1 ligand 2 Proteins 0.000 description 2
- 102100024213 Programmed cell death 1 ligand 2 Human genes 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 101100345589 Mus musculus Mical1 gene Proteins 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特に、そのメモリセル
アレイ部の構成に関する。
アレイ部の構成に関する。
［従来の技術］
従来のメモリセルアレイ部の構成を第４図に示す。これ
は、＋９８９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ、Ｍａｙ １９８９．ｐｐ、
９９−！００に記載されたものであって、この回路の特
徴はフォールデッドディジット線方式を採用している点
と、ディジット線対のプリチャージ信号を二つに分けた
点である。
は、＋９８９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ、Ｍａｙ １９８９．ｐｐ、
９９−！００に記載されたものであって、この回路の特
徴はフォールデッドディジット線方式を採用している点
と、ディジット線対のプリチャージ信号を二つに分けた
点である。
同図において、１はディジット線Ｄ１１ｆｆ間の電位差
を増幅するセンスアンプ、２はディジット線り、Ｗとワ
ード線ＷＬ１〜ＷＬ４との間に接続されたメモリセル、
ＱＥはイフライズ信号１１１１によって導通を制御され
るイコライズトランジスタ、Ｑｐはプリチャージ信号Ｐ
ＤＬ３またはＰＤＬ４が“ハイ”であるときに導通して
ディジット線のレベルをレファレンスレベルＶＢＬに保
持スるプリチャージトランジスタである。
を増幅するセンスアンプ、２はディジット線り、Ｗとワ
ード線ＷＬ１〜ＷＬ４との間に接続されたメモリセル、
ＱＥはイフライズ信号１１１１によって導通を制御され
るイコライズトランジスタ、Ｑｐはプリチャージ信号Ｐ
ＤＬ３またはＰＤＬ４が“ハイ”であるときに導通して
ディジット線のレベルをレファレンスレベルＶＢＬに保
持スるプリチャージトランジスタである。
次に、第５図の波形図を参照して第４図の従来例装置の
動作について説明する。
動作について説明する。
まず、ロウアドレスストローブ信号ττ１が立ち下がり
メモリにロウアドレスが取り込まれる。
メモリにロウアドレスが取り込まれる。
これにより、ディジット線イコライズ信号ｆＱ”が立ち
下がり、それと同時に選択されるメモリセルに接続され
ているディジット線（今、そのディジット線をＤとする
）のプリチャージ信号ＰＤＬ３が立ち下がり、ディジッ
ト線りはフローティング状態となる。
下がり、それと同時に選択されるメモリセルに接続され
ているディジット線（今、そのディジット線をＤとする
）のプリチャージ信号ＰＤＬ３が立ち下がり、ディジッ
ト線りはフローティング状態となる。
次に、選択ワード線（いま、それをＷＬＩとする）の電
位が立ち上がると、メモリセル２の情報がディジット線
りに転送され、ディジット線りの電位が僅かに変動する
（図の例では僅かに上昇する）。続いて、ディジット線
りと対をなすディジット線■のプリチャージ信号ＰＤＬ
４が立ち下がる。その後、センスアンプ１が活性化され
、そのセンス動作によってディジット線り、ｌｌｒ間の
電位差が拡大する。
位が立ち上がると、メモリセル２の情報がディジット線
りに転送され、ディジット線りの電位が僅かに変動する
（図の例では僅かに上昇する）。続いて、ディジット線
りと対をなすディジット線■のプリチャージ信号ＰＤＬ
４が立ち下がる。その後、センスアンプ１が活性化され
、そのセンス動作によってディジット線り、ｌｌｒ間の
電位差が拡大する。
［発明が解決しようとする課題］
この従来のメモリセルアレイ部の構成では、ディジット
線対のプリチャージ信号を二つに分けており、メモリセ
ル情報のディジット線りへの転送時にはレファレンスと
なるディジット線■がレファレンスレベルＶＢＬに固定
されているので、隣接ディジット線間のカップリング容
量によるノイズは遮断されている。
線対のプリチャージ信号を二つに分けており、メモリセ
ル情報のディジット線りへの転送時にはレファレンスと
なるディジット線■がレファレンスレベルＶＢＬに固定
されているので、隣接ディジット線間のカップリング容
量によるノイズは遮断されている。
しかし、センス動作時にはディジット線対０１丁がセン
スアンプに接続され、そのレベルが同時に増幅されるの
で、隣接ディジット線間のカップリング容量によるノイ
ズは抑えられないという問題があった。
スアンプに接続され、そのレベルが同時に増幅されるの
で、隣接ディジット線間のカップリング容量によるノイ
ズは抑えられないという問題があった。
［課題を解決するための手段］
本発明の半導体記憶装置は、ディジット線対が接続され
ているセンスアンプを第１群と第２群との２つの群に分
け、第１群に属するセンスアンプに接続されているディ
ジット線（またはディジット線対）と第２群に属するセ
ンスアンプに接続されているディジット線（またはディ
ジット線対）とを交互に配置したものである。そして、
センス動作時においては、一方の群に属するセンスアン
プが活性化され、かつそのセンスアンプに接続されてい
るディジット線がプリチャージ状態から開放されるサイ
クルにあっては、他方の群に属するセンスアンプは不活
性化状態におかれかつそのセンスアンプに接続されてい
るディジット線はプリチャージ状態に保持され続ける。
ているセンスアンプを第１群と第２群との２つの群に分
け、第１群に属するセンスアンプに接続されているディ
ジット線（またはディジット線対）と第２群に属するセ
ンスアンプに接続されているディジット線（またはディ
ジット線対）とを交互に配置したものである。そして、
センス動作時においては、一方の群に属するセンスアン
プが活性化され、かつそのセンスアンプに接続されてい
るディジット線がプリチャージ状態から開放されるサイ
クルにあっては、他方の群に属するセンスアンプは不活
性化状態におかれかつそのセンスアンプに接続されてい
るディジット線はプリチャージ状態に保持され続ける。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図である。同図
において、１ａ１１ｂはセンスアンプ、２はディジット
線Ｄ１ｆｆとワード線ＷＬＩ〜ＷＬ７との交点に配置さ
れたメモリセル、ＱＥはプリチャージ信号ＰＤＬＩ、Ｐ
ＤＬ２によって導通が制御されるイコライズトランジス
タ、ＱＰはプリチャージ信号ＰＤＬＩ、ＰＤＬ２がハイ
レベルであるときに導通してディジット線Ｄ１１１ｒを
レファレンスレベルＶＢＬに充電するプリチャージトラ
ンジスタである。
において、１ａ１１ｂはセンスアンプ、２はディジット
線Ｄ１ｆｆとワード線ＷＬＩ〜ＷＬ７との交点に配置さ
れたメモリセル、ＱＥはプリチャージ信号ＰＤＬＩ、Ｐ
ＤＬ２によって導通が制御されるイコライズトランジス
タ、ＱＰはプリチャージ信号ＰＤＬＩ、ＰＤＬ２がハイ
レベルであるときに導通してディジット線Ｄ１１１ｒを
レファレンスレベルＶＢＬに充電するプリチャージトラ
ンジスタである。
本実施例回路では、センスアンプが右側の第１群のセン
スアンプと左側の第２群のセンスアンプの２群に分けら
れ、そして第１群のセンスアンプに接続されているディ
ジット線と、第２群のセンスアンプに接続されているデ
ィジット線とが交互に配置されている。
スアンプと左側の第２群のセンスアンプの２群に分けら
れ、そして第１群のセンスアンプに接続されているディ
ジット線と、第２群のセンスアンプに接続されているデ
ィジット線とが交互に配置されている。
次に、第２図の動作波形図を参照して本実施例の回路の
動作について説明する。
動作について説明する。
ロウアドレスストローブ信号ｒＫ１が立ち下がるとロウ
アドレスが記憶装置に取り込まれる。取り込まれた選択
ワード線（今、これをＷＬＩとする）のアドレスに従っ
てメモリセルの接続されているディジット線のプリチャ
ージ信号ＰＤＬ１が立ち下がり、そのメモリセルに係る
ディジット線に対するイコライズ動作とプリチャージ動
作が終了する。次に、ワード線ＷＬＩが立ち上がりメモ
リセル情報がディジット線りに転送されてディジット線
の電位が僅かに変動する。続いて、第１群のセンスアン
プ１ａが活性化されセンス動作が行われる。この間プリ
チャージ信号ＰＤＬ２はハイレベルに保持され、また、
第２群のセンスアンプ１ｂは不活性状態に留まる。
アドレスが記憶装置に取り込まれる。取り込まれた選択
ワード線（今、これをＷＬＩとする）のアドレスに従っ
てメモリセルの接続されているディジット線のプリチャ
ージ信号ＰＤＬ１が立ち下がり、そのメモリセルに係る
ディジット線に対するイコライズ動作とプリチャージ動
作が終了する。次に、ワード線ＷＬＩが立ち上がりメモ
リセル情報がディジット線りに転送されてディジット線
の電位が僅かに変動する。続いて、第１群のセンスアン
プ１ａが活性化されセンス動作が行われる。この間プリ
チャージ信号ＰＤＬ２はハイレベルに保持され、また、
第２群のセンスアンプ１ｂは不活性状態に留まる。
このように、本実施例においては、フォールデッドディ
ジット線方式のままで、１サイクル中隣り合うディジッ
ト線は交互に活性、不活性となっており、メモリセル情
報のディジット線への転送時だけでなく、センス動作時
も活性ディジット線の隣接ディジット線はレファレンス
レベルに固定されたままであるので、隣接ディジット線
間のカップリング容量によるノイズは、常時完全に遮断
される。
ジット線方式のままで、１サイクル中隣り合うディジッ
ト線は交互に活性、不活性となっており、メモリセル情
報のディジット線への転送時だけでなく、センス動作時
も活性ディジット線の隣接ディジット線はレファレンス
レベルに固定されたままであるので、隣接ディジット線
間のカップリング容量によるノイズは、常時完全に遮断
される。
第３図は本発明の他の実施例を示す回路図である。本実
施例の先の実施例と相違する点は、ディジット線がディ
ジット線毎に交互に配置されていたものがディジット線
対毎に交互に配置されるように変更された点であり、動
作は先の実施例と同様である。本実施例では、ディジッ
ト線は、２本毎に活性、不活性となるが、この構成でも
ディジット線対間の相互のカップリング容量によるノイ
ズは遮断される。
施例の先の実施例と相違する点は、ディジット線がディ
ジット線毎に交互に配置されていたものがディジット線
対毎に交互に配置されるように変更された点であり、動
作は先の実施例と同様である。本実施例では、ディジッ
ト線は、２本毎に活性、不活性となるが、この構成でも
ディジット線対間の相互のカップリング容量によるノイ
ズは遮断される。
なお、以上の実施例ではＤＲＡＭについて説明したが、
本発明はこれに限定されるものではなく他の半導体記憶
装置にも適用しつるものである。
本発明はこれに限定されるものではなく他の半導体記憶
装置にも適用しつるものである。
［発明の効果コ
以上説明したように、本発明は、第１群のセンスアンプ
に接続されるディジット線（対）と、第２群のセンスア
ンプに接続されるディジット線（対）とが交互に配置さ
れるようにし、一方の群に属するセンスアンプとこれに
接続されるディジット線が活性化されるサイクルにあっ
ては、他の群に属するセンスアンプとこれに接続される
ディジット線とは活性化されないようになされたもので
あるので、本発明によれば、メモリセル情報のディジッ
ト線への転送時およびセンスアンプのセンス動作時にお
いて、隣接ディジット線間のカップリング容量によるノ
イズを減少させることができる。また、本発明によれば
ディジット線対の電位を等電位化するためのイコライズ
信号を別個に用意する必要がな（なるので、回路的に簡
素化される。
に接続されるディジット線（対）と、第２群のセンスア
ンプに接続されるディジット線（対）とが交互に配置さ
れるようにし、一方の群に属するセンスアンプとこれに
接続されるディジット線が活性化されるサイクルにあっ
ては、他の群に属するセンスアンプとこれに接続される
ディジット線とは活性化されないようになされたもので
あるので、本発明によれば、メモリセル情報のディジッ
ト線への転送時およびセンスアンプのセンス動作時にお
いて、隣接ディジット線間のカップリング容量によるノ
イズを減少させることができる。また、本発明によれば
ディジット線対の電位を等電位化するためのイコライズ
信号を別個に用意する必要がな（なるので、回路的に簡
素化される。
第１図は、本発明の一実施例を示す回路図、第２図は、
その動作波形図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例の回路図、第５図は、その動
作波形図である。 １．１ａ１１ｂ・・・センスアンプ、 ２・・・メ
モリセル、ＤｌｌＴ・・・ディジット線、丁テ・・・デ
ィジット線イコライズ信号、 ＰＤＬ１〜ＰＤＬ４
・・・ディジット線プリチャージ信号、 ＶＢＬ・・
・レファレンスレベル、 ＷＬ１〜ＷＬ７・・・ワー
ド線。
その動作波形図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例の回路図、第５図は、その動
作波形図である。 １．１ａ１１ｂ・・・センスアンプ、 ２・・・メ
モリセル、ＤｌｌＴ・・・ディジット線、丁テ・・・デ
ィジット線イコライズ信号、 ＰＤＬ１〜ＰＤＬ４
・・・ディジット線プリチャージ信号、 ＶＢＬ・・
・レファレンスレベル、 ＷＬ１〜ＷＬ７・・・ワー
ド線。
Claims (3)
- （１）第１群に属する複数のセンスアンプと、第２群に
属する複数のセンスアンプと、第１群および第２群の各
センスアンプに接続されている対をなすディジット線と
、各ディジット線と交差して配置されているワード線と
、ディジット線とワード線との交点に接続されているメ
モリセルと、を具備する半導体記憶装置であって、第１
群に属するセンスアンプに接続されているディジット線
と第２群に属するセンスアンプに接続されているディジ
ット線とが交互に配置されていることを特徴とする半導
体記憶装置。 - （２）第１群に属する複数のセンスアンプと、第２群に
属する複数のセンスアンプと、第１群および第２群の各
センスアンプに接続されている対をなすディジット線と
、各ディジット線と交差して配置されているワード線と
、ディジット線とワード線との交点に接続されているメ
モリセルと、を具備する半導体記憶装置であって、第１
群に属するセンスアンプに接続されているディジット線
対と第２群に属するセンスアンプに接続されているディ
ジット線対とが交互に配置されていることを特徴とする
半導体記憶装置。 - （３）一方の群に属するセンスアンプが活性化されかつ
その群に属する各センスアンプに接続されている各ディ
ジット線がプリチャージ状態から開放されるサイクルに
あっては、他方の群に属するセンスアンプは活性化され
ることがなくかつその群に属する各センスアンプに接続
されている各ディジット線はプリチャージ状態に保持さ
れることを特徴とする請求項１または２記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305383A JPH04177691A (ja) | 1990-11-09 | 1990-11-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305383A JPH04177691A (ja) | 1990-11-09 | 1990-11-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177691A true JPH04177691A (ja) | 1992-06-24 |
Family
ID=17944463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305383A Pending JPH04177691A (ja) | 1990-11-09 | 1990-11-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130392A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | ダイナミック型ランダムアクセスメモリ装置 |
| JPH0291884A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 半導体記憶装置 |
| JPH02193393A (ja) * | 1989-01-23 | 1990-07-31 | Sharp Corp | 半導体記憶装置 |
-
1990
- 1990-11-09 JP JP2305383A patent/JPH04177691A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130392A (ja) * | 1987-11-17 | 1989-05-23 | Mitsubishi Electric Corp | ダイナミック型ランダムアクセスメモリ装置 |
| JPH0291884A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 半導体記憶装置 |
| JPH02193393A (ja) * | 1989-01-23 | 1990-07-31 | Sharp Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
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