KR100280449B1 - 반도체 메모리의 로우 버퍼 구동 제어 회로 - Google Patents
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Abstract
본 발명은 반도체 메모리의 로우 버퍼 구동 제어 회로에 관한 것으로 특히, 동작 모드별로 로우 버퍼의 전원을 가변하여 로우 버퍼의 구동 능력을 조절함으로써 센스 앰프에서 로우 버퍼로의 데이터 전송과 로우 버퍼에서 데이터 버스로의 데이터 전송을 고속으로 수행하여 시스템의 성능을 향상시키도록 함에 목적이 있다. 이러한 목적의 본 발명은 로우 버퍼를 구비하여 데이터의 리드, 라이트를 수행하는 반도체 메모리에 있어서, 메모리 동작 모드에 따라 상기 로우 버퍼의 구동 전원을 가변시키는 로우 버퍼 제어부(290)를 포함하여 구성한다. 상기 로우 버퍼 제어부(290)는 전압 레벨이 다른 제1∼제3 전원 전압을 구비하여 데이터 리드인 경우 센스 앰프에서 로우 데이터로 데이터 전송시에는 제1 전원(VDD)으로 로우 버퍼를 구동하고 로우 버퍼에서 데이터 라인으로 데이터 전송시에는 제2 전원(VINT)으로 다시 로우 버퍼를 구동하며 데이터 라이트인 경우 제3 전원(VPP)으로 로우 버퍼를 구동하도록 구성할 수 있다.
Description
본 발명은 반도체 메모리에 관한 것으로 특히, 디램(DRAM)에 있어서, 로우 버퍼 구동 제어 회로에 관한 것이다.
종래의 기술을 Miyano et al. "A 1.6Gbyte/s Data Transfer Rate 8Mb Embedded DRAM",IEEE JSSC November 1995, pp1281∼285 와 미국특허 제5,659,507호에 기재되어 있다.
도1 은 종래 기술의 블럭도로서 이에 도시된 바와 같이, 데이터를 저장하는 여러개의 메모리 셀로 이루어진 메모리 셀 어레이(100)와, 로우 어드레스를 해석하여 상기 메모리 셀 어레이(100)의 복수개의 워드라인중 하나를 선택하는 로우 디코더(110)와, 상기 메모리 셀 어레이(100)의 복수개의 비트 라인을 각기 프리 챠지시키는 복수개의 센스 앰프로 이루어진 센스 앰프부(130)와, 상기 복수개의 센스 앰프의 구동을 제어하는 센스 앰프 제어부(120)와, 외부로부터의 데이터 또는 상기 센스 앰프부(130)에서의 데이터를 저장하기 위한 복수개의 로우 버퍼로 이루어진 로우 버퍼부(160)와, 복수개의 비트 라인과 상기 복수개의 로우 버퍼간을 차단하기 위한 복수개의 엔모스 트랜지스터로 이루어진 비트라인 선택부(150)와, 이 비트라인 선택부(150)의 동작을 제어하는 비트라인 차단 제어부(140)와, 복수개의 컬럼 선택 신호에 따라 상기 로우 버퍼부(160)와 복수개의 데이터 라인간을 차단하기 위한 복수개의 엔모스 트랜지스터로 이루어진 컬럼 선택부(170)와, 컬럼 어드레스를 해석하여 상기 컬럼 선택부(170)로 컬럼 선택 신호를 출력하는 컬럼 디코더(180)로 구성된다.
도면의 미설명 부호 13-n 은 비트 라인 센스 앰프, 15a-n,15b-n,17a-n,17b-n 는 엔모스 트랜지스터, 16-n 은 로우 버퍼로서 단, n=1∼k(k는 정수)이다.
상기 로우 버퍼(16-1∼16-n)은 2개의 인버터가 역방향으로 맞물린 형태로 구성된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
우선, 메모리 셀 어레이(100)에 저장되어 있는 데이터를 읽는 경우 외부에서 입력된 로우 어드레스가 입력되면 로우 디코더(110)가 해독함에 의해 해당 워드 라인을 구동한다.
상기 메모리 셀 어레이(100)는 구동된 워드 라인에 연결된 각 메모리 셀과 이에 연결된 비트 라인(BLn,BLbn)간에는 메모리 셀과 비트 라인간의 커패시턴스의 비와 데이터에 의하여 결정되는 일정한 양의 신호차가 형성된다.
상기에서 신호차가 충분히 형성된 후 센스 앰프 제어부(120)가 센스 앰프부(130)로 도2 (b)와 같은 레벨의 제어 신호(SPC/SNC)를 출력하면 비트 라인(BLn,BLbn)에 각기 연결된 센스 앰프(13-1∼13-n)가 구동된다.
상기에서 구동된 센스 앰프(13-1∼13-n)는 상기의 신호 차를 이용하여 센스 앰프(13-1∼13-n)의 구동에 사용된 전원(VDD)/접지(VSS)의 수준으로 비트 라인(BLn, BLbn)의 전압을 증폭한다.
이 후, 비트 라인 센스 앰프(13-1∼13-n)에 의해 비트 라인(BLn,BLbn)의 전압이 충분히 증폭되면 비트라인 차단 제어부(140)는 상기 센스 앰프(13-1∼13-n)의 데이터를 로우 버퍼부(140)로 전송하기 위하여 제어 신호(BSG)를 도2 (c)와 같이 하이로 액티브시켜 비트 라인 선택부(150)를 이루는 엔모스 트랜지스터들(15a-n,15b-n)을 구동시킨다.
따라서, 비트 라인(BLn,BLbn)과 로우 버퍼(16-n,)간이 연결되어 센스 앰프(13-n)의 데이터가 로우 버퍼(16-n)로 전송된다. 단, n=1∼k이다.
상기의 과정으로 센스 앰프(13-n)의 데이터가 성공적으로 로우 버퍼(16-n)에 저장된 시점에서 비트라인 차단 제어부(140)는 제어 신호(BSG)를 로우로 인액티브시켜 비트 라인 선택부(150)를 이루는 엔모스 트랜지스터(15a-n,15b-n)를 오프시킴에 의해 비트 라인(BLn,BLbn)과 로우 버퍼(16-n)간의 연결을 서로 차단한다.
따라서, 메모리 셀 어레이(100)에서 선택된 메모리 셀의 데이터는 이미 로우 버퍼(16-1∼16-n)에 저장이 완료된 상태이므로 외부에서 입력되는 컬럼 어드레스를 컬럼 디코더(180)가 해독함에 의해 컬럼 선택 신호(CSL0∼CSLk)를 순차적으로 액티브시켜 컬럼 선택부(170)를 이루는 엔모스 트랜지스터(17a-n,17b-n, n=1∼k)를 순차적으로 턴온시킨다.
이에 따라, 로우 버퍼(16-1∼16-n)에 저장되어 있는 메모리 셀에서 읽은 데이터를 순차적으로 외부로 전송하게 된다.
상기에서 센스 앰프(13-1∼13-n)에서 로우 버퍼(16-1∼16-n)로 데이터가 전송될 때 상기 로우 버퍼(16-1∼16-n)에는 이전에 있었던 메모리 셀의 결과가 그대로 저장되어 있을 수 있다.
따라서, 센스 앰프(13-1∼13-n)의 데이터를 로우 버퍼(16-1∼16-n)로 안전하게 전달하기 위해서는 로우 버퍼(16-n)를 이루는 트랜지스터의 크기를 센스 앰프(13-n)의 크기보다 작게 하여야 한다.
만일, 그렇지 않은 경우 센스 앰프(13-n)의 데이터가 제대로 전달되지 못하던가 또는 전달하는데 많은 시간이 소요된다.
한편, 외부에서 메모리 셀의 데이터를 로우 버퍼(16-1∼16-n)를 통하여 읽는 동안 메모리 셀 어레이(100)를 다음 동작에 대비시키기 위하여 로우 디코더(110)는 이전에 선택된 워드라인을 다시 해제하고 비트 라인(BLn,BLbn, n=0∼k)의 전압을 프리 챠지하는 등 프리 챠지 싸이클을 수행한다.
일반적으로 하나의 워드 라인에 연결된 메모리 셀의 수가 많기 때문에 로우 버퍼(16-1∼16-n)에 저장되어 있는 메모리 셀들의 데이터를 연속적으로 읽는 동안 메모리 셀 어레이(100)를 충분한 시간을 갖고 프리 챠지시킬 수 있다.
이 후, 메모리 셀 어레이(100)의 프리챠지가 끝나면 외부에서 입력된 어드레스를 이용하여 상기와 동일한 동작을 반복하여 상기 메모리 셀 어레이(100)에 저장되어 있는 데이터를 읽을 수 있다.
또한, 외부에서 메모리 셀에 데이터를 쓰는 경우 데이터 라인에서 로우 버퍼(16-1∼16-n)로, 다시 로우버퍼(16-1∼16-n)에서 센스 앰프(13-1∼13-n)로, 센스 앰프(13-1∼13-n)에서 복수개의 메모리 셀로 데이터가 순차적으로 쓰여지게 된다.
그러나, 센스 앰프(13-1∼13-n)의 트랜지스터의 크기가 로우 버퍼(16-1∼16-n)의 트랜지스터의 크기보다 크기 때문에 로우 버퍼(16-1∼16-n)의 구동 능력은 센스 앰프(13-1∼13-n)의 구동 능력보다 작을 수 밖에 없다.
따라서, 로우 버퍼(16-1∼16-n)를 통해 센스 앰프(13-1∼13-n)로 직접 데이터 쓰기는 불가능하다.
이러한 문제를 해결하기 위하여 로우 버퍼(16-1∼16-n)에서 센스 앰프(13-1∼13-n)로 데이터를 쓰려는 경우 센스 앰프의 감지 증폭 과정을 역으로 이용하는 방식으로 사용한다.
먼저, 데이터의 라이트 동작을 위해서 우선 메모리 셀 어레이(100)를 프리 챠지 상태로 유지한다.
이 상태에서 로우 디코더(110)는 외부에서 입력되는 로우 어드레스를 해석하여 해당 워드 라인만을 선택하여 해당 메모리 셀들의 비트 라인을 프리 챠지시킨다.
이 후, 컬럼 디코더(180)는 외부에서 입력되는 컬럼 어드레스를 해석하여 컬럼 선택 신호(CSL0∼CSLn)를 액티브시킨다.
이때, 컬럼 선택부(170)는 엔모스 트랜지스터(17a-n,17b-n)이 턴온되어 데이터 라인과 로우 버퍼(16-1∼16-n)이 연결됨으로 외부 데이터는 데이터 라인들을 통해 상기 로우 버퍼(16-1∼16-n)에 저장되어진다.
이 후, 컬럼 선택부(170)를 인액티브시킨 상태에서 비트라인 차단 제어부(140)가 제어 신호(BSG)를 하이로 액티브하여 비트 라인 차단부(150)를 이루는 엔모스 트랜지스터(15a-n,15b-n, n=1∼k)를 턴온시킨다.
이에 따라, 비트 라인(BLn,BLbn, n〓0∼k)과 로우 버퍼(16-n, n=1∼k))간이 연결되어 로우 버퍼(16-1∼16-n)에 의하여 비트 라인(BLn,BLbn, n=0∼k)이 구동되는 상태가 된다.
즉, 로우 버퍼(16-1∼16-n)가 비록 센스 앰프(13-1∼13-n)보다 구동 능력은 작으나 이 경우 센스 앰프(13-1∼13-n)가 구동되지 않은 상태이므로 로우 버퍼(16-1∼16-n)의 내용이 비트 라인(BLn,BLbn, n=0∼k)에 실리는데는 문제가 없다.
물론 로우 버퍼(16-1∼16-n)의 구동 능력이 작으므로 비트 라인(BLn,BLbn, n=0∼k)의 전압을 충분히 센스 앰프(13-1∼13-n)의 전원(VDD)/접지(VSS) 수준까지 구동하기는 어렵지만 상기에서 메모리 셀에 의해 형성된 비트 라인 신호를 극복하고 외부의 데이터를 형성시키는데는 충분하다.
이 후, 외부 데이터가 비트 라인(BLn,BLbn, n=0∼k)에 형성된 후 센스 앰프 제어부(120)는 도2 (b)와 같은 레벨의 제어 신호(SPC/SNC)를 센스 앰프부(130)에 출력하여 센스 앰프(13-1∼13-n)를 구동한다.
따라서, 센스 앰프(13-1∼13-n)가 로우 버퍼(16-1∼16-n)에 의해 비트 라인(BLn, BLbn, n=0∼k)에 쓰여진 데이터를 감지 증폭하면 워드 라인에 의해 선택된 메모리 셀에 외부 데이터가 저장된다.
예를 들어, 상기의 동작이 리드-모디파이-라이트(Read-Modify-Write)의 경우라면 각 부의 파형은 도2 와 같으며 이의 동작은 다음과 같다.
데이터를 라이트하기 위하여 비트라인(BLn,BLbn), 센스 앰프(13-1∼13-n) 및 워드라인등이 모두 프리 챠지 상태로 복귀한 상태에서 다시 해당 워드 라인을 선택하여 비트 라인(BLn,BLbn)에 메모리 셀의 데이터를 형성시킨다.
이 후, 비트라인 차단부(150)를 구동하여 로우 버퍼(16-1∼16-n)와 비트라인(BLn, BLbn)을 연결시키면 로우 버퍼(16-1∼16-n)의 데이터가 비트 라인(BLn,BLbn)을 구동하게 된다.
이에 따라, 로우 버퍼(16-1∼16-n)에 의하여 비트 라인(BLn,BLbn)의 데이터가 충분히 형성되면 센스 앰프(13-1∼13-n)를 구동하여 해당 메모리 셀에 대해 주어진 데이터를 복구하게 된다.
이러한 리드-모디파이-라이트 동작의 타이밍은 도3 과 같다.
여기서, 'Active'는 메모리의 동작을 시작하는 명령, 'LoadRow'는 로우 버퍼(16-1∼16-n)에 센스 앰프(13-1∼13-n)의 내용을 로드하는 명령, 'StoreRow'는 데이터 라인의 데이터를 로우 버퍼(16-1∼16-n)로 쓰는 명령, 'ReadBuf'는 로우 버퍼(16-1∼16-n)의 내용을 데이터 라인으로 읽는 명령, 'WriteBuf'는 데이터 라인의 데이터를 로우 버퍼(16-1∼16-n)에 쓰는 명령, 'Address'는 메모리의 로우/컬럼 어드레스, 'Input/Output'은 메모리의 입력/출력 데이터를 각각 의미한다.
그러나, 종래의 기술은 로우 버퍼의 구동 전원이 동작 모드에 관계없이 일정 전압으로 고정되어 있으므로 센스 앰프가 로우 버퍼에 데이터를 용이하게 쓸 수 있도록 로우 버퍼의 구동 능력이 설계되어야 한다.
한편, 컬럼 액세스동안에 로우 버퍼가 데이터 버스를 구동해야 하는데 일반적으로 데이터 라인은 비트 라인보다도 커패시턴스가 큰 라인이다.
따라서, 데이터 라인을 고속으로 구동하기 위해서는 구동 능력이 큰 로우 버퍼를 필요로 하는데, 종래 기술로는 이의 구현이 불가능한 문제점이 있다.
또한, 종래에는 외부 데이터를 메모리 셀에 쓰는 라이트 동작의 경우 종래의 기술로 설계된 로우 버퍼로는 센스 앰프에 저장된 데이터를 극복하고 새로운 데이터를 쓰는 것이 불가능하다.
따라서, 종래에는 데이터의 라이트를 위하여 메모리 셀 어레이를 프리 챠지시킨 후 로우 버퍼를 통하여 비트 라인에 신호를 형성시켜 비트 라인 센스 앰프가 이를 다시 증폭하여 라이트 동작을 수행한다.
예를 들어, 메모리 동작중 리드 모디파이-라이트의 경우는 최초 동작 개시시에 워드 라인을 구동하고 비트 라인 센스 앰프를 구동하여 데이터를 읽은 후 새로운 데이터를 쓰기 위해서는 로우 버퍼에 데이터를 쓴 후 워드 라인을 닫고 비트 라인을 프리 챠지하여 비트 라인 센스 앰프를 프리 챠지시킨 후 비트 라인 프리 챠지를 해제하며 비트 라인 차단부를 구동한 후 다시 비트 라인 센스 앰프를 구동하여 라이트를 수행하게 된다.
이때, 라이트에 소요되는 시간은 정상적인 메모리 싸이클을 다시 한 번 수행하는 것과 비슷하다.
따라서, 종래에는 고속 동작을 필요로 하는 경우에 로우 버퍼를 사용함에도 불구하고 라이트 수행에 소요되는 시간이 매우 길어 시스템의 성능 향상을 저하시키는 문제점이 있다.
그리고, 종래에는 라이트가 시작될 때 라이트되지 않는 컬럼에 대한 라이트 방지 대책이 마련되지 않으면 로우 버퍼에 저장된 임의의 데이터가 셀에 라이트됨으로 이를 방지하기 위한 라이트 마스트 기능을 추가로 구비하여야 하는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 동작 모드별로 로우 버퍼의 전원을 가변하여 로우 버퍼의 구동 능력을 조절함으로써 센스 앰프에서 로우 버퍼로의 데이터 전송과 로우 버퍼에서 데이터 버스로의 데이터 전송을 고속으로 수행하여 시스템의 성능을 향상시키도록 창안한 반도체 메모리의 로우 버퍼 구동 제어 회로를 제공함에 목적이 있다.
도 1은 종래 기술의 블럭도.
도 2는 도 1에서 리드-모디파이-라이트 동작시의 각 부의 파형도.
도 3은 도 1에서의 동작 타이밍도.
도 4는 본 발명의 실시를 위한 회로의 블럭도.
도 5은 도 4에서 로우버퍼 제어부의 일실시예를 보인 회로도.
도 6은 도 5의 일실시예에서 각 부의 파형도.
도 7은 도 4에서의 동작 타이밍도.
도 8는 도 4에서 로우버퍼 제어부의 다른 실시예를 보인 회로도.
도 9은 도 8에서 로우 버퍼의 모드별 동작을 보인 예시도.
도 10은 도 8의 일실시예에서 각 부의 파형도.
* 도면의 주요부분에 대한 부호 설명 *
200 : 메모리 셀 어레이 210 : 로우 디코더
220 : 센스앰프 제어부 230 : 센스 앰프부
240 : 비트라인 차단 제어부 250 : 비트라인 차단부
260 : 로우 버퍼부 270 : 컬럼 선택부
280 : 컬럼 디코더 290 : 로우버퍼 제어부
P1∼P4,P11,P12,P21∼P23 : 피모스 트랜지스터
N1∼N4 : 엔모스 트랜지스터
본 발명은 상기의 목적을 달성하기 위하여 로우 버퍼를 구비하여 메모리 동작 모드에 따라 비트 라인 센스 앰프와 데이터 전송을 수행하는 반도체 메모리에 있어서, 메모리 동작 모드에 따라 상기 로우 버퍼의 구동 전원을 가변하여 라이트 모드인 경우 상기 로우 버퍼의 구동 능력을 향상시키는 로우 버퍼 제어부(290)를 포함하여 구성한다.
상기 로우 버퍼 제어부(290)의 일실시예는 제1,제2 전원을 로우 버퍼로 각기 공급하기 위한 스위칭 소자를 구비하여 메모리 셀의 데이터 리드인 경우 로우 버퍼를 제1 전원으로 구동하고 메모리 셀로의 데이터 라이트인 경우 제2 전원으로 구동하도록 구성함을 특징으로 한다.
이러한 일실시예는 라이트시 로우 버퍼의 구동 능력을 향상시켜 로우 버퍼에서 바로 비트 라인 센스 앰프로 데이터를 전송하는 효과가 있다.
또한, 상기 로우 버퍼 제어부(290)의 다른 일실시예는 제1∼제3 전원을 로우 버퍼로 각기 공급하기 위한 스위칭 소자를 구비하여 메모리 셀의 데이터 리드인 경우 센스 앰프에서 로우 버퍼로의 데이터 전송시에는 제1 전원으로 로우 버퍼를 구동한 후 로우 버퍼에서 데이터 라인으로 데이터 전송시에는 제2 전원으로 로우 버퍼를 구동하며 메모리 셀로의 데이터 라이트인 경우 로우 버퍼를 제3 전원으로 구동하여 바로 로우 버퍼로부터 비트 라인으로 데이터를 전송하도록 구성함을 특징으로 한다.
이러한 다른 실시예는 메모리 동작 모드에 관계없이 로우 버퍼의 구동 능력을 향상시켜 데이터의 고속 전송이 가능하도록 함은 물론 라이트 모드시 로우 버퍼에서 비트 라인 센스 앰프로 데이터를 바로 전송하는 효과가 있다.
상기 일실시예 및 다른 실시예에 구비된 스위칭 소자는 모스 트랜지스터로 구성할 수 있으며 메모리 동작 모드에 따른 외부의 제어 신호에 의해 제어되도록 구성한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도4 는 본 발명의 실시를 위한 회로의 블록도로서 이에 도시한 바와 같이, 데이터를 저장하는 여러개의 메모리 셀로 이루어진 메모리 셀 어레이(200)와, 로우 어드레스를 해석하여 상기 메모리 셀 어레이(200)의 복수개의 워드라인중 하나를 선택하는 로우 디코더(210)와, 상기 메모리 셀 어레이(200)의 복수개의 비트 라인을 각기 프리 챠지시키는 복수개의 센스 앰프로 이루어진 센스 앰프부(230)와, 상기 복수개의 센스 앰프의 구동을 제어하는 센스 앰프 제어부(220)와, 외부로부터의 데이터 또는 상기 센스 앰프부(230)에서의 데이터를 저장하기 위한 복수개의 로우 버퍼로 이루어진 로우 버퍼부(260)와, 복수개의 비트 라인과 상기 복수개의 로우 버퍼간을 차단하기 위한 복수개의 엔모스 트랜지스터로 이루어진 비트라인 선택부(250)와, 이 비트라인 선택부(250)의 동작을 제어하는 비트라인 차단 제어부(240)와, 복수개의 컬럼 선택 신호에 따라 상기 로우 버퍼부(260)와 복수개의 데이터 라인간을 차단하기 위한 복수개의 엔모스 트랜지스터로 이루어진 컬럼 선택부(270)와, 컬럼 어드레스를 해석하여 상기 컬럼 선택부(270)로 컬럼 선택 신호를 출력하는 컬럼 디코더(280)와, 센스 앰프와 로우 버퍼간의 데이터 전송 방향에 따라 상기 로우 버퍼부(260)의 구동 전원을 가변하여 로우 버퍼의 구동 능력을 조절하는 로우 버퍼 제어부(290)로 구성한다.
상기 로우 버퍼 제어부(290)의 일실시예는 도5 의 회로도에 도시한 바와 같이, 전원 전압(VDD)이 소스에 인가된 피모스 트랜지스터(P11)의 게이트에 제어 신호(CTL1)를 인가하고 전원 전압(VPP)이 소스에 인가된 피모스 트랜지스터(P12)의 게이트에 제어 신호(CTL2)를 인가하여 상기 피모스 트랜지스터(P11)(P12)의 드레인을 공통 접속하여 로우 버퍼부(250)에 접속하여 구성한다.
상기에서 전원 전압(VPP)의 레벨은 전원 전압(VDD)의 레벨보다 높다.
상기 로우 버퍼부(260)는 일측 전원 단자에 로우 버퍼 제어부(290)의 출력 단자가 접속되고 타측 전원 단자가 접지된 (k+1)개의 로우 버퍼(26-1∼26-n)로 구성된다.
상기 로우 버퍼(26-1∼26-n)는 2개의 인버터가 반대 방향으로 병렬 접속되어 각기 구성된 것으로, 소스에 로우 버퍼 제어부(290)의 출력신호(RBP)가 인가된 피모스 트랜지스터(P1)(P2)의 드레인에 소스가 접지된 엔모스 트랜지스터(N1)(N2)의 드레인을 각기 접속하고 상기 모스 트랜지스터(P1)(N1)의 게이트 공통 접속점을 상기 모스 트랜지스터(P2)(N2)의 드레인 공통 접속점에 접속함과 아울러 비트라인 차단부(250)와 컬럼 선택부(270)의 반전 라인에 공통 접속하며 상기 모스 트랜지스터(P2)(N2)의 게이트 공통 접속점을 상기 모스 트랜지스터(P1)(N1)의 드레인 공통 접속점에 접속함과 아울러 비트라인 차단부(250)와 컬럼 선택부(270)의 비반전 라인에 공통 접속하도록 각기 구성한다.
도면의 미설명 부호 23-n 은 비트 라인 센스 앰프, 25a-n,25b-n,27a-n,27b-n 는 엔모스 트랜지스터로서 단, n=1∼(k+1)이다.
이와같이 구성한 본 발명의 일실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
우선, 메모리 셀 어레이(200)에 저장되어 있는 데이터를 읽는 경우 외부에서 입력된 로우 어드레스가 입력되면 로우 디코더(210)가 해독함에 의해 해당 워드 라인을 구동한다.
상기 메모리 셀 어레이(200)는 구동된 워드 라인에 연결된 각 메모리 셀과 이에 연결된 비트 라인(BLn,BLbn)간에는 메모리 셀과 비트 라인간의 커패시턴스의 비와 데이터에 의하여 결정되는 일정한 양의 신호차가 형성된다.
상기에서 신호차가 충분히 형성된 후 센스 앰프 제어부(220)는 노드(SPC)를 제1 전원(VDD)로 구동하고 노드(PNC)를 접지로 구동한다.
이에 따라, 센스 앰프부(230)는 (k+1)개의 비트 라인(BLn,BLbn)에 각기 연결된 센스 앰프(23-1∼23-n)가 상기의 신호 차를 이용하여 구동에 사용된 전원(VDD)/접지(VSS)의 수준으로 비트 라인(BLn, BLbn)의 전압을 각기 증폭한다.
이 후, 비트 라인 센스 앰프(23-1∼23-n)에 의해 비트 라인(BLn,BLbn)의 전압이 충분히 증폭되면 비트라인 차단 제어부(240)는 상기 센스 앰프(23-1∼23-n)의 데이터를 로우 버퍼부(240)로 전송하기 위하여 제어 신호(BSG)를 하이로 액티브시켜 비트 라인 선택부(250)를 이루는 엔모스 트랜지스터들(25a-n,25b-n)을 구동시킴에 의해 비트 라인(BLn,BLbn)과 로우 버퍼(26-n,)간이 연결된다.
이때, 로우 버퍼 제어부(290)는 제어 신호(CTL1)가 로우(VSS), 제어신호(CTL2)가 하이(VPP)가 되어 피모스 트랜지스터(P11)가 턴온되고 피모스 트랜지스터(P12)가 턴오프됨으로 비트 라인 센스 앰프(23-1∼23-n)의 구동 전원과 같은 제1 전원(VDD)으로 노드(RBP)를 구동하여 로우 버퍼(26-1∼26-n)를 구동한다.
따라서, 센스 앰프(23-n)의 데이터가 로우 버퍼(26-n)로 전송된다. 단, n=1∼(k+1)이다.
상기의 과정으로 센스 앰프(23-n)의 데이터가 성공적으로 로우 버퍼(26-n)에 저장된 시점에서 비트라인 차단 제어부(240)는 제어 신호(BSG)를 하이에서 로우로 인액티브시켜 비트 라인 선택부(250)를 이루는 엔모스 트랜지스터(25a-n,25b-n)를 턴오프시킴에 의해 비트 라인(BLn,BLbn)과 로우 버퍼(26-n)간의 연결을 서로 차단한다.
이에 따라, 메모리 셀 어레이(200)에서 선택된 메모리 셀의 데이터는 이미 로우 버퍼(26-1∼26-n)에 저장이 완료된 상태이므로 외부에서 입력되는 컬럼 어드레스를 컬럼 디코더(280)가 해독함에 의해 컬럼 선택 신호(CSL0∼CSLk)를 순차적으로 액티브시켜 컬럼 선택부(270)를 이루는 엔모스 트랜지스터(27a-n,27b-n, n=1∼(k+1))를 순차적으로 턴온시킨다.
이에 따라, 로우 버퍼(26-1∼26-n)에 저장되어 있는 메모리 셀에서 읽은 데이터를 순차적으로 외부로 전송하게 된다.
상기에서 센스 앰프(23-1∼23-n)에서 로우 버퍼(26-1∼26-n)로 데이터가 전송될 때 상기 로우 버퍼(26-1∼26-n)에는 이전에 있었던 메모리 셀의 결과가 그대로 저장되어 있을 수 있으며, 센스 앰프(23-1∼23-n)의 데이터를 로우 버퍼(26-1∼26-n)로 안전하게 전달하기 위해서는 로우 버퍼(26-n)를 이루는 트랜지스터의 크기를 센스 앰프(23-n)의 크기보다 작게 하여야 한다.
그리고, 외부에서 메모리 셀의 데이터를 로우 버퍼(26-1∼26-n)를 통하여 읽는 동안 메모리 셀 어레이(200)를 다음 동작에 대비시키기 위하여 로우 디코더(210)는 이전에 선택된 워드라인을 다시 해제하고 비트 라인(BLn,BLbn, n=1∼(k+1))의 전압을 프리 챠지하는 등 프리 챠지 싸이클을 수행한다.
일반적으로 하나의 워드 라인에 연결된 메모리 셀의 수가 많기 때문에 로우 버퍼(26-1∼26-n)에 저장되어 있는 메모리 셀들의 데이터를 연속적으로 읽는 동안 메모리 셀 어레이(200)를 충분한 시간을 갖고 프리 챠지시킬 수 있다.
이 후, 메모리 셀 어레이(200)의 프리챠지가 끝나면 외부에서 입력된 어드레스를 이용하여 상기와 동일한 동작을 반복하여 상기 메모리 셀 어레이(200)에 저장되어 있는 데이터를 읽을 수 있다.
상기에서 로우 버퍼(26-1∼26-n)에 저장된 데이터는 이 데이터를 사용하는 프로세서 또는 콘트롤러 등에 의하여 데이터가 일혀질 수도 있고 쓰여질 수도 있다.
한편, 메모리의 쓰기 동작을 리드-모디파이-라이트의 경우를 예를 들어 설명하면 다음과 같다.
우선, 로우 버퍼(26-1∼26-n)에 데이터가 쓰여진 후 컬럼 디코더(280)의 컬럼 선택 신호(CSLn)가 인액티브된 상태에서 로우 버퍼 제어부(290)는 제어 신호(CTL1)가 하이(VDD)로 됨과 동시에 제어 신호(CTL2)가 로우(VSS)로 됨으로 피모스 트랜지스터(P12)가 턴온되어 상기 로우 버퍼(26-1∼26-n)의 구동 전압을 리드시의 제1 전원(VDD)보다 높은 제2 전원(VPP)으로 높여준다.
상기에서 로우 버퍼(26-1∼26-n)의 구동 전압이 제1 전원(VDD)에서 제2 전원(VPP)으로 높아지면 상기 로우 버퍼(26-1∼26-n)의 트랜지스터의 크기는 변함이 없지만 구동 전압이 상승하였으므로 상기 로우 버퍼(26-1∼26-n)의 구동 능력은 비트 라인 센스 앰프(23-1∼23-n)의 구동 능력보다 크게 된다.
이때, 비트라인 차단 제어부(240)가 제어 신호(BSG)을 하이로 액티브하여 비트 라인 차단부(250)의 엔모스 트랜지스터(25a-1∼25a-n,25b-1∼25b-n)를 턴온하여 로우 버퍼(26-1∼26-n)와 비트 라인(BLn,BLbn, n=1∼(k+1))을 연결한다.
이에 따라, 로우 버퍼(26-1∼26-n)에 저장된 데이터가 비트 라인(BLn,BLbn)으로 전송되어진다.
상기에서 센스 앰프(23-1∼23-n)가 제1 전원(VDD)에 의해 구동되어 있는 상태이지만 로우 버퍼(26-1∼26-n)가 제2 전원(VPP)에 의해 구동 능력이 향상되어 있으므로 상기 센스 앰프(23-1∼23-n)로 데이터를 쓰는 것이 가능하다.
그리고, 센스 앰프(23-1∼23-n)와 로우 버퍼(26-1∼26-n)가 비트 라인 차단부(250)에 의하여 연결되면 서로 반대되는 데이터의 충돌에 의하여 상기 로우 버퍼(26-1∼26-n)의 신호가 간섭을 받지만 제2 전원(VPP)으로 구동되기 때문에 이 간섭을 극복할 수 있다.
이 후, 센스 앰프(23-1∼23-n)로 데이터의 전송이 완료되면 비트 라인 차단 제어부(240)는 제어 신호(BSG)를 로우로 인액티브하여 로우 버퍼(26-1∼26-n)와 비트 라인(BLn,BLn)간의 연결을 차단한다.
따라서, 비트 라인(BLn,BLbn)에 전송된 데이터는 센스 앰프(23-1∼23-n)의 구동으로 메모리 셀 어레이(200)의 해당 메모리 셀에 저장되어진다.
이후, 라이트 동작이 종료되면 로우 버퍼 제어부(290)는 제어 신호(CTL1)가 로우(VSS)가 되고 제어 신호(CTL2)가 하이(VPP)가 됨으로 피모스 트랜지스터(P11)가 턴온되어 로우 버퍼(26-1∼26-n)의 구동 전원은 제1 전원(VDD)으로 복귀됨에 의해 다음 리드/라이트 동작에 대비한다.
상기의 리드/라이트 동작시 각 부의 신호 레벨은 도6 의 파형도와 같다.
즉, 센스 앰프(23-1∼23-n)에서 로우 버퍼(26-1∼26-n)로 데이터가 전송되는 경우 로우 버퍼 제어부(290)는 제어신호(CTL1)가 로우(VSS)로 되어 제1 전원(VDD)을 상기 로우 버퍼(26-1∼26-n)로 공급함으로 상기 센스 앰프(23-1∼23-n)가 로우 버퍼(26-1∼26-n)에 용이하게 데이터를 전달할 수 있다.
반면, 로우 버퍼(26-1∼26-n)의 데이터를 센스 앰프(23-1∼23-n)에 쓰는 경우 로우 버퍼 제어부(290)는 제어 신호(CTL2)가 로우(VSS)로 되어 제2 전원(VPP)를 로우 버퍼(26-1∼26-n)로 공급함으로 상기 로우 버퍼(26-1∼26-n)의 구동 능력이 향상되어 센스 앰프(23-1∼23-n)의 데이터를 극복하고 데이터를 쓰는 것이 가능하다.
도7 은 본 발명에 의한 리드-모디파이-라이트의 타이밍도로서 도3 의 종래 기술의 타이밍도와 비교할 때 20% 이상의 성능이 개선되었음을 알 수 있다.
여기서, 'Active'는 메모리의 동작을 시작하는 명령, 'LoadRow'는 로우 버퍼(26-1∼26-n)에 센스 앰프(23-1∼23-n)의 내용을 로드하는 명령, 'StoreRow'는 데이터 라인의 데이터를 로우 버퍼(26-1∼26-n)로 쓰는 명령, 'ReadBuf'는 로우 버퍼(26-1∼26-n)의 내용을 데이터 라인으로 읽는 명령, 'WriteBuf'는 데이터 라인의 데이터를 로우 버퍼(26-1∼26-n)에 쓰는 명령, 'Address'는 메모리의 로우/컬럼 어드레스, 'Input/Output'은 메모리의 입력/출력 데이터를 각각 의미한다.
또한, 본 발명의 다른 실시예로서 로우 버퍼 제어부(290)는 도8 의 회로도와 같이 구성할 수 있다.
즉, 상기 로우 버퍼 제어부(290)는 전원 전압(VDD)이 소스에 인가된 피모스 트랜지스터(P21)의 게이트에 제어 신호(CTL1)를 인가하고 전원 전압(VINT)이 소스에 인가된 피모스 트랜지스터(P22)의 게이트에 제어 신호(CTL2)를 인가하며 전원 전압(VPP)이 소스에 인가된 피모스 트랜지스터(P23)의 게이트에 제어 신호(CTL3)를 인가하여 상기 피모스 트랜지스터(P21∼P23)의 드레인을 공통 접속하여 로우 버퍼부(250)에 접속하여 구성한다.
상기에서 전원 전압은 VDD < VINT < VPP 순으로 전압 레벨이 높다.
이와같이 구성한 본 발명의 다른 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
우선, 메모리 셀 어레이(200)에 저장되어 있는 데이터를 읽는 경우 외부에서 입력된 로우 어드레스가 입력되면 로우 디코더(210)가 해독함에 의해 해당 워드 라인을 구동한다.
상기 메모리 셀 어레이(200)는 구동된 워드 라인에 연결된 각 메모리 셀과 이에 연결된 비트 라인(BLn,BLbn)간에는 메모리 셀과 비트 라인간의 커패시턴스의 비와 데이터에 의하여 결정되는 일정한 양의 신호차가 형성된다.
상기에서 신호차가 충분히 형성된 후 센스 앰프 제어부(220)는 노드(SPC)를 제1 전원(VDD)로 구동하고 노드(PNC)를 접지로 구동한다.
이에 따라, 센스 앰프부(230)는 (k+1)개의 비트 라인(BLn,BLbn)에 각기 연결된 센스 앰프(23-1∼23-n)가 상기의 신호 차를 이용하여 구동에 사용된 전원(VDD)/접지(VSS)의 수준으로 비트 라인(BLn, BLbn)의 전압을 각기 증폭한다.
이 후, 비트 라인 센스 앰프(23-1∼23-n)에 의해 비트 라인(BLn,BLbn)의 전압이 충분히 증폭되면 비트라인 차단 제어부(240)는 상기 센스 앰프(23-1∼23-n)의 데이터를 로우 버퍼부(240)로 전송하기 위하여 제어 신호(BSG)를 하이로 액티브시켜 비트 라인 선택부(250)를 이루는 엔모스 트랜지스터들(25a-n,25b-n)을 구동시킴에 의해 비트 라인(BLn,BLbn)과 로우 버퍼(26-n,)간이 연결된다.
이때, 로우 버퍼 제어부(290)는 제어 신호(CTL1)가 로우(VSS), 제어신호(CTL2)가 하이(VINT), 제어신호(CTL3)가 하이(VPP)가 되어 피모스 트랜지스터(P21)가 턴온되고 피모스 트랜지스터(P22,P23)가 턴오프됨으로 비트 라인 센스 앰프(23-1∼23-n)의 구동 전원과 같은 제1 전원(VDD)으로 노드(RBP)를 구동하여 로우 버퍼(26-1∼26-n)를 구동한다.
따라서, 센스 앰프(23-1∼23-n)의 데이터가 로우 버퍼(26-1∼26-n)로 전송되며 이는 도9 (a)의 예시도와 같다.
상기의 과정으로 센스 앰프(23-n)의 데이터가 성공적으로 로우 버퍼(26-n)에 저장된 시점에서 비트라인 차단 제어부(240)는 제어 신호(BSG)를 하이에서 로우로 인액티브시켜 비트 라인 선택부(250)를 이루는 엔모스 트랜지스터(25a-n,25b-n)를 턴오프시킴에 의해 비트 라인(BLn,BLbn)과 로우 버퍼(26-n)간의 연결을 서로 차단한다.
이 후, 메모리 셀 어레이(200)에서 선택된 메모리 셀의 데이터는 이미 로우 버퍼(26-1∼26-n)에 저장이 완료된 상태에서 로우 버퍼 제어부(290)는 제어 신호(CTL1)가 하이(VDD), 제어 신호(CTL2)가 로우(VSS), 제어 신호(CTL3)가 하이(VPP)로 되어 피모스 트랜지스터(P22)가 턴온되고 피모스 트랜지스터(P21,P23)가 턴오프됨으로
제2 전압(VINT)으로 노드(RBP)를 구동하여 로우 버퍼(26-1∼26-n)의 구동 능력을 향상시킨다.
이때, 컬럼 디코더(280)는 외부에서 입력되는 컬럼 어드레스를 해독하여 컬럼 선택 신호(CSL0∼CSLk)를 순차적으로 액티브시킴에 의해 컬럼 선택부(270)를 이루는 엔모스 트랜지스터(27a-n,27b-n, n=1∼(k+1))를 순차적으로 턴온시킨다.
따라서, 로우 버퍼(26-1∼26-n)에 저장되어 있는 메모리 셀에서 읽은 데이터는 순차적으로 데이터 라인(IO)으로 전송되며, 도9 (b)의 예시도와 같다.
상기에서 제1 전원(VDD)보다 높은 제2 전원(VINT)으로 로우 버퍼(26-1 ~26-n)를 구동하여 구동 능력을 높임에 의해 종래 기술보다 빠른 데이터 전송이 가능하게 된다.
그리고, 외부에서 메모리 셀의 데이터를 로우 버퍼(26-1∼26-n)를 통하여 읽는 동안 메모리 셀 어레이(200)를 다음 동작에 대비시키기 위하여 로우 디코더(210)는 이전에 선택된 워드라인을 다시 해제하고 비트 라인(BLn,BLbn, n=1∼(k+1))의 전압을 프리 챠지하는 등 프리 챠지 싸이클을 수행한다.
이 후, 메모리 셀 어레이(200)의 프리챠지가 끝나면 외부에서 입력된 어드레스를 이용하여 상기와 동일한 동작을 반복하여 상기 메모리 셀 어레이(200)에 저장되어 있는 데이터를 읽을 수 있다.
한편, 메모리의 쓰기 동작을 리드-모디파이-라이트의 경우를 예를 들어 설명하면 다음과 같다.
우선, 로우 버퍼(26-1∼26-n)에 데이터가 쓰여진 후 컬럼 디코더(280)의 컬럼 선택 신호(CSLn)가 인액티브된 상태에서 로우 버퍼 제어부(290)는 제어 신호(CTL1)가 하이(VDD), 제2 제어 신호(CTL2)가 하이(VINT)로 됨과 동시에 제어 신호(CTL3)가 로우(VSS)로 됨으로 피모스 트랜지스터(P23)만이 턴온되어 상기 로우 버퍼(26-1∼26-n)의 구동 전압을 리드시의 제2 전원(VINT)보다 높은 제3 전원(VPP)으로 높여준다.
상기에서 로우 버퍼(26-1∼26-n)의 구동 전압이 제2 전원(VINT)에서 제3 전원(VPP)으로 높아지면 상기 로우 버퍼(26-1∼26-n)의 트랜지스터의 크기는 변함이 없지만 구동 전압이 상승하였으므로 상기 로우 버퍼(26-1∼26-n)의 구동 능력은 비트 라인 센스 앰프(23-1∼23-n)의 구동 능력보다 크게 된다.
이때, 비트라인 차단 제어부(240)가 제어 신호(BSG)을 하이로 액티브하여 비트 라인 차단부(250)의 엔모스 트랜지스터(25a-1∼25a-n,25b-1∼25b-n)를 턴온하여 로우 버퍼(26-1∼26-n)와 비트 라인(BLn,BLbn, n=1∼(k+1))을 연결한다.
이에 따라, 로우 버퍼(26-1∼26-n)에 저장된 데이터가 비트 라인(BLn,BLbn)으로 전송되는데, 이는 도9 (c)의 예시도와 같다.
상기에서 센스 앰프(23-1∼23-n)가 제1 전원(VDD)에 의해 구동되어 있는 상태이지만 로우 버퍼(26-1∼26-n)가 제3 전원(VPP)에 의해 구동 능력이 향상되어 있으므로 본 발명의 일실시예와 동일하게 상기 센스 앰프(23-1∼23-n)로 데이터를 쓰는 것이 가능하다.
이 후, 센스 앰프(23-1∼23-n)로 데이터의 전송이 완료되면 비트 라인 차단 제어부(240)는 제어 신호(BSG)를 로우로 인액티브하여 로우 버퍼(26-1∼26-n)와 비트 라인(BLn,BLn)간의 연결을 차단한다.
따라서, 비트 라인(BLn,BLbn)에 전송된 데이터는 센스 앰프(23-1∼23-n)의 구동으로 메모리 셀 어레이(200)의 해당 메모리 셀에 저장되어진다.
이후, 라이트 동작이 종료되면 로우 버퍼 제어부(290)는 제어 신호(CTL1)가 로우(VSS)가 되고 제어 신호(CTL2)가 하이(VPP)가 됨으로 피모스 트랜지스터(P11)가 턴온되어 로우 버퍼(26-1∼26-n)의 구동 전원은 제1 전원(VDD)으로 복귀됨에 의해 다음 리드/라이트 동작에 대비한다.
상기의 리드/라이트 동작시 각 부의 신호 레벨은 도10 의 파형도와 같다.
즉, 센스 앰프(23-1∼23-n)에서 로우 버퍼(26-1∼26-n)로 데이터가 전송되는 경우 로우 버퍼 제어부(290)는 제어신호(CTL1)만이 로우(VSS)로 되어 제1 전원(VDD)을 상기 로우 버퍼(26-1∼26-n)로 공급함으로 상기 센스 앰프(23-1∼23-n)가 로우 버퍼(26-1∼26-n)에 용이하게 데이터를 전달할 수 있다.
이 후, 로우 버퍼(26-1∼26-n)에 저장된 데이터를 데이터 라인으로 전송하는 컬럼 액세스 구간에서 로우 버퍼 제어부(290)는 제어 신호(CTL2)만이 로우(VSS)로 되어 제2 전압(VINT)으로 노드(RBP)를 구동함으로 로우 버퍼(26-1∼26-n)의 구동 능력을 향상시킨다.
따라서, 제1 전원(VDD)보다 높은 제2 전원(VINT)으로 로우 버퍼(26-1 ~26-n)를 구동함으로 종래 기술보다 빠른 데이터 전송이 가능하게 된다.
반면, 로우 버퍼(26-1∼26-n)의 데이터를 센스 앰프(23-1∼23-n)에 쓰는 경우 로우 버퍼 제어부(290)는 제어 신호(CTL3)만이 로우(VSS)로 되어 제3 전원(VPP)를 로우 버퍼(26-1∼26-n)로 공급함으로 상기 로우 버퍼(26-1∼26-n)의 구동 능력이 향상되어 센스 앰프(23-1∼23-n)의 데이터를 극복하고 데이터를 쓰는 것이 가능하다.
상기 본 발명의 다른 실시예에서 제1,제2,제3 전원(VDD,VINT,VPP)을 구비하여 데이터 리드시 컬럼 액세스 구간에서 로우 버퍼(26-1∼26-n)를 제2 전원(VINT)로 구동하였으나 제1,제3 전원(VDD,VPP)만을 구비하여 컬럼 액세스 구간에서 상기 로우 버퍼(26-1∼26-n)를 제3 전원(VPP)으로 구동하여 고속의 데이터 전송이 가능하게 할 수 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 동작 모드에 따라 로우 버퍼의 구동 전압을 가변하여 구동 능력을 조절함으로써 빠른 시간내에 리드-모디파이-라이트(Read-Modify-Write) 동작을 수행하으로 시스템의 성능을 향상시키는 효과가 있다.
즉, 종래에는 로우 버퍼의 구동 능력이 고정되어 로우 버퍼가 센스 앰프의 구동 능력보다 작아 로우 버퍼를 통한 라이트가 불가능하여 센스 앰프를 사용하는 방식을 취함으로써 많은 시간이 소요되나 본 발명은 단순히 로우 버퍼의 구동 전압을 높임으로써 효과적으로 빠른 시간내에 리드-모디파이-라이트 동작이 가능하도록 한다.
또한, 종래에는 센스 앰프를 이용하여 라이트를 수행함으로써 일부 데이터를 라이트하는 경우에도 워드 라인을 프리 챠지시킨 후 다시 구동함으로 전력 소모가 많지만 본 발명은 워드 라인을 새로 구동할 필요가 없으므로 종래 기술보다 전력 소모량을 절감할 수 있는 효과가 있다.
그리고, 종래에는 메모리 셀 어레이 동작을 새로 시작하여야 라이트가 되므로 전체 로우를 동시에 라이트하지 않는 경우라면 해당하지 않는 컬럼에 대한 라이트를 방지하는 기능을 필요로 하나 본 발명에서는 불필요하여 원가를 절감할 수 있는 효과가 있다.
특히, 본 발명은 로우 버퍼의 구동 전원의 전압을 동작 모드 즉, 센스 앰프에서 로우 버퍼로의데이터 전송, 로우 버퍼에서 데이터 라인으로의 데이터 전송, 로우 버퍼에서 센스 앰프 및 메모리 셀로의 데이터 전송등 3가지에 따라 제1,제2,제3 전원으로 각각 전환함으로써 센스 앰프에서 로우 버퍼로의 데이터 전송시에는 로우 버퍼의 구동 능력을 가장 작게 조절하여 센스 앰프에서 로우 버퍼로의 데이터 전송이 용이하게 하고 로우 버퍼에서 데이터 라인으로 데이터를 전송하는 컬럼 액세스의 경우에는 로우 버퍼의 구동 전압을 제2 전원(또는 제3 전원)으로 높임으로써 데이터 전송이 고속으로 이루어지게 하며 외부 데이터를 메모리에 쓰는 경우에는 로우 버퍼의 전원을 제3 전원으로 하여 로우 버퍼가 센스 앰프보다 큰 구동 능력을 낼 수 있도록 하여 라이트 동작이 용이하게 수행할 수 있게 한다.
따라서, 본 발명은 용이한 데이터 로딩(센스 앰프에서 로우 버퍼로), 고속 컬럼 액세스(로우 버퍼에서 데이터 라인으로), 용이한 라이트 동작(로우 버퍼에서 센스 앰프로)을 모두 실현할 수 있는 효과가 있다.
Claims (7)
- 로우 버퍼를 구비하여 리드-모디파이-라이트(Read-Modify-Write) 동작을 수행하는 디램(DRAM)에 있어서, 메모리 동작 모드에 따라 상기 로우 버퍼의 구동 전원을 가변하여 라이트 모드인 경우 상기 로우 버퍼의 구동 능력을 향상시키는 로우 버퍼 제어부를 포함하여 구성함을 특징으로 하는 반도체 메모리의 로우 버퍼 구동 제어 회로.
- 제1항에 있어서, 로우 버퍼는 2개의 인버터가 반대 방향으로 병렬 접속하여 전원 전압 단자는 로우 버퍼 제어부의 출력 단자에 접속하고 접지 전원 단자는 접지하여 구성함을 특징으로 하는 반도체 메모리의 로우 버퍼 구동 제어 회로.
- 제1항에 있어서, 로우 버퍼 제어부는 데이터 리드인 경우에는 로우 버퍼를 제1 전원으로 구동하고 메모리 셀로의 데이터 라이트인 경우에는 제2 전원(> 제1 전원)으로 구동하도록 구성하여 함을 특징으로 하는 반도체 메모리의 로우 버퍼 구동 제어 회로.
- 제1항 또는 제3항에 있어서, 로우 버퍼 제어부는 제1 전원 전압이 소스에 인가된 제1 피모스 트랜지스터의 게이트에 제1 제어 신호를 인가하고 제2 전원 전압이 소스에 인가된 제2 피모스 트랜지스터의 게이트에 제2 제어 신호를 인가하여 상기 제1,제2 피모스 트랜지스터의 드레인을 공통 접속하여 로우 버퍼의 전원 전압 단자에 접속하여 구성한 것을 특징으로 하는 반도체 메모리의 로우 버퍼 구동 제어 회로.
- 제1항에 있어서, 로우 버퍼 제어부는 메모리 셀의 데이터 리드인 경우 데이터 로딩 동작시에는 제1 전원으로 로우 버퍼를 구동하고 컬럼 액세스 동작시에는 제2 전원(> 제1 전원)으로 로우 버퍼를 구동하며 라이트 동작시에는 로우 버퍼를 제3 전원(> 제2 전원)으로 구동하도록 구성함을 특징으로 하는 반도체 메모리의 로우 버퍼 구동 제어 회로.
- 제5항에 있어서, 컬럼 액세스 동작시 제2 전원 대신 제3 전원으로 로우 버퍼를 구동하도록 구성함을 특징으로 하는 반도체 메모리의 로우 버퍼 구동 제어 회로.
- 제1항 또는 제5항에 있어서, 로우 버퍼 제어부는 제1 전원 전압이 소스에 인가된 제1 피모스 트랜지스터의 게이트에 제1 제어 신호를 인가하고 제2 전원 전압이 소스에 인가된 제2 피모스 트랜지스터의 게이트에 제2 제어 신호를 인가하며 제3 전원 전압이 소스에 인가된 제3 피모스 트랜지스터의 게이트에 제3 제어 신호를 인가하여 상기 제1∼제3 피모스 트랜지스터의 드레인을 공통 접속하여 로우 버퍼의 전원 전압 단자에 접속하여 구성한 것을 특징으로 반도체 메모리의 로우 버퍼 구동 제어 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980007639A KR100280449B1 (ko) | 1998-03-07 | 1998-03-07 | 반도체 메모리의 로우 버퍼 구동 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980007639A KR100280449B1 (ko) | 1998-03-07 | 1998-03-07 | 반도체 메모리의 로우 버퍼 구동 제어 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990074205A KR19990074205A (ko) | 1999-10-05 |
| KR100280449B1 true KR100280449B1 (ko) | 2001-02-01 |
Family
ID=65908803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980007639A KR100280449B1 (ko) | 1998-03-07 | 1998-03-07 | 반도체 메모리의 로우 버퍼 구동 제어 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100280449B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9767887B2 (en) | 2015-02-13 | 2017-09-19 | Samsung Electronics Co., Ltd. | Memory device, memory module including the same, and memory system including the same |
-
1998
- 1998-03-07 KR KR1019980007639A patent/KR100280449B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9767887B2 (en) | 2015-02-13 | 2017-09-19 | Samsung Electronics Co., Ltd. | Memory device, memory module including the same, and memory system including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990074205A (ko) | 1999-10-05 |
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