KR100368133B1 - 메모리 셀 정보 저장 방법 - Google Patents

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Abstract

본 발명은 메모리 셀에 정보를 저장하는 방법에 관한 것으로, 구동하려는 하나의 워드라인에 대해서 메모리 셀이 연결된 비트라인만을 통해 정보를 써넣는 구조를 도입하여 셀이 연결되지 않은 다른 비트라인이 천이됨으로써 발생하는 불필요한 전력소모를 줄여 메모리의 전체 소비전력을 감소시킬 수 있는 방법을 제공함에 있다. 이를 위해 본 발명은 한 쌍의 비트라인 신호차를 차동 증폭하여 출력하는 센스앰프들을 구비하는 메모리 셀 구조의 정보 저장방법에 있어서, 억세스하고자 하는 메모리 셀이 연결되어 있는 워드라인을 활성화시키는 단계와, 억세스하고자 하는 메모리 셀이 연결되어 있는 한 쌍의 비트라인 신호차를 차동 증폭하여 출력하는 단계와, 상기 메모리 셀이 연결되어 있는 비트라인만을 선택하여 정보를 재기록하는 단계로 이루어짐을 특징으로 한다.

Description

메모리 셀 정보 저장 방법{METHOD FOR STORING INFORMATION ON A MEMORY CELL}
본 발명은 메모리 셀 정보 저장 방법에 관한 것으로서, 더욱 상세하게는 하나의 비트라인(Single Bitline Rewriting:SBR)을 통하여 정보를 저장하는 방법에 관한 것이다.
최근에 휴대용 통신 도구(HAND-HELD COMMUNICATION TOOL)나 휴대용 정보 단말기(PDA:personal digital assistant)등과 같이 배터리로 동작하는 기기에 대한 수요와 관심이 커지면서 사용 시간을 연장시키기 위한 노력이 계속되고 있다. 이러한 휴대용 통신 기기들에 구비되는 메모리들은 그 사이즈가 대용량화되어 가는 추세이기 때문에 무엇보다도 메모리를 저전력화 하는 것이 필요하다.
일반적인 메모리 시스템의 경우 워드라인을 활성화시켜 셀에 읽고 쓰기를 수행하는데 있어서, 셀의 정보는 워드라인이 활성화되면 워드라인에 연결된 능동소자가 도통하고 능동소자에 연결된 수동소자는 전하 축적 형태로 보유하고 있던 정보를 비트라인(BL)을 통해 전류로 흘리므로 작은 비트라인 전압의 변동이 나타난다. 이때 셀의 정보는 파괴되므로 비트라인(BL)에 작은 신호를 감지하여 증폭하는 회로와 증폭된 정보를 셀에 다시 라이트해 주는 회로가 필요하다. 이러한 회로로 대부분의 상용 DRAM에서는 차동증폭능력을 가지고 있는 센스 앰프(SA:SENSE AMPLIFIER)를 이용하고 있다. 센스 앰프는 비트라인(BL:BITLINE)과 /비트라인(/BL:/BITLINE)사이의 전압 차이를 증폭하여 비트라인과 /비트라인을 풀(FULL) Vcc 레벨로 만들고, 이렇게 복원된 전압을 셀에 다시 기록하는 역할을 한다. 이후 워드라인은 비활성화되고 풀(FULL) Vcc 레벨이 된 비트라인 쌍(BL, /BL)은 다음 번 읽고 쓰는 동작을 위해서 하프(HALF) Vcc로 프리차지(PRECHARGE)된다. 따라서 매번 DRAM을억세스(ACCESS)할 때마다 비트라인은 프리차지 전압과 풀(FULL) Vcc 레벨 전압사이에서 천이로 인한 전력소모가 발생하는 문제점이 있다.
따라서 본 발명의 목적은 구동하려는 하나의 워드라인에 대해서 메모리 셀이 연결된 비트라인만을 통해 정보를 써넣는 구조를 도입하여 셀이 연결되지 않은 다른 비트라인이 천이됨으로써 발생하는 불필요한 전력소모를 줄여 메모리의 전체 소비전력을 감소시킬 수 있는 방법을 제공함에 있다.
도 1은 일반적인 폴디드 비트라인(folded bitline) 구조를 설명하기 위한 1-트랜지스터 셀 어레이(1-T CELL ARRAY)의 배열 예시도.
도 2는 일반적인 비트라인 셀렉트 신호의 배열 예시도.
도 3은 본 발명의 실시예에 따른 비트라인(BL) 셀렉트 신호의 배열 예시도.
도 4는 본 발명의 실시예에 따른 하나의 비트라인(BL)을 통한 정보 저장 동작을 설명하기 위한 도면.
도 5는 도 2에 도시된 메모리 구조에서의 비트라인(BL) 파형도.
도 6은 본 발명의 실시예에 따른 비트라인(BL) 파형도.
도 7은 본 발명의 실시예에 따른 하나의 비트라인(BL)을 통한 정보 저장을 적용했을 때의 전력소비 감소 효과를 도시한 도면.
상기 목적을 달성하기 위해, 본 발명은 한 쌍의 비트라인 신호차를 차동 증폭하여 출력하는 센스앰프와, 상기 한 쌍의 비트라인 각각과 센스앰프 사이에 접속되는 스위치 소자들을 구비하는 메모리 셀 구조의 정보 저장방법에 있어서, 읽기(read) 동작시는 상기 비트라인들과 센스앰프가 접속되도록 상기 스위치 소자들을 제어한 후 억세스하고자 하는 메모리 셀이 연결되어 있는 워드라인을 활성화시키고 상기 메모리 셀이 연결된 비트라인의 위치를 인식하는 과정; 상기 비트라인들과 센스앰프의 접속을 차단시킨 후 상기 한 쌍의 비트라인 신호차를 차동 증폭하여 출력하는 과정; 상기 메모리 셀이 연결되어 있는 비트라인 만이 센스앰프와 접속되도록 상기 스위치 소자들을 제어하여 정보를 재기록하는 과정; 그리고, 활성화되어 있는 상기 워드라인을 비활성화시킨후 상기 한 쌍의 비트라인을 프리차지시키는 과정;을 포함하며, 쓰기(write) 동작시는 셀 데이터를 증폭한 후 메모리 셀이 연결되어 있는 비트라인 만을 선택하여 셀 데이터를 기록하는 과정;을 포함하는 것을 특징으로 하는 메모리 셀 정보 저장방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 그리고 본 발명을 설명함에 있어 본 발명의 요지를 불명료하게 흐릴 수 있는공지 기능 및 구성에 대한 상세한 설명은 생략하기로 한다.
우선 일반적인 상용 DRAM에서는 소자수, 배선수 및 소요 면적의 측면에서 가장 뛰어난 하나의 트랜지스터와 하나의 커패시터로 이루어진 1-T 셀을 사용한다. 또 비트라인(BL)의 구조는 워드라인 전압이 변할 때 발생하는 커플링 잡음에 의해 증폭마진이 줄어드는 것을 방지하기 위하여 폴디드 비트라인(FOLDED BITLINE) 구조를 사용하고 있다. 폴디드 비트라인 구조는 워드라인과 비트라인의 교차점에 메모리 셀이 연결된 구조이며, 비트라인(BL)과 /비트라인(/BL)이 병렬로 센스앰프에 연결되어 있는 구조이다.
도 1은 일반적인 폴디드 비트라인(folded bitline) 구조를 설명하기 위한 1-트랜지스터 셀 어레이(1-T CELL ARRAY)의 배열 예시도를 도시한 것이며, 도 2는 일반적인 비트라인 셀렉트 신호의 배열 예시도를 도시한 것이다.
도 1을 참조하면 일반적인 폴디드 비트라인 구조의 1-T 셀 어레이는 하나의 트랜지스터와 커패시터로 이루어진 메모리 셀과, 상기 메모리 셀에 연결되어 메모리 셀을 활성화 시키기 위한 워드라인과, 상기 메모리 셀과 접촉하여 메모리 셀의 정보를 입출력하는 비트라인(BL)으로 구성되어 있다. 도 1에서는 메모리 사이즈를 최소화하기 위해서 2개의 셀이 하나의 비트라인 콘택(BITLINE CONTACT)을 공유하여 비트라인과 연결되어 있는 것을 예시한 것이며, 2개의 메모리셀은 비트라인(BL)과 /비트라인(/BL)중 어느 하나에 연결되어 있으며. 워드라인 4개마다 도 1에 도시한 배열이 일정하게 반복된다.
한편 16M DRAM 이후부터는 셀의 크기가 작아져 도 2에 도시한 바와 같이 4개의 워드라인(WL) 피치에 하나의 센스앰프(SA)를 배치하고, 상하의 셀 어레이가 센스앰프(SA)를 공유할 수 있는 공유 센스 앰프(SHARED-SENSE AMPLIFIER )방식을 채용하고 있다. 이 방식에서는 상하로 이웃한 셀 어레이를 선택하기 위하여 두 개의 비트라인(BL) 선택신호 BISL과 BISH를 이용한다.
도 2에 도시한 구조를 가지는 메모리의 읽기 동작을 설명하면, 프리차지(PRECHARGE)된 비트라인(BL)이 셀과 전하를 공유하여 셀이 연결된 비트라인(BL)에는 미소한 신호차가 발생한다. 셀이 연결되지 않은 /비트라인(/BL)은 프리차지(PRECHARGE)된 전압을 그대로 유지하고 있게 된다. 이때 센스 앰프(SA)가 활성화되면 비트라인(BL)과 /비트라인(/BL)은 풀레벨로 천이하며 셀의 정보가 다시 복원된다. 이후 워드라인이 비활성화 되고 비트라인(BL), /비트라인(/BL)은 다음 읽기 동작을 위해 프리차지(PRECHARGE)된다. 이러한 동작에서 실제로 셀이 연결된 비트라인(BL)은 하나이므로 셀이 연결되지 않은 /비트라인(/BL)이 풀(FULL)레벨로 천이 했다가 다시 프리차지(PRECHARGE)되는 것은 셀에 정보를 저장하는데 불필요한 동작이 된다.
따라서 본 발명에서는 워드라인이 활성화될 때 셀이 연결된 비트라인의 위치를 알 수 있다는 사실에 근거하여 실제로 셀이 연결된 비트라인의 천이만을 허용하여 전력소모를 줄임을 특징으로 한다. 참고적으로 워드라인이 활성화될 때 셀이 연결된 비트라인의 위치를 알 수 있다는 사실을 부연 설명하면, 메모리에서는 제어하려는 어드레스를 디코딩하여 활성화될 워드라인을 결정하는데, 이러한 디코딩 과정에서 활성화될 워드라인과 셀이 연결된 비트라인의 위치가 결정된다. 따라서 활성화시키고자 하는 워드라인이 정해지면 상대적으로 셀이 연결된 비트라인의 위치도 알 수 있게 되는 것이다.
이하 본 발명의 실시예에 따른 하나의 비트라인만을 이용하여 정보를 저장하는 방법에 대하여 구체적으로 설명하면,
우선 도 3은 본 발명의 실시예에 따른 SBR(Single Bitline Rewriting)를 위한 비트라인(BL) 선택 신호의 배치 예시도를 도시한 것이며, 도 4는 본 발명의 실시예에 따른 하나의 비트라인(BL)을 통한 정보 저장 동작을 설명하기 위한 도면을 도시한 것이다.
우선 본 발명의 실시예에 따른 SBR(Single Bitline Rewriting)를 위한 비트라인 선택 신호(BISL_0, BISL_1, BISH_0, BISH_1)는 도 3에 도시한 바와 같이 4개의 워드라인(WL) 피치에 배치된 하나의 센스앰프(SA) 상하로 이웃하는 셀 어레이를 선택하기 위해 비트라인(BL,/BL)과 센스앰프(SA) 사이에 접속되어 있는 스위치 소자들에 각각 인가된다. 이러한 구조는 도 2에 도시한 종래의 메모리 구조에 신호선을 하나 추가한 것으로써 메모리의 면적증가는 없다. 도 2에서 비트라인(BL) 선택신호의 역할은 단순히 공유되어 있는 센스앰프(SA)를 상하의 셀 어레이 중 한쪽에 연결시키는 것이었지만, 본 발명에서의 비트라인 선택신호는 비트라인(BL, /BL)을 각각 제어할 수 있는 역할을 수행한다.
이하 도 4를 참조하여 도 3의 구조를 가지는 메모리에서의 동작을 설명하면,
우선 셀의 정보를 읽기 위해서는 비트라인(BL)과 /비트라인(/BL)을 프리차지(PRECHARGE)시켜야 하며 일반적으로 그 값은 Vcc/2가 된다. 만약 도 3의(a)에서와 같이 워드라인(WL)에 전압이 인가되면 셀을 구성하는 트랜지스터가 도통한다. 이로 인하여 셀과 셀이 연결된 비트라인(BL)이 커패시터에 축적되어 있던 정보를 공유(40)하게 됨으로써 작은 전압차(dv)가 발생한다. 반면 셀이 연결되어 있지 않은 비트라인(/BL)은 프리차지 전압(Vcc/2)을 그대로 유지한다.
한편 워드라인(WL)활성화 이후 도 4의 (b)에서와 같이 한 쌍의 비트라인(BL, /BL)들과 센스앰프(SA) 사이에 접속되어 있는 스위치 소자들을 스위칭 오프시켜 셀 메모리를 센스앰프(SA)로부터 분리하고 센스앰프(SA)를 활성화시킨다. 상기 스위치 소자의 "스위칭 오프" 동작은 비트라인 선택신호(BISL_0, BISL_1)로서 제어할 수 있다. 상기 센스앰프(SA)의 활성화로 센스앰프의 노드는 풀(FULL) Vcc 레벨로 복원되고 비트라인(BL, /BL)의 전압은 변하지 않고 유지된다.
한편 셀의 정보를 읽는 과정에서 정보가 손실되었으므로 증폭한 정보를 셀에 다시 기록하여야 한다. 따라서 도 4의 (c)에 도시한 바와 같이 셀이 연결된 비트라인(BL)에 접속되어 있는 스위치 소자를 "스위칭 온"시켜 셀에 정보를 저장하고, 셀이 연결되지 않은 /비트라인(/BL)은 Vcc/2를 유지하도록 한다. 그리고 워드라인을 비활성화시킨후에 다음 동작을 위하여 비트라인(BL)과 /비트라인(/BL)은 다시 Vcc/2로 프리차지(PRECHARGE)된다. 이 과정에서 셀이 연결되어 있지 않은 /비트라인(/BL)은 Vcc/2를 그대로 유지하고 있기 때문에 프리차지(PRECHARGE)에 의한 전력소모는 거의 발생하지 않는다.
참고적으로, 도 5는 도 2에 도시된 메모리 구조에서의 비트라인(BL) 파형도를 도시한 것이며, 도 6은 본 발명의 실시예에 따른 비트라인(BL) 파형도를, 도 7은 본 발명의 실시예에 따른 하나의 비트라인(BL)을 통한 정보 저장을 적용했을 때의 전력소비 감소 효과를 도시한 도면이다. 도 5에서는 셀이 연결되어 있지 않은 비트라인(혹은 /비트라인)이 Vcc/2 ↔Vcc or GND ↔ Vcc/2를 반복하므로, 프리차지에 의한 전력소모가 발생하고 있음을 보여주고 있다. 그러나 하나의 비트라인을 이용하여 정보를 저장하는 경우에는 도 6 및 도 7에 도시한 바와 같이 기존 메모리 구조에서 보다 소비전력이 감소(약 35%)된다는 것을 볼 수 있었다.
따라서 본 발명은 기존의 메모리 구조를 크게 변형시키지 않으면서도 불필요한 전력소모를 제거할 수 있는 발명으로, 추가적인 면적증가 없이 기존에 개발되어 있는 저전력 기법과 병행하여 사용할 수 있는 장점을 가진다.
상술한 바와 같이 본 발명은 메모리 액세스시 셀이 연결되어 있지 않은 비트라인의 불필요한 천이를 억제함으로써 프리차지 전압과 동작전압(Vcc) 사이의 천이로 인한 전력소모의 발생을 억제할 수 있는 장점이 있다.
또한 추가적인 면적증가 없이 기존의 구조를 유지하면서도 간단한 신호 제어만으로 DRAM 전력소모의 상당부분을 차지하는 비트라인의 소비전력을 낮춤으로써, 다른 저전력 기법과 병행하여 사용할 수 있는 장점도 있다.

Claims (4)

  1. 삭제
  2. 삭제
  3. 한 쌍의 비트라인 신호차를 차동 증폭하여 출력하는 센스앰프와, 상기 한 쌍의 비트라인 각각과 센스앰프 사이에 접속되는 스위치 소자들을 구비하는 메모리 셀 구조의 정보 저장방법에 있어서,
    읽기(read) 동작시는 상기 비트라인들과 센스앰프가 접속되도록 상기 스위치 소자들을 제어한 후 억세스하고자 하는 메모리 셀이 연결되어 있는 워드라인을 활성화시키고 상기 메모리 셀이 연결된 비트라인의 위치를 인식하는 과정; 상기 비트라인들과 센스앰프의 접속을 차단시킨 후 상기 한 쌍의 비트라인 신호차를 차동 증폭하여 출력하는 과정; 상기 메모리 셀이 연결되어 있는 비트라인 만이 센스앰프와 접속되도록 상기 스위치 소자들을 제어하여 정보를 재기록하는 과정; 그리고, 활성화되어 있는 상기 워드라인을 비활성화시킨후 상기 한 쌍의 비트라인을 프리차지시키는 과정;을 포함하며,
    쓰기(write) 동작시는 셀 데이터를 증폭한 후 메모리 셀이 연결되어 있는 비트라인 만을 선택하여 셀 데이터를 기록하는 과정;을 포함하는 것을 특징으로 하는 메모리 셀 정보 저장방법.
  4. 삭제
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