KR20010010654A - 불휘발성 강유전체 메모리 장치 - Google Patents

불휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명은 수직방향으로 복수개 형성된 셀 어레부를 갖는 메모리 장치에 있어서, 셀 어레이부와의 사이에 형성된 센싱앰프의 구성을 풀-다운 센싱앰프부와 풀-업 센싱앰프부로 구분한 다음 그 중 풀-업 센싱앰프부를 상부의 셀 어레이부와 하부의 셀 어레이부가 공유할 수 있도록 함으로써 레이아웃을 효율적으로 감소시키고 증폭에 따른 안정성을 확보할 수 있는 불휘발성 강유전체 메모리 장치를 제공하기 위한 것으로, 매트릭스 형태로 형성된 복수개의 셀 어레이부를 갖는 불휘발성 강유전체 메모리 장치에 있어서, 수직 방향의 셀 어레이부 사이에서 각 셀 어레이부마다 대응되도록 형성되어 해당 셀 어레이부의 데이터를 풀-다운 증폭하는 풀-다운 센싱앰프부들과, 상부의 셀 어레이부에 상응하는 상기 풀-다운 센싱앰프부의 출력과 하부의 셀 어레이부에 상응하는 상기 풀-다운 센싱앰프부의 출력을 선택적으로 공유하며 해당 풀-다운 센싱앰프부의 출력을 선택적으로 풀-업 증폭하는 풀-업 센싱앰프부를 포함하는 것을 특징으로 한다.

Description

불휘발성 강유전체 메모리 장치{NONVOLATILE FERROELECTRIC MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 센싱앰프의 공유를 통해 레이아웃을 효율적으로 감소시킬 수 있는 불휘발성 강유전체 메모리 장치에 관한 것이다.
일반적으로, 불휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.
불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 종래 기술에 따른 불휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 종래 기술에 따른 불휘발성 강유전체 메모리의 단위셀을 나타내었다.
도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 소오스는 상기 비트라인에 연결되는 트랜지스터(T1)와, 두 단자중 제 1 단자가 상기 트랜지스터(T1)의 드레인에 연결되고, 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC1)를 포함하여 구성된다.
이와 같이 구성된 종래 불휘발성 강유전체 메모리 장치의 데이터 입출력 동작은 다음과 같다.
도 3a는 종래 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면, 쓰기 모드가 시작된다.
이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.
이와 같이, 워드라인이 "하이"상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 "하이" 신호와 일정 구간의 "로우" 신호가 인가된다.
그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.
즉, 비트라인에 "하이"신호를 인가하고, 워드라인에 인가되는 신호가 "하이"상태인 구간에서 플레이트 라인에 인가되는 신호가 "로우"이면 강유전체 커패시터에는 로직값 "1"이 기록된다.
그리고 비트라인에 "로우"신호를 인가하고, 플레이트 라인에 인가되는 신호가 "하이"신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 외부에서 칩 인에이블 신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해 "로우" 전압으로 등전위 된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 "로우"신호가 "하이" 신호로 천이되어 해당 셀을 선택한다.
선택된 셀의 플레이트 라인에 "하이" 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면, 그에 상응하는 데이터는 파괴되지 않는다.
이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 "하이"신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.
도 4는 종래 1T/1C구조의 셀을 갖는 불휘발성 강유전체 메모리 장치의 구성도이다.
도 4에 도시한 바와 같이, 단위 셀들의 어레이로 이루어지며 하측의 일부를 레퍼런스 셀 어레이부(42)로 할당하여 구성되는 메인 셀 어레이부(41)와, 메인 셀 어레이부(41)의 일측에 형성되어 메인 셀 어레이부(41) 및 레퍼런스 셀 어레이부 (42)로 구동신호를 인가하는 워드라인 드라이버부(43)와, 상기 메인 셀 어레이부 (41)의 하부에 형성되는 센싱앰프부(44)로 구성된다.
여기서, 워드라인 드라이버부(43)는 메인 셀 어레이부(41)의 메인 워드라인 및 레퍼런스 셀 어레이부(42)의 레퍼런스 워드라인으로 구동신호를 인가한다.
센싱앰프부(44)는 복수개의 센싱앰프들로 구성되며 비트라인 및 비트바라인의 신호를 증폭한다.
이와 같은 종래 불휘발성 강유전체 메모리 장치의 동작을 도 5를 참조하여 설명하기로 한다.
도 5는 도 4의 부분적 상세도로써, 도면에 도시된 바와 같이, 메인 셀 어레이의 구성이 디램(DRAM)과 같이 폴디드 비트라인(folded bitline) 구조를 갖는다.
그리고 레퍼런스 셀 어레이부(42) 또한 폴디드 비트라인 구조를 가지며 레퍼런스 셀 워드라인과 레퍼런스 셀 플레이트 라인을 쌍(pair)으로하여 구성된다.
이때, 레퍼런스 셀 워드라인 및 레퍼런스 셀 플레이트 라인을 각각 RWL_1, RPL_1과 RWL_2,RPL_2로 정의한다.
메인 셀 워드라인 MWL_N-1과 메인 셀 플레이트 라인 MPL_N-1이 활성화되면, 레퍼런스 셀 워드라인 RWL_1과 레퍼런스 셀 플레이트 라인 RPL_1이 활성화 된다.
따라서, 비트라인(B/L)에는 메인 셀의 데이터가 실리고, 비트바라인(BB/L)에는 레퍼런스 셀의 데이터가 실리게 된다.
또한, 메인 셀 워드라인 MWL_N과 메인 셀 플레이트 라인 MPL_N이 활성화되면 레퍼런스 셀 워드라인 RWL_2와 레퍼런스 셀 플레이트 라인 RPL_2도 활성화 된다.
따라서, 비트바라인(BB/L)에는 메인 셀의 데이터가 실리고, 비트라인(B/L)에는 레퍼런스 셀 데이터가 실리게 된다.
도 6은 도 4의 부분적 상세도로써, 센싱앰프부를 구성하는 복수개의 센싱앰프들중 임의의 하나만을 도시한 것이다.
종래 기술에 따른 센싱앰프는 래치(Latch)형 센싱앰프의 구조를 갖는다.
즉, 두개의 피모스 트랜지스터와 2개의 앤모스 트랜지스터로 구성되며 상기 트랜지스터들이 래치형태의 인버터 구조를 이루고 있다.
그 구성을 보면, 제 1 피모스 트랜지스터(MP1)와 제 2 피모스 트랜지스터 (MP2)가 마주보고 형성되며 제 1 피모스 트랜지스터(MP1)의 출력단은 제 2 피모스 트랜지스터(MP2)의 게이트에 연결되고, 제 2 피모스 트랜지스터(MP2)의 출력단은 제 1 피모스 트랜지스터(MP1)의 게이트에 연결된다.
그리고, 상기 제 1, 제 2 피모스 트랜지스터(MP1,MP2)의 입력단은 공통으로 SAP신호가 인가된다.
상기 SAP신호는 상기 제 1, 제 2 피모스 트랜지스터(MP1,MP2)를 활성화시키기 위한 활성화 신호이다.
상기 제 1 피모스 트랜지스터(MP1)의 출력단에는 제 1 앤모스 트랜지스터 (MN1)가 직렬로 연결되고, 제 2 피모스 트랜지스터(MP2)의 출력단에는 제 2 앤모스 트랜지스터(MN2)가 직렬로 연결된다.
이때, 상기 제 2 앤모스 트랜지스터(MN2)의 출력단은 상기 제 1 앤모스 트랜지스터(MN1)의 게이트에 연결되고, 제 1 앤모스 트랜지스터(MN1)의 출력단은 제 2 앤모스 트랜지스터(MN2)의 게이트에 연결된다.
그리고, 제 1, 제 2 앤모스 트랜지스터(MN1,MN2)의 입력단은 공통으로 SAN신호가 인가된다. 상기 SAN신호는 상기 제 1, 제 2 앤모스 트랜지스터(MN1,MN2)를 활성화시키기 위한 활성화 신호이다.
상기 제 1 피모스 트랜지스터(MP1)와 제 1 앤모스 트랜지스터(MN1)의 출력단은 비트라인(B_N)에 공통으로 연결되고, 제 2 피모스 트랜지스터(MP2)와 제 2 앤모스 트랜지스터(MN2)의 출력단은 다음 비트라인(B_N+1)에 연결된다.
이와 같은 센싱앰프는 그 출력이 각각 비트라인(B_N,B_N+1)에 연결되어 메인 셀 및 레퍼런스 셀로의 입출력을 가능하게 한다.
따라서, 보통의 센싱앰프 비활성화시의 프리챠지 기간동안에는 상기 SAP,SAN, B_N,B_N+1의 신호는 모두 1/2Vcc 상태를 유지한다.
반면에 활성화시에는 SAP가 하이레벨로 풀-업(Pull-Up)되고, SAN은 접지레벨로 풀-다운(Pull-Down)된다.
도 7은 종래 센싱앰프를 이용하여 상부의 셀 어레이부와 하부의 셀 어레이부의 데이터를 센싱할 수 있도록 구성한 것이다.
도 7에서 참조부호 "41a"는 상부의 셀 어레이부를 지시하고 "41b"는 하부의 셀 어레이부를 지시한다.
상부의 셀 어레이부의 데이터를 센싱하기 위해서는 컨트롤 신호인 TSEL신호를 하이레벨로 하고, BSEL신호는 로우레벨로 한다.
따라서, 하부의 셀 어레이부와 센싱앰프와의 패드(Path)가 차단되고, 상부의 셀 어레이부와 센싱앰프의 패스가 구성된다.
이에, 상부 셀 어레이부의 비트라인 및 비트 바 라인에 실린 신호를 센싱앰프가 센싱하게 된다.
반대로 하부 셀 어레이부의 데이터를 센싱하기 위해서는 컨트롤 신호인 TSEL신호는 로우레벨로 천이시키고 BSEL신호는 하이레벨로 천이시킨다.
따라서, 상부 셀 어레이부와 센싱앰프와의 패드(Path)는 차단되고, 하부 셀 어레이부의 센싱앰프의 패스가 구성된다.
이에 하부 셀 어레이부의 비트라인 및 비트 바 라인에 실린 신호를 센싱앰프가 센싱하게 된다.
그러나 상기와 같은 종래 불휘발성 강유전체 메모리 장치는 다음과 같은 문제점이 있었다.
센싱앰프의 입력단이 상부와 하부의 비트라인에 스위칭 소자를 통해 직접 연결되어 있으므로 비트라인과 비트 바 라인간의 로딩(loading)이 서로 달라질수가 있다.
따라서, 로딩이 서로 달라진 상태에서 증폭이 일어나므로 증폭이 불안정하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 수직방향으로 복수개 형성된 셀 어레부를 갖는 메모리 장치에 있어서, 셀 어레이부와의 사이에 형성된 센싱앰프의 구성을 풀-다운 센싱앰프부와 풀-업 센싱앰프부로 구분한 다음 그 중 풀-업 센싱앰프부를 상부의 셀 어레이부와 하부의 셀 어레이부가 공유할 수 있도록 함으로써 레이아웃을 효율적으로 감소시키는 불휘발성 강유전체 메모리 장치를 제공하는데 그 목적이 있다.
또 다른 목적으로는 비트라인과 비트 바 라인간의 로딩이 달라지더라도 이를 보상하여 증폭에 따른 안정성을 확보할 수 있는 불휘발성 강유전체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 2는 종래 기술에 따른 불휘발성 강유전체 메모리의 단위셀 구성도
도 3a는 종래 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도
도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도
도 4는 종래 1T/1C구조의 셀을 갖는 불휘발성 강유전체 메모리 장치의 구성도
도 5는 도 4의 부분적 상세도
도 6은 도 4의 센싱앰프의 상세구성도
도 7은 종래 불휘발성 강유전체 메모리 장치에 따른 셀 어레이부와 센싱앰프간의 구성도
도 8은 본 발명의 불휘발성 강유전체 메모리 장치에 따른 단위셀 구성도
도 9는 본 발명의 불휘발성 강유전체 메모리 장치의 회로적 구성도
도 10은 본 발명 불휘발성 강유전체 메모리 장치의 동작타이밍도
도 11은 본 발명 불휘발성 강유전체 메모리 장치의 구성 블록도
도 12는 도 11의 부분적 확대도
도 13은 본 발명 불휘발성 강유전체 메모리 장치에 따른 센싱앰프의 구성도
도 14는 도 13에 도시된 센싱앰프의 출력노드에서의 파형변화를 나타낸 도면
도 15는 본 발명 불휘발성 강유전체 메모리 장치에 따른 풀-다운 센싱앰프의 구성도
도 16은 본 발명 불휘발성 강유전체 메모리 장치에 따른 풀-업 센싱앰프의 구성도
도면의 주요부분에 대한 부호의 설명
11_1,11_2,11_3,...,11_N : 셀 어레이부
12_1,12_2,...,12_N : 제 1 풀-다운 센싱앰프부
13_1,13_2,...,13_N : 풀-업 센싱앰프부
14_1,14_2,...,14_N : 제 2 풀-다운 센싱앰프부
상기의 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는 매트릭스 형태로 형성된 복수개의 셀 어레이부를 갖는 불휘발성 강유전체 메모리 장치에 있어서, 수직 방향의 셀 어레이부 사이에서 각 셀 어레이부마다 대응되도록 형성되어 해당 셀 어레이부의 데이터를 풀-다운 증폭하는 풀-다운 센싱앰프부들과, 상기 상부의 셀 어레이부와 하부의 셀 어레이부가 공유하며 상부의 셀 어레이부의 데이터 또는 하부의 셀 어레이부의 데이터를 선택적으로 풀-업 증폭하는 풀-업 센싱앰프부를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 불휘발성 강유전체 메모리 장치를 설명하기로 한다.
도 8은 본 발명의 불휘발성 강유전체 메모리 장치에 따른 단위셀을 도시한 것이다.
도 8에 도시한 바와 같이, 로우(Row)방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2), 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 가로지르는 방향으로 형성된 제 1 비트라인(B/L1) 및 제 2 비트라인(B/L2), 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(B/L1)에 연결되는 제 1 트랜지스터(T1)와, 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)과, 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(B2)에 연결되는 제 2 트랜지스터(T2)와, 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성된다.
이와 같은 단위 셀을 복수개 형성하여 셀 어레이부를 구성되는데, 데이터 저장단위로 보면 한쌍의 스플릿 워드라인과 1개의 비트라인, 1개의 트랜지스터(1T)와 1개의 강유전체 커패시터(1C)가 단위셀이 되지만, 구조적으로 보면 한쌍의 스플릿 워드라인과 2개의 비트라인, 2개의 트랜지스터(2T)와 2개의 강유전체 커패시터(2C)가 단위셀이 된다.
이와 같은 불휘발성 강유전체 메모리 장치의 동작원리를 보다 상세하게 설명하면 다음과 같다.
도 9는 본 발명의 불휘발성 강유전체 메모리 장치의 회로적 구성을 간략화한 것이다.
도 9에 도시한 바와 같이, 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)을 한쌍으로하는 복수개의 스플릿 워드라인쌍들이 로우(ROW)방향으로 형성되고, 상기 스플릿 워드라인쌍들을 가로지는 방향으로 복수개의 비트라인(B/Ln,B/Ln+1)들이 형성되고, 각각의 비트라인과 비트라인 사이에는 양쪽의 비트라인을 통해 전달된 데이터를 센싱하여 데이터 라인(DL) 또는 데이터 바 라인(/DL)으로 전달하는 센싱앰프(SA)들이 형성된다.
이때, 센싱앰프(SA)들을 활성화시키기 위한 활성화 신호(SEN)를 출력하는 센싱앰프 인에이블부(도시되지 않음)가 더 구비되고, 비트라인과 데이터 라인들을 선택적으로 스위칭하는 선택스위칭부(CS)가 더 구비된다.
이와 같은 본 발명의 불휘발성 강유전체 메모리 장치의 동작을 도 10에 도시된 타이밍도를 참조하여 설명하기로 한다.
도 10의 T0구간은 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 "H(High)"로 활성화되기 이전의 구간으로써, 모든 비트라인을 앤모스 트랜지스터의 문턱전압 레벨로 프리챠지(Precharge)시킨다.
T1구간은 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들이 모두 "H"가 되는 구간으로써, 메인 셀의 강유전체 커패시터의 데이터가 메인 비트라인에 전달되어 비트라인의 레벨이 변화된다.
이때, 로직 "High"로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 서로 반대극성의 전계가 가해지므로 강유전체의 극성이 파괴되면서 많은 전류가 흐르게 되어 비트라인에 높은 전압이 유기된다.
반면에 로직 "Low"로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 동일한 극성의 전계가 가해지므로 강유전체의 극성이 파괴되지 않아 전류가 적게 흐르게 되어 비트라인에 약간 작은 전압을 유기하게 된다.
비트라인에 셀 데이터가 충분히 실리면 센싱앰프를 활성화시키기 위해 센싱앰프 인에이블신호(SEN)를 하이(high)로 천이시켜 비트라인의 레벨을 증폭하게 된다.
한편, 파괴된 셀의 로직 "H" 데이터는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(high)인 상태에서 복구할 수 없으므로 다음의 T2,T3구간에서 재저장(Restore)될 수 있도록 한다.
이어, T2구간은 제 1 스플릿 워드라인(SWL1)은 로우(low)로 천이되고 제 2 스플릿 워드라인(SWL2)은 하이(high)상태를 계속 유지하는 구간으로써, 제 2 트랜지스터(T2)는 온(On)상태가 된다. 이때, 해당 비트라인이 하이상태라면 하이 데이터가 제 2 강유전체 커패시터(FC2)의 한쪽 전극에 전달되어 제 1 스플릿 워드라인(SWL1)의 로우(low)상태와 비트라인의 하이(high)레벨 사이에 로직 1 상태가 복구된다.
T3구간은 상기 제 1 스플릿 워드라인(SWL1)이 다시 하이(high)로 천이되고 제 2 스플릿 워드라인(SWL2)은 로우(low)상태로 천이되는 구간으로써, 제 1 트랜지스터(T1)가 온(On)상태가 된다. 이때 해당 비트라인이 하이상태라면 하이 데이터가 제 1 강유전체 커패시터(FC1)의 한쪽 전극에 전달되므로써 제 2 스플릿 워드라인(SWL2)의 하이 레벨 사이에 로직 1 상태가 복구된다.
도 11은 본 발명의 불휘발성 강유전체 메모리 장치의 실시예를 설명하기 위한 구성블록도이다.
도 11에 도시한 바와 같이, 매트릭스 형태로 형성된 복수개의 셀 어레이부(11_1,11_2,...,11_N)들과, 상기 셀 어레이부들중 수직방향의 셀 어레이부들 사이에 형성되며 상부에 위치한 셀 어레이부의 비트라인 신호를 풀-다운 증폭하는 제 1 풀-다운 센싱앰프부(12_1,12_2,...,12_N)들과, 하부에 위치한 셀 어레이부의 비트라인 신호를 풀-다운 증폭하는 제 2 플-다운 센싱앰프부(14_1,14_2,..., 14_N)들과, 상기 제 1 풀-다운 센싱앰프부(12_1,12_2,...12_N)의 출력 또는 제 2 풀-다운 센싱앰프부(14_1,14_2,...,14_N)의 출력을 풀-업 증폭하는 풀-업 센싱앰프부(13_1,13_2,...,13_N)들로 구성된다.
여기서, 상기 셀 어레이부들중 수직방향으로 최외각에 위치한 셀 어레이부의 데이터를 센싱하기 위한 센싱앰프부(15_1,15_2)는 상기 제 1 풀-다운 센싱앰프부와 제 2 풀-다운 센싱앰프부중 어느 하나와 상기 풀-업 센싱앰프부가 조합된 구조를 갖는다.
즉, 두 개의 풀-다운 센싱앰프부중 어느 하나와 상기 풀-업 센싱앰프부가 하나로 연결되어 최외각에 위치한 데이터를 센싱하기 위한 센싱앰프부(15_1,15_2)를 구성한다.
이때, 상기 제 1 풀-다운 센싱앰프부(12_1,12_2,...,12_N)들과 제 2 풀-다운 센싱앰프부(14_1,14_2,...14_N)들의 구성은 동일하다.
단, 제 1 풀-다운 센싱앰프부(12_1,12_2,12_N)의 입력단은 상부에 위치한 셀 어레이부의 비트라인과 연결되고, 제 2 풀-다운 센싱앰프부(14_1,14_2,...,14_N)의 입력단은 하부에 위치한 셀 어레이부의 비트라인에 연결된다.
그리고 상기 제 1, 제 2 풀-다운 센싱앰프부의 각각의 출력단은 상기 풀-업 센싱앰프부(13_1,13_2,...,13_N)의 입력단에 공통으로 연결된다.
한편, 상기 제 1 풀-다운 센싱앰프부(12_1,12_2,...,12_N)와 풀-업 센싱앰프부(13_1,13_2,...,13_N)는 동시에 활성화되고, 상기 제 2 풀-다운 센싱앰프부(14_1,14_2,...,14_N)와 풀-업 센싱앰프부(13_1,13_2,...,13_N)도 동시에 활성화된다.
하지만, 제 1 풀-다운 센싱앰프부와 풀-업 센싱앰프부가 활성화 상태이면 상기 제 2 풀-다운 센싱앰프부는 비활성화 상태를 유지하고, 반대로 상기 제 2 풀-다운 센싱앰프부와 풀-업 센싱앰프부가 활성화 상태이면, 상기 제 1 풀-다운 센싱앰프부는 비활성화 상태를 유지한다.
도 12는 본 발명의 불휘발성 강유전체 메모리 장치에 따른 제 1, 제 2 풀-다운 센싱앰프부와 풀-업 센싱앰프부를 중심으로 도시한 구성블록도이다.
도 12에 도시한 바와 같이, 제 1 풀-다운 센싱앰프부(12_1)와 풀-업 센싱앰프부(13_1)가 조합되어 온전한 하나의 센싱앰프부(12a)가 구성되고, 상기 제 2 풀-다운 센싱앰프부(14_1)와 상기 풀-업 센싱앰프부(13_1)가 조합되어 온전한 또하나의 센싱앰프부(14a)가 구성된다.
여기서, 풀-업 센싱앰프부(13_1)는 공통으로 사용되는 것을 알 수 있다.
이와 같이 구성된 본 발명의 불휘발성 강유전체 메모리 장치에 있어서, 상부에 위치한 셀 어레이부(11_1)의 데이터를 센싱 및 증폭하기 위해서는 상기 제 1 풀-다운 센싱앰프부(12_1)와 풀-업 센싱앰프부(13_1)는 활성화시키고, 제 2 풀-다운 센싱앰프부(14_1)는 비활성화 시킨다.
상기 제 1 풀-다운 센싱앰프부(12_1)와 상기 풀-업 센싱앰프부(13_1)가 활성화 상태에서 상부에 위치한 셀 어레이부(11_1)의 비트라인 레벨이 레퍼런스 레벨 이하이면, 상기 제 1 풀-다운 센싱앰프부(12_1)가 풀-다운 증폭을 행하고, 레퍼런스 레벨 이상이면, 제 1 풀-다운 센싱앰프부(12_1)의 출력을 상기 풀-업 센싱앰프부(13_1)가 풀-업 증폭한다.
반대로, 하부에 위치한 셀 어레이부(11_2)의 데이터를 센싱 및 증폭하기 위해서는 상기 제 2 풀-다운 센싱앰프부(14_1)와 풀-업 센싱앰프부(13_1)를 활성화시키고, 제 1 풀-다운 센싱앰프부(12_1)는 비활성화시킨다.
상기 제 2 풀-다운 센싱앰프부(14_1)와 상기 풀-업 센싱앰프부(13_1)가 활성화 상태에서 상기 하부에 위치한 셀 어레이부(11_2)의 비트라인 레벨이 레퍼런스 레벨 이하이면, 제 2 풀-다운 센싱앰프부(14_1)가 풀-다운 증폭을 행하고, 레퍼런스 레벨 이상이면, 제 2 풀-다운 센싱앰프부(14_1)의 출력을 풀-업 센싱앰프부(13_1)가 풀-업 증폭한다.
이하, 하나의 풀-다운 센싱앰프부와 풀-업 센싱앰프부가 조합되어 구성되는 최외각에 위치한 센싱앰프부를 보다 상세하게 설명하기로 한다.
도 13은 본 발명의 불휘발성 강유전체 메모리 장치에 따른 센싱앰프부의 구성도써, 최외각에 위치한 셀 어레이부의 데이터를 센싱하기 위한 센싱앰프를 도시한 것이다.
도 13에 도시한 바와 같이, 비트라인에 실린 신호를 스위칭하는 제 1 트랜지스터(T1)와, 레퍼런스 신호 발생회로부(도시하지 않음)로부터 출력되는 레퍼런스 신호를 스위칭하는 제 2 트랜지스터(T2)와, 제 1 트랜지스터(T1)를 통해 인가되는 비트라인의 신호를 스위칭하는 제 3 트랜지스터(T3)와, 제 2 트랜지스터(T2)를 통해 인가되는 레퍼런스 신호를 스위칭하는 제 4 트랜지스터(T4)와, 게이트가 상기 제 4 트랜지스터(T4)의 입력단과 연결되고 드레인은 상기 제 3 트랜지스터(T3)의 출력단에 연결되는 제 5 트랜지스터(T5)와, 게이트가 상기 제 3 트랜지스터(T3)의 입력단에 연결되고 드레인은 상기 제 4 트랜지스터(T4)의 출력단에 연결되는 제 6 트랜지스터(T6)와, 소오스가 접지단(GND)에 연결되고 드레인은 상기 제 5, 제 6 트랜지스터(T5,T6)의 드레인과 공통으로 연결되는 제 7 트랜지스터(T7)와, 제 2 트랜지스터(T2)의 출력단과 데이터 라인 사이에 구성되어 칼럼 선택신호(CS)에 의해 제어되는 제 8 트랜지스터(T8)와, 제 3 트랜지스터(T3)의 출력단과 데이터 바 라인 사이에 구성되어 칼럼 선택신호(CS)에 의해 제어되는 제 9 트랜지스터(T9)와, 소오스가 전원전압단(Vcc)에 연결되고 드레인은 상기 제 2 트랜지스터(T2)의 출력단과 연결되는 제 10 트랜지스터(T10)와, 소오스가 상기 전원전압단에 연결되고 드레인은 상기 제 3 트랜지스터(T3)의 출력단과 상기 제 10 트랜지스터(T3)의 게이트에 공통으로 연결되는 제 11 트랜지스터(T11)와, 상기 제 10 트랜지스터(T10)의 드레인과 제 11 트랜지스터(T11)의 드레인을 이퀄라이징(equalizing)시키는 제 12 트랜지스터(T12)로 구성된다.
여기서, 상기 제 11 트랜지스터(T11)의 게이트는 상기 제 10 트랜지스터(T10)의 드레인과 연결된다.
상기 제 1 트랜지스터(T1)는 비트라인 컨트롤 신호(BLC)에 의해 제어되고 제 2 트랜지스터(T2)는 레퍼런스 비트라인 컨트롤 신호(RLC)에 의해 제어된다.
상기 제 3, 제 4 트랜지스터(T3,T4)는 래치 인에이블 컨트롤 신호(LEC)에 의해 제어된다.
상기 제 7 트랜지스터(T7)는 센싱앰프 활성화 신호(SEN)에 의해 제어된다.
상기 제 12 트랜지스터(T12)는 센싱앰프 이퀄라이징 신호(SEQ)에 의해 제어된다.
도 14는 도 13에 도시된 센싱앰프부의 노드 SN3와 SN4에서의 출력 파형의 변화를 도시한 것이다.
여기서, 구간 A는 프리챠지 구간이고, 구간 B는 증폭 구간이다.
그리고 구간 C는 가래치(Pseudo Latch) 구간이고, 구간 D는 실제의 래치 구간이며, 구간 E는 출력 구간을 나타낸다.
한편, 도 15는 본 발명의 불휘발성 강유전체 메모리 장치에 따른 풀-다운 센싱앰프의 상세 구성도이다.
도 15에 도시된 풀-다운 센싱앰프는 도 13에 도시된 센싱앰프부의 일부임을 알 수 있다.
그 구성을 보면, 메인 비트라인의 신호를 스위칭하는 제 1 트랜지스터(T1)와, 레퍼런스 신호를 스위칭하는 제 2 트랜지스터(T2)와, 제 1 트랜지스터(T1)를 통해 전달된 메인 비트라인의 신호를 스위칭하는 제 3 트랜지스터(T3)와, 제 2 트랜지스터(T2)를 통해 전달된 레퍼런스 신호를 스위칭하는 제 4 트랜지스터(T4)와, 게이트가 상기 제 4 트랜지스터(T4)의 입력단과 연결되고 드레인은 상기 제 3 트랜지스터(T3)의출력단과 연결되는 제 5 트랜지스터(T5)와, 게이트가 상기 제 3 트랜지스터(T3)의 입력단과 연결되고 드레인은 상기 제 4 트랜지스터(T4)의 출력단과 연결되는 제 6 트랜지스터(T6)와, 소오스가 접지단(GND)에 연결되고 드레인은 상기 제 5, 제 6 트랜지스터(T5,T6)의 드레인과 공통으로 연결되는 제 7 트랜지스터(T7)로 구성된다.
이와 같은 풀-다운 센싱앰프부는 제 7 트랜지스터(T7)의 게이트에 인가되는 센싱앰프 활성화 신호가 하이레벨로 천이되면 게이트에 레퍼런스 신호가 인가되는 제 5 트랜지스터(T5)와, 게이트에 비트라인의 신호가 인가되는 제 6 트랜지스터(T6)에 의해 증폭작용이 일어난다.
그리고 그 출력은 노드 SN3와 SN4로 전달되며 그 출력은 래치 인에이블 컨트롤 신호(LEC)에 의해 다시 노드 SN1과 SN2로 전달된다.
따라서, 비트라인 컨트롤 신호(BLC)에 의해 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)를 통해 셀의 비트라인으로 전달된다.
도 16은 본 발명의 불휘발성 강유전체 메모리 장치에 따른 풀-업 센싱앰프부를 상세하게 도시한 것이다.
도 16에 도시한 풀-업 센싱앰프부는 도 13에 도시된 센싱앰프부의 일부임을 알 수 있다.
즉, 풀-업 센싱앰프부는 도 13에 도시된 센싱앰프부의 구성중 도 15에 도시된 풀-다운 센싱앰프의 구성부분을 제외한 부분으로 구성된다.
이와 같은 풀-업 센싱앰프부는 노드 SN3와 SN4를 통해 입력되는 비트라인의 신호를 풀-업 증폭한다.
여기서, 상기 노드 SN3은 제 3 트랜지스터(T3)의 출력단이고, SN4는 제 4 트랜지스터(T4)의 출력단이다.
제 3, 제 4 트랜지스터(T3,T4)는 풀-다운 센싱앰프부를 구성하는 소자이므로 결국 풀-업 센싱앰프부는 풀-다운 센싱앰프부를 통해 입력되는 비트라인의 신호를 풀-업 증폭한다고 할 수 있다.
도 16에 도시된 풀-업 센싱앰프부의 구성을 보면, 풀-다운 센싱앰프부로부터 비트라인의 신호가 전달되는 노드 SN3와 SN4에 각각 드레인이 연결되고 전원전압단(Vcc)에 소오스가 연결되는 두 개의 피모스 트랜지스터(T10,T11)와, 상기 피모스 트랜지스터(T10,T11)들의 드레인을 서로 이퀄라이징시키는 또 하나의 피모스 트랜지스터(T12)와, 상기 풀-업 증폭된 신호를 데이터 라인 및 데이터 바 라인에 선택적으로 전달하는 두 개의 앤모스 트랜지스터(T8,T9)로 구성된다.
즉, 비트라인에 실린 데이터가 레퍼런스 신호의 레벨 이상이면, 풀-다운 센싱앰프부를 구성하는 제 3, 제 4 트랜지스터(T3,T4)를 통해 전달된 비트라인 신호를 상기 풀-업 센싱앰프부가 풀-업 증폭하게 된다.
이와 같은 과정은 리드(read)에 해당하며, 라이트(write) 모드에서는 상기 데이터 라인 및 데이터 바 라인에 실린 데이터가 레퍼런스 신호의 레벨 이상이면, 풀-업 센싱앰프부에서 풀-업 증폭되어 노드 SN3와 SN4를 거쳐 풀-다운 센싱앰프를 구성하는 제 3, 제 4 트랜지스터(T3,T4)와 제 1, 제 2 트랜지스터(T1,T2)를 통해 비트라인으로 전달된다.
상기와 같은 풀-업 센싱앰프에 있어서, 제 12 트랜지스터(T12)는 노드 SN3와 SN4를 이퀄라이징시키는 기능을 수행할 뿐만 아니라 상기 노드 SN3와 SN4에 유기된 신호가 풀-다운 센싱앰프부에 의해 증폭되어지더라도 래치 모드(Latch Mode)로 되는 것을 방지하는 기능을 수행한다.
이는 언제든지 입력이 바뀌더라도 그 바뀐 입력에 대해 다시 증폭이 일어나도록 할 수 있다.
따라서, 상기 제 12 트랜지스터(T12)는 프리챠지 구간과 초기 센싱앰프의 증폭 구간에 걸쳐 온(On)상태를 유지하게 된다.
이상에서 상술한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 장치는 다음과 같은 효과가 있다.
센싱앰프를 풀-다운 센싱앰프부와 풀-업 센싱앰프부로 구분하고 그 중 풀-업 센싱앰프부는 수직으로 배열되는 상부와 하부의 셀 어레이부가 공유할 수 있도록하여 센싱앰프가 차지하는 면적을 최소화하는 것에 의해 레이아웃을 효율적으로 감소시킬 수 있으며, 증폭에 따른 안정성을 확보할 수 있다.

Claims (17)

  1. 매트릭스 형태로 형성된 복수개의 셀 어레이부를 갖는 불휘발성 강유전체 메모리 장치에 있어서,
    수직 방향의 셀 어레이부 사이에서 각 셀 어레이부마다 대응되도록 형성되어 해당 셀 어레이부의 데이터를 풀-다운 증폭하는 풀-다운 센싱앰프부들;
    상부의 셀 어레이부와 하부의 셀 어레이부가 공유하며 상부의 셀 어레이부의 데이터 또는 하부의 셀 어레이부의 데이터를 선택적으로 풀-업 증폭하는 풀-업 센싱앰프부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수개의 셀 어레이부중 수직방향으로 최외각에 위치한 셀 어레이부의 데이터를 센싱하기 위한 센싱앰프부는 하나의 풀-다운 센싱앰프부와 풀-업 센싱앰프부가 조합된 구성을 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제 1 항에 있어서, 각 셀 어레이부마다 대응되도록 형성된 풀-다운 센싱앰프부들중 상부의 셀 어레이부에 대응되는 풀-다운 센싱앰프부와 상기 풀-업 센싱앰프부가 동시에 활성화되거나 또는 하부의 셀 어레이부에 대응되는 풀-다운 센싱앰프부와 상기 풀-업 센싱앰프부가 동시에 활성화되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  4. 수직 방향으로 형성된 제 1 셀 어레이부와 제 2 셀 어레이부;
    상기 해당 셀 어레이부로 구동신호를 출력하는 제 1, 제 2 스플릿 워드라인 드라이버부;
    상기 제 1 셀 어레이부의 데이터를 선택적으로 풀-다운시키는 제 1 풀-다운 센싱앰프부;
    상기 제 2 셀 어레이부의 데이터를 선택적으로 풀-다운시키는 제 2 풀-다운 센싱앰프부;
    상기 제 1 셀 어레이부와 상기 제 2 셀 어레이부가 공유하며 각 셀 어레이부의 데이터를 선택적으로 풀-업시키는 풀-업 센싱앰프부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 풀-다운 센싱앰프부와 제 2 풀-다운 센싱앰프부중 어느하나는 상기 풀-업 센싱앰프부와 동시에 활성화되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제 4 항에 있어서, 상기 제 1 풀-다운 센싱앰프부와 상기 풀-업 센싱앰프부가 활성화된 가운데 상기 제 1 셀 어레이부의 비트라인 레벨이 레퍼런스 레벨 이상이면 상기 풀-업 센싱앰프부가 풀-업 증폭하고, 레퍼런스 레벨 이하이면 상기 제 1 풀-다운 센싱앰프부가 풀-다운 증폭하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 제 4 항에 있어서, 상기 제 2 풀-다운 센싱앰프부와 상기 풀-업 센싱앰프부가 활성화된 가운데 상기 제 2 셀 어레이부의 비트라인 레벨이 레퍼런스 레벨 이상이면 상기 풀-업 센싱앰프부가 풀-업 증폭하고, 레퍼런스 레벨 이하이면 상기 제 2 풀-다운 센싱앰프부가 풀-다운 증폭하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 풀-업 센싱앰프부는 상기 풀-다운 센싱앰프부를 통해 전달된 비트라인의 신호를 풀-업 증폭하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  9. 제 4 항에 있어서, 상기 제 1, 제 2 셀 어레이부는 매트릭스 형태로 복수개 형성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 제 9 항에 있어서, 상기 복수개의 제 1, 제 2 셀 어레이부들중 최 외각에 위치한 셀 어레이부의 데이터를 센싱하기 위한 센싱앰프부는 상기 제 1 풀-다운 센싱앰프 또는 제 2 풀-다운 센싱앰프중 어느하나와 상기 풀-업 센싱앰프부가 조합된 구조를 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  11. 제 4 항에 있어서, 상기 제 1 풀-다운 센싱앰프부와 상기 제 2 풀-다운 센싱앰프부는 동일한 구조를 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  12. 제 10 항에 있어서, 상기 최외각에 위치한 셀 어레이부의 데이터를 센싱하기 위한 센싱앰프부는
    메인 비트라인의 신호를 스위칭하는 제 1 트랜지스터와,
    레퍼런스 신호를 스위칭하는 제 2 트랜지스터와,
    래치 인에이블 컨트롤 신호에 의해 제어되고 상기 제 1 트랜지스터의 출력신호를 스위칭하는 제 3 트랜지스터와,
    상기 래치 인에이블 컨트롤 신호에 의해 제어되고 상기 제 2 트랜지스터의 출력신호를 스위칭하는 제 4 트랜지스터와,
    게이트가 상기 제 4 트랜지스터와 입력단에 연결되고 드레인은 상기 제 3 트랜지스터의 출력단에 연결되는 제 5 트랜지스터와,
    게이트가 상기 제 4 트랜지스터의 입력단에 연결되고 드레인은 상기 제 4 트랜지스터의 출력단에 연결되는 제 6 트랜지스터와,
    상기 제 5 트랜지스터의 출력단과 데이터 라인 사이에 형성되고 칼럼 선택신호에 의해 제어되는 제 7 트랜지스터와,
    상기 제 6 트랜지스터의 출력단과 데이터 바 라인 사이에 형성되고 칼럼 선택신호에 의해 제어되는 제 8 트랜지스터와,
    상기 드레인이 상기 제 5 트랜지스터 및 제 6 트랜지스터의 소오스와 공통으로 연결되며 소오스는 접지단에 연결되어 센싱앰프 활성화 신호에 의해 동작하는 제 9 트랜지스터와,
    소오스가 전원전압단에 연결되고 드레인은 상기 제 3 트랜지스터의 출력단에 연결되는 제 10 트랜지스터와,
    소오스가 전원전압단에 연결되고 드레인은 상기 제 4 트랜지스터의 출력단과 제 10 트랜지스터의 게이트와 공통으로 연결되는 제 11 트랜지스터와,
    상기 제 10 트랜지스터의 드레인과 제 11 트랜지스터의 드레인을 이퀄라이징시키는 제 12 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제 10, 제 11 트랜지스터 및 제 12 트랜지스터는 피모스 트랜지스터로 구성되고 그 이외에는 앤모스 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  14. 제 10 항에 있어서, 상기 풀-업 센싱앰프부는 상기 최외각에 위치한 센싱앰프부중 상기 제 5 트랜지스터의 출력단과 데이터 라인 사이에 형성되고 칼럼 선택신호에 의해 제어되는 제 7 트랜지스터와,
    상기 제 6 트랜지스터의 출력단과 데이터 바 라인 사이에 형성되고 칼럼 선택신호에 의해 제어되는 제 8 트랜지스터와,
    소오스가 전원전압단에 연결되고 드레인은 상기 제 3 트랜지스터의 출력단에 연결되는 제 10 트랜지스터와,
    소오스가 전원전압단에 연결되고 드레인은 상기 제 4 트랜지스터의 출력단과 제 10 트랜지스터의 게이트와 공통으로 연결되는 제 11 트랜지스터와,
    상기 제 10 트랜지스터의 드레인과 제 11 트랜지스터의 드레인을 이퀄라이징시키는 제 12 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  15. 제 10 항에 있어서, 상기 제 1 풀-다운 센싱앰프부는
    상기 제 1, 제 2 셀 어레이부중 제 1 셀 어레이부의 메인 비트라인의 신호를 스위칭하는 제 1 트랜지스터와,
    레퍼런스 신호를 스위칭하는 제 2 트랜지스터와,
    래치 인에이블 컨트롤 신호에 의해 제어되고 상기 제 1 트랜지스터의 출력신호를 스위칭하는 제 3 트랜지스터와,
    상기 래치 인에이블 컨트롤 신호에 의해 제어되고 상기 제 2 트랜지스터의 출력신호를 스위칭하는 제 4 트랜지스터와,
    게이트가 상기 제 4 트랜지스터와 입력단에 연결되고 드레인은 상기 제 3 트랜지스터의 출력단에 연결되는 제 5 트랜지스터와,
    게이트가 상기 제 4 트랜지스터의 입력단에 연결되고 드레인은 상기 제 4 트랜지스터의 출력단에 연결되는 제 6 트랜지스터와,
    소오스가 접지단에 연결되고 드레인은 상기 제 5, 제 6 트랜지스터의 드레인과 공통으로 연결되는 제 7 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  16. 제 15 항에 있어서, 상기 제 5 트랜지스터의 드레인은 상기 풀-업 트랜지스터를 구성하는 제 10 트랜지스터의 드레인과 연결되고, 상기 제 6 트랜지스터의 드레인은 제 11 트랜지스터의 드레인과 연결되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  17. 제 10 항에 있어서, 상기 제 2 풀-다운 센싱앰프부는 상기 제 1 풀-다운 센싱앰프부와 동일한 구조를 가지며 그 중에서 상기 제 1 트랜지스터는 상기 제 1, 제 2 셀 어레이부중 제 2 셀 어레이부의 메인 비트라인의 신호를 스위칭하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499631B1 (ko) * 2002-11-08 2005-07-05 주식회사 하이닉스반도체 강유전체 메모리 장치
KR100709455B1 (ko) * 2006-02-17 2007-04-18 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그 형성 방법
US7531855B2 (en) 2006-02-17 2009-05-12 Hynix Semiconductor Inc. Multi-chip device and method for manufacturing the same
US7842990B2 (en) 2006-02-17 2010-11-30 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device including trench capacitor

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257786A (ja) * 2006-03-24 2007-10-04 Toshiba Corp 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2885415B2 (ja) * 1989-03-17 1999-04-26 株式会社東芝 ダイナミック型半導体記憶装置
US5228106A (en) * 1991-05-30 1993-07-13 Integrated Device Technology, Inc. Track-and-regenerate amplifiers and memories using such amplifiers
US5367213A (en) * 1993-06-09 1994-11-22 Micron Semiconductor, Inc. P-channel sense amplifier pull-up circuit incorporating a voltage comparator for use in DRAM memories having non-bootstrapped word lines
US5668765A (en) * 1996-06-06 1997-09-16 Philips Electronics North America Corporation Charge transfer sense amplifier
KR100261174B1 (ko) * 1997-12-12 2000-07-01 김영환 비휘발성 강유전체 메모리 및 그의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499631B1 (ko) * 2002-11-08 2005-07-05 주식회사 하이닉스반도체 강유전체 메모리 장치
KR100709455B1 (ko) * 2006-02-17 2007-04-18 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그 형성 방법
US7531855B2 (en) 2006-02-17 2009-05-12 Hynix Semiconductor Inc. Multi-chip device and method for manufacturing the same
US7842990B2 (en) 2006-02-17 2010-11-30 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device including trench capacitor
US7883918B2 (en) 2006-02-17 2011-02-08 Hynix Semiconductor Inc. Multi-chip device and method for manufacturing the same

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