KR100287875B1 - 비휘발성 강유전체 메모리소자의 구동회로 - Google Patents

비휘발성 강유전체 메모리소자의 구동회로 Download PDF

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Abstract

본 발명은 워드라인 구동부의 구성을 간략화하고, 부스트(boost)된 전압이 문턱전압의 손실없이 워드라인에 잘 인가되도록 하기 위해 NMOS 부스트 회로로 드라이버를 구성하는 것에 의해 전류 구동능력을 향상시키고, 레이아웃 면적을 효율적으로 이용할 수 있는 비휘발성 강유전체 메모리소자의 구동회로를 제공하기 위한 것으로, 제 1 스플릿 워드라인과 제 2 스플릿 워드라인이 쌍을 이루어 복수개의 스플릿 워드라인쌍이 가로지르고, 상기 스플릿 워드라인쌍을 가로지르는 방향으로 복수개의 비트라인이 구성되며 상기 스플릿 워드라인쌍들과 비트라인간의 사이에 구성되는 스위칭트랜지스터 및 강유전체 커패시터들로 이루어지는 셀 어레이부를 구비한 비휘발성 강유전체 메모리장치에 있어서, 글로벌 X디코더부에 의해 컨트롤되는 글로벌 워드라인에 시리얼하게 연결된 복수개의 트랜지스터들로 이루어진 X어드레스 신호 출력부; 상기 각 트랜지스터들의 출력전압에 의해 컨트롤되며 로컬 컨트롤부에서 출력되는 상기 제 1, 제 2 스플릿 워드라인쌍을 구동시키기 위한 구동신호를 출력하는 복수개의 트랜지스터들로 이루어진 스플릿 워드라인 구동신호 출력부; 상기 글로벌 워드라인과 상기 제 1, 제 2 스플릿 워드라인 사이에 각각 구성되어 해당 스플릿 워드라인의 플로팅 전압을 바이패스시키기 위한 복수개의 트랜지스터들로 이루어진 바이패스부를 포함하여 구성된다.

Description

비휘발성 강유전체 메모리소자의 구동회로{DRIVING CIRCUIT OF NONVOLATILE FERROELCTRIC MEMORY DEVICE}
본 발명은 반도체 소자에 관한 것으로 특히 비휘발성 강유전체 메모리 소자의 구동회로에 관한 것이다.
일반적으로 비휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.
비휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 종래 기술에 따른 비휘발성 강유전체 메모리 소자의 구동회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 종래 비휘발성 강유전체 메모리의 단위셀을 나타내었다.
도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 소오스는 상기 비트라인에 연결되는 트랜지스터(T1)와, 두 단자중 제 1 단자가 상기 트랜지스터(T1)의 드레인에 연결되고, 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC1)를 포함하여 구성된다.
이와 같은 종래 비휘발성 강유전체 메모리 소자의 구동회로를 도 3a 내지 3b에 나타내었다.
종래 1T/1C(하나의 트랜지스터와 하나의 강유전체 커패시터)구조의 강유전체 메모리를 구동하기 위한 구동회로는 레퍼런스 전압을 발생하는 레퍼런스 전압 발생부(1)와, 복수개의 트랜지스터(Q1~Q4), 커패시터(C1)등으로 이루어진다.
상기 레퍼런스 전압 발생부(1)에서 출력되는 레퍼런스 전압을 바로 센스앰프에 공급할 수가 없으므로 인접한 두 개의 비트라인의 레퍼런스 전압을 안정화시키는 레퍼런스 전압 안정화부(2)와, 복수개의 트랜지스터(Q6~Q7), 커패시터(C2~C3)등으로 이루어져 인접한 비트라인에 각각 로직값 '1'과 '0'의 레퍼런스 전압을 저장하고 있는 제 1 레퍼런스 전압 저장부(3)와, 트랜지스터(Q5)로 이루어져 인접한 두 개의 비트라인을 등전위화(Equalizing)시키는 제 1 이퀄라이저부(4)와, 서로 다른 워드라인 및 플레이트 라인에 연결되어 데이터르 ㄹ저장하는 제 1 메인 셀 어레이부(5)와, 복수개의 트랜지스터(Q10~Q15), P-센스앰프(PSA)등으로 이루어져 상기 제 1 메인 셀 어레이부(5)의 복수개의 셀 중 상기 워드라인에 의해 선택된 셀의 데이터를 센싱하는 제 1 센스앰프부(6)와, 서로 다른 워드라인 및 플레이트 라인에 연결되어 데이터를 저장하는 제 2 메인 셀 어레이부(7)와, 복수개의 트랜지스터(Q28
~Q29) 및 커패시터(C9~C10)등으로 이루어져 인접한 비트라인에 각각 로직값 '1'과 '0'의 레퍼런스 전압을 저장하고 있는 제 2 레퍼런스 전압 저장부(8)와, 복수개의 트랜지스터(Q16~Q25), N-센스앰프(NSA)등으로 이루어져 상기 제 2 메인 셀 어레이부(7)의 데이터를 센싱하여 출력하는 제 2 센스앰프부(9)를 포함하여 구성된다.
이와 같이 구성된 종래 비휘발성 강유전체 메모리 소자의 데이터 입출력 동작은 다음과 같다.
도 4는 종래 비휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 5는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면, 쓰기 모드가 시작된다.
이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 '로우'에서 '하이'로 천이되어 셀이 선택된다.
이와 같이, 워드라인이 '하이'상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 '하이' 신호와 일정 구간의 '로우' 신호가 인가된다.
그리고 선택된 셀에 로직값 '1' 또는 '0'을 쓰기 위하여 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 '하이' 또는 '로우' 신호를 인가한다.
즉, 비트라인에 '하이'신호를 인가하고, 워드라인에 인가되는 신호가 '하이'상태인 구간에서 플레이트 라인에 인가되는 신호가 '로우'이면 강유전체 커패시터에는 로직값 '1'이 기록된다.
그리고 비트라인에 '로우'신호를 인가하고, 플레이트 라인에 인가되는 신호가 '하이'신호이면 강유전체 커패시터에는 로직값 '0'이 기록된다.
이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 외부에서 칩 인에이블 신호(CSBpad)를 '하이'에서 '로우'로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해 '로우' 전압으로 등전위 된다.
즉, 도 3a 내지 3b에서 이퀄라이저부(4)에 '하이' 신호를 인가하고, 트랜지스터(Q18,Q19)에 '하이' 신호를 인가하면, 비트라인은 상기 트랜지스터(Q19)를 통해 접지되므로 저전압(Vss)으로 등전위 된다.
그리고 트랜지스터(Q5,Q18,Q19)를 오프시켜 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 '로우'신호가 '하이' 신호로 천이되어 해당 셀을 선택한다.
선택된 셀의 플레이트 라인에 '하이' 신호를 인가하여 강유전체 메모리에 저장된 로직값 '1'에 상응하는 데이터를 파괴시킨다.
만약, 강유전체 메모리에 로직값 '0'이 저장되어 있다면, 그에 상응하는 데이터는 파괴되지 않는다.
이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른값을 출력하게 되어 센스앰프는 로직값 '1' 또는 '0'을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 2의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 '1'을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 '0'을 출력한다.
이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 '하이'신호를 인가한 상태에서 플레이트 라인을 '하이'에서 '로우'로 비활성화시킨다.
그러나 상기와 같은 종래 비휘발성 강유전체 메모리 소자는 다음과 같은 문제점이 있었다.
강유전체막의 특성이 완벽하게 확보되지 않은 상태에서 레퍼런스 셀 하나가 약 수백배 이상이 많은 메인 셀의 읽기 동작에 상요되도록 구성되어 있기 때문에 레퍼런스 셀이 메인 셀보다 더욱 많은 동작을 하여야 하므로 레퍼런스 셀의 열화특성이 급격히 악화되어 레퍼런스 전압이 안정하지 못하게 된다.
이는 소자의 동작특성을 악화시키고, 수명을 단축시키는 요인으로 작용한다.
또한, 구동회로의 구성이 복잡한 문제점이 있었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 워드라인 구동부의 구성을 간략화하고, 부스트(boost)된 전압이 문턱전압의 손실없이 워드라인에 잘 인가되도록 하기 위해 NMOS 부스트 회로로 드라이버를 구성하는 것에 의해 전류 구동능력을 향상시키고, 레이아웃 면적을 효율적으로 이용할 수 있는 비휘발성 강유전체 메모리소자의 구동회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 2는 종래 비휘발성 강유전체 메모리의 단위셀의 구성도
도 3a 내지 도 3b는 종래 비휘발성 강유전체 메모리 소자의 구동회로의 구성도
도 4는 종래 비휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도
도 5는 종래 비휘발성 강유전체 메모리소자의 읽기 모드(Read mode)의 동작을 나타낸 타이밍도
도 6은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 설명하기 위한 셀 어레이의 구성도
도 7은 도 6의 메인 셀 어레이부를 구성하고 있는 단위 셀의 구성도
도 8a 내지 8b는 도 7에 도시된 2T/2C구조의 단위 셀을 1T/1C구조의 단위 셀로 분리하여 도시한 도면
도 9는 도 6의 구성을 기본으로 하여 레이아웃을 보다 효율적으로 이용하기 위한 구성도
도 10은 도 9의 부분적 상세도로써, 도 6에 도시된 스플릿 워드라인 구동부를 중심으로 보다 상세하게 나타낸 도면
도 11은 도 9의 로컬 컨트롤부에서 출력되는 신호(LC1,LC2)와 서브-구동부와의 관계를 나타낸 도면
도 12는 도 11의 'A' 부분을 보다 상세하게 나타낸 것으로, 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로
도 13은 도 12에 도시된 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로의 동작을 나타낸 타이밍도
도 14는 도 12를 이용하여 복수개의 스플릿 워드라인쌍을 갖는 비휘발성 강유전체 메모리소자의 구동회로를 구성한 도면
도 15는 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로
도 16은 본 발명의 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로
도 17은 통상의 4-NAND셀의 구성도
도 18은 4-NAND셀을 이용한 비휘발성 강유전체 메모리소자의 셀 어레부의 구성도
도 19는 도 18의 부분적 상세도로써, 워드라인 구동부를 중심으로 보다 상세하게 나타낸 도면
도 20은 도 19의 'B'부분의 상세도로써, 로컬 X디코더부에서 출력되는 신호들과 본 발명의 제 4 실시예인 서브-구동부와의 연결관계를 나타낸 도면
도 21은 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로
도 22는 본 발명의 제 4 실시예에 따른 구동회로와 셀 어레이부와의 관계를 보다 상세하게
도 23은 본 발명의 제 5 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로
도면의 주요부분에 대한 부호의 설명
61,83 : 제 1 메인 셀 어레이부 61a,83a : 제 2 메인 셀 어레이부
63,81 : 글로벌 X디코더부 65,65a : 제 1, 제 2 스플릿 워드라인 구동부
67,87 : 제 1 비트라인 컨트롤부 67a,87a : 제 2 비트라인 컨트롤부
69,69a : 제 1, 제 2 로컬 컨트롤부 85,85a : 제 1, 제 2 워드라인 구동부
89,89a : 제 1, 제 2 로컬 X디코더부
120,210 : X어드레스 신호 출력부 121 : 스플릿 워드라인 구동신호 출력부
211 : 워드라인 구동신호 출력부 122,212 : 바이패스부
상기의 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 제 1 스플릿 워드라인과 제 2 스플릿 워드라인이 쌍을 이루어 복수개의 스플릿 워드라인쌍이 가로지르고, 상기 스플릿 워드라인쌍을 가로지르는 방향으로 복수개의 비트라인이 구성되며 상기 스플릿 워드라인쌍들과 비트라인간의 사이에 구성되는 스위칭트랜지스터 및 강유전체 커패시터들로 이루어지는 셀 어레이부를 구비한 비휘발성 강유전체 메모리장치에 있어서, 글로벌 X디코더부에 의해 컨트롤되는 글로벌 워드라인에 시리얼하게 연결된 복수개의 트랜지스터들로 이루어진 X어드레스 신호 출력부; 상기 각 트랜지스터들의 출력전압에 의해 컨트롤되며 로컬 컨트롤부에서 출력되는 상기 제 1, 제 2 스플릿 워드라인쌍을 구동시키기 위한 구동신호를 출력하는 복수개의 트랜지스터들로 이루어진 스플릿 워드라인 구동신호 출력부; 상기 글로벌 워드라인과 상기 제 1, 제 2 스플릿 워드라인 사이에 각각 구성되어 해당 스플릿 워드라인의 플로팅 전압을 바이패스시키기 위한 복수개의 트랜지스터들로 이루어진 바이패스부를 포함하여 구성된다.
그리고 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 제 1 스플릿 워드라인과 제 2 스플릿 워드라인이 쌍을 이루어 복수개의 스플릿 워드라인쌍이 가로지르고, 상기 스플릿 워드라인쌍을 가로지르는 방향으로 복수개의 비트라인이 구성되며 상기 스플릿 워드라인쌍들과 비트라인간의 사이에 구성되는 스위칭트랜지스터 및 강유전체 커패시터들로 이루어지는 셀 어레이부를 구비한 비휘발성 강유전체 메모리장치에 있어서, 글로벌 X디코더부에 의해 컨트롤되는 글로벌 워드라인에 병렬적으로 연결된 복수개의 트랜지스터들로 이루어진 X어드레스 신호 출력부; 상기 각 트랜지스터들의 출력전압에 의해 컨트롤되며, 로컬 컨트롤부에서 출력되는 상기 제 1, 제 2 스플릿 워드라인쌍을 구동시키기 위한 구동신호를 출력하는 복수개의 트랜지스터들로 이루어진 스플릿 워드라인 구동신호 출력부; 상기 글로벌 워드라인과 상기 제 1, 제 2 스플릿 워드라인 사이에 각각 구성되어 해당 스플릿 워드라인의 플로팅 전압을 바이패스시키기 위한 복수개의 트랜지스터들로 이루어진 바이패스부를 포함하여 구성된다.
이어, 본 발명의 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 제 1 스플릿 워드라인과 제 2 스플릿 워드라인이 쌍을 이루어 복수개의 스플릿 워드라인쌍이 가로지르고, 상기 스플릿 워드라인쌍을 가로지르는 방향으로 복수개의 비트라인이 구성되며 상기 스플릿 워드라인쌍들과 비트라인간의 사이에 구성되는 스위칭 트랜지스터 및 강유전체 커패시터들로 이루어지는 셀 어레이부를 구비한 비휘발성 강유전체 메모리장치에 있어서, 글로벌 X디코더부에 의해 컨트롤되는 글로벌 워드라인에 분기접속되어 서로직렬연결된 복수개의 트랜지스터들로 이루어진 X어드레스 신호 출력부; 상기 복수개의 트랜지스터들중 각 트랜지스터의 출력단에 병렬접속되며 로컬 컨트롤부에서 출력되는 상기 제 1, 제 2 스플릿 워드라인쌍들을 구동시키기 위한 구동신호를 출력하는 복수개의 스플릿 워드라인 구동신호 출력부들; 상기 글로벌 워드라인과 상기 제 1, 제 2 스플릿 워드라인 사이에 각각 구성되어 해당 스플릿 워드라인의 플로팅 전압을 바이패스시키기 위한 복수개의 트랜지스터들로 이루어진 복수개의 바이패스부들을 포함하여 구성된다.
그리고 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 비트라인에 복수개의 트랜지스터가 시리얼하게 분기접속되고, 상기 각 트랜지스터의 게이트에는 각각 워드라인이 연결되어 구성되는 멀티-NAND셀들로 이루어진 셀 어레이부를 구비한 비휘발성 강유전체 메모리장치에 있어서, 글로벌 X디코더부에 의해 컨트롤되는 글로벌 워드라인에 분기접속되어 서로 시리얼하게 연결되는 복수개의 트랜지스터들로 이루어진 X어드레스 신호 출력부; 상기 X어드레스 신호 출력부를 구성하는 각 트랜지스터들의 출력단에 의해 컨트롤되며 로컬X디코더부에서 출력되는 복수개의 워드라인 구동신호를 해당 워드라인에 순차적으로 인가하는 복수개의 트랜지스터들로 이루어진 워드라인 구동신호 출력부; 상기 워드라인 구동신호 출력부를 구성하는 각 트랜지스터들의 출력단과 상기 글로벌 워드라인 사이에 각각 구성되어 해당 워드라인의 플로팅 전압을 바이패스시키는 바이패스부를 포함하여 구성된다.
그리고 본 발명의 제 5 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 비트라인에 복수개의 트랜지스터가 시리얼하게 분기접속되고, 상기 각 트랜지스터의 게이트에는 각각 워드라인이 연결되어 구성되는 멀티-NAND셀들로 이루어진 셀 어레이부를 구비한 비휘발성 강유전체 메모리장치에 있어서, 글로벌 X디코더부에 의해 컨트롤되는 글로벌 워드라인에 병렬적으로 분기접속되는 복수개의 트랜지스터들로 이루어진 X어드레스 신호 출력부; 상기 X어드레스 신호 출력부를 구성하는 각 트랜지스터들의 출력신호에 의해 컨트롤되며 로컬X디코더부에서 출력되는 복수개의 워드라인 구동신호를 해당 워드라인에 순차적으로 인가하는 복수개의 트랜지스터들로 이루어진 워드라인 구동신호 출력부; 상기 워드라인 구동신호 출력부를 구성하는 각 트랜지스터들의 출력단과 상기 글로벌 워드라인 사이에 각각 구성되어 해당 워드라인의 플로팅 전압을 바이패스시키는 바이패스부를 포함하여 구성된다.
이하, 본 발명의 비휘발성 강유전체 메모리소자의 구동회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 설명하기 위한 셀 어레이의 구성도이다.
도 6에 도시한 바와 같이, 복수개의 서브 셀 어레이들로 구성된 메인 셀 어레이부(61)와, 상기 메인 셀 어레이부(61)의 일측에 형성된 글로벌 X디코더부(63)와, 상기 메인 셀 어레이부(61)의 다른 일측에 형성되는 스플릿 워드라인 구동부(65)와, 상기 메인 셀 어레이부(61)의 하측에 형성되는 비트라인 컨트롤부(67)와, 상기 스플릿 워드라인 구동부(65)의 하측에 형성되어 스플릿 워드라인으로 인가되는 LC1,LC2신호를 출력하는 로컬 컨트롤부(69)로 구성된다.
여기서, 상기 메인 셀 어레이부(61)는 레퍼런스 셀 어레이부를 포함하며 복수개의 단위 셀들로 구성된다.
상기 단위 셀을 도 7에 도시하였다.
도 7에 도시한 바와 같이, 일방향으로 형성된 제 1 스플릿 워드라인(SWL1)과, 상기 제 1 스플릿 워드라인(SWL1)과 일정거리를 두고 나란하게 형성된 제 2 스플릿 워드라인(SWL2)과, 상기 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 가로지르는 방향으로 형성되는 제 1 비트라인(Bit_n) 및 제 2 비트라인(Bit_n+1)과, 상기 제 1 스플릿 워드라인(SWL1)에 게이트 단자가 연결되고, 소오스 단자는 상기 제 1 비트라인(Bit_n)에 연결되며 드레인 단자는 제 1 강유전체 커패시터(FC1)의 일측에 연결되는 제 1 스위칭 트랜지스터(T1)과(여기서, 상기 제 1 강유전체 커패시터(FC1)의 다른 일측 단자는 상기 제 2 스플릿 워드라인(SWL2)에 연결됨), 게이트 단자가 상기 제 2 스플릿 워드라인(SWL2)에 연결되고 소오스는 상기 제 2 비트라인(Bit_n+1)에 연결되며 드레인 단자는 제 2 강유전체 커패시터(FC2)의 일측단자에 연결되는 제 2 스위칭 트랜지스터(T2)로 구성된다.
상기 제 2 강유전체 커패시터(FC2)의 다른 일측 단자는 상기 제 1 스플릿 워드라인(SWL1)에 연결된다.
이와 같은 단위 셀은 두 개의 스플릿 워드라인과 두 개의 비트라인, 그리고 각 비트라인과 스플릿 워드라인 사이에 형성되는 두 개의 스위칭 트랜지스터 및 두 개의 강유전체 커패시터로 구성된다.
한편, 도 8a 내지 8b는 도 7에 도시된 2T/2C구조의 단위 셀을 1T/1C구조의 단위 셀로 분리하여 도시한 것으로써, 도 8a와 도 8b를 결합하면 두 개의 단위 셀을 한쌍으로 하는 메모리 셀이 구성된다.
상기 한쌍의 메모리 셀을 구성하기 위한 하나의 단위 셀(C111)은 도 8a에 도시한 바와 같이, 제 1 스플릿 워드라인(SWL1)과, 상기 제 1 스플릿 워드라인(SWL1)과 일정거리를 두고 나란하게 형성되는 제 2 스플릿 워드라인(SWL2)과, 상기 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)을 가로지르는 방향으로 형성되는 제 1 비트라인(Bit_n)과, 게이트 단자가 상기 제 1 스플릿 워드라인(SWL1)에 연결되고, 소오스 단자는 상기 제 1 비트라인(Bit_n)에 연결되는 제 1 스위칭 트랜지스터(T1)와, 상기 제 1 스위칭 트랜지스터(T1)의 드레인 단자와 상기 제 2 스플릿 워드라인(SWL2) 사이에 형성되는 제 1 강유전체 커패시터(FC1)로 구성된다.
그리고 또 하나의 단위 셀(C121)은 도 8b에 도시한 바와 같이, 제 1 스플릿워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2), 상기 제 1, 제 2 스플릿 워드라인을 가로지르는 방향으로 형성된 제 2 비트라인(Bit_n+1), 게이트 단자가 상기 제 2 스플릿 워드라인(SWL2)에 연결되고, 소오스 단자는 상기 제 2 비트라인(Bit_n+1)에 연결되는 제 2 스위칭 트랜지스터(T2), 상기 제 2 스위칭 트랜지스터(T2)의 드레인과 상기 제 1 스플릿 워드라인(SWL1)의 사이에 구성된 제 2 강유전체 커패시터(FC2)로 이루어진다.
한편, 도 6의 구성을 반복적으로 구성하면 도 9과 같다.
도 9는 도 6의 구성을 기본으로 하여 레이아웃을 보다 효율적으로 이용하기 위한 구성도이다.
도 9에 도시한 바와 같이, 글로벌 X디코더부(63)와, 상기 글로벌 X디코더부(63)의 일측에 형성되는 제 1 메인 셀 어레이부(61)와, 상기 제 1 메인 셀 어레이부(61)의 일측에 형성되는 제 1 스플릿 워드라인 구동부(65)와, 상기 제 1 스플릿 워드라인 구동부(65)의 일측에 형성되는 제 2 스플릿 워드라인 구동부(65a)와, 상기 제 2 스플릿 워드라인 구동부(65a)의 일측에 형성되는 제 2 메인 셀 어레이부(61a)와, 상기 제 1 메인 셀 어레이부(61)의 하측에 형성되는 제 1 비트라인 컨트롤부(67)와, 상기 제 1 스플릿 워드라인 구동부(65)의 하측에 형성되는 제 1 로컬 컨트롤부(69)와, 상기 제 2 스플릿 워드라인 구동부(65a)의 하측에 형성되는 제 2 로컬 컨트롤부(69a)와, 상기 제 2 메인 셀 어레이부(61a)의 하측에 형성되는 제 2 비트라인 컨트롤부(67a)로 구성되며, 상기와 같은 구성은 반복적으로 구현된다.
이와 같이 구성함에 따라 하나의 글로벌 X디코더부(63)가 2개의 메인 셀 어레이부(61,61a) 및 두 개의 스플릿 워드라인 구동부(65,65a)를 공유함을 알 수 있다.
도 10은 도 9의 부분적 상세도로써, 도 6에 도시된 스플릿 워드라인 구동부를 중심으로 보다 상세하게 도시하였다.
도면에서 나타난 바와 같이, 두 개의 스플릿 워드라인 구동부(65,65a)가 서로 인접하게 구성되어 있다.
도면에서와 같이, 제 1, 제 2 스플릿 워드라인 구동부(65,65a)는 복수개의 서브 구동부(SD : Sub-Driver)로 구성되는데, 본 발명의 비휘발성 강유전체 메모리소자의 구동회로는 상기 서브-구동부에 관한 것이다.
글로벌 X디코더부(63)는 복수개의 글로벌 워드라인(GWL1, GWL2,...GWLn)들을 컨트롤한다.
그리고 각각의 글로벌 워드라인마다 서브 구동부(SD)가 연결된다.
각각의 스플릿 워드라인 구동부(65,65a)는 각각 글로벌 워드라인의 수 만큼 서브-구동부(SD)를 구비한다.
그리고 각 글로벌 워드라인(GWL1~GWLn)에는 제 1 스플릿 워드라인 구동부(65)의 서브-구동부와 제 2 스플릿 워드라인 구동부(65a)의 서브-구동부가 공통으로 연결된다.
도 11은 도 9의 로컬 컨트롤부에서 출력되는 신호(LC1,LC2)와 서브-구동부와의 관계를 나타내었다.
도 11에 도시한 바와 같이, 제 1 스플릿 워드라인 구동부(65)와 제 2 스플릿 워드라인 구동부(65a)의 서브-구동부(SD)는 글로벌 X디코더부(미도시)에서 출력되는 글로벌 워드라인(GWL)의 신호에 따라 동작하여 제 1 로컬 컨트롤부(69)에서 출력되는 신호(LC1,LC2)를 제 1 메인 셀 어레이부(61)의 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)로 인가한다.
그리고 제 2 로컬 컨트롤부(69a)에서 출력되는 신호(LC1,LC2)를 제 2 메인 셀 어레이부(61a)의 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)에 인가한다.
이하, 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 보다 상세하게 설명하기로 한다.
도 12는 도 11의 'A' 부분을 보다 상세하게 나타낸 것으로, 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 도시하였다.
도 12에 도시된 구동회로는 스플릿 워드라인 구동부를 구성하고 있는 복수개의 구동회로중 하나를 도시한 것이다.
도 12에 도시한 바와 같이, 글로벌 X디코더부(63)에서 출력되는 글로벌 워드라인(GWLn)에 시리얼하게 연결되는 제 1, 제 2 트랜지스터(T1, T2)로 이루어진 X어드레스 신호 출력부(120)와, 상기 각 트랜지스터의 드레인 전압에 의해 순차적으로 컨트롤되어 상기 제 2 로컬 컨트롤부(69a)에서 출력되는 두 개의 컨트롤 신호(LC1, LC2)를 제 2 메인 셀 어레이부(61a)의 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)에 순차적으로 인가하는 제 3, 제 4 트랜지스터(T3, T4)로 이루어진 스플릿 워드라인 구동신호 출력부(121)와, 상기 제 1 스플릿 워드라인(SWL1)과 상기 글로벌 워드라인(GWL) 사이에 연결되는 제 5 트랜지스터(T5) 및 상기 제 2 스플릿 워드라인(SWL2)과 상기 글로벌 워드라인(GWL) 사이에 연결되는 제 6 트랜지스터(T6)로 이루어진 바이패스부(123)를 포함하여 구성된다.
여기서, 제 1, 제 2 트랜지스터(T1,T2)와, 제 5, 제 6 트랜지스터(T5,T6)의 게이트에는 전원전압(PWR)이 인가되고, 상기 각 트랜지스터들은 앤모스 트랜지스터로 구성된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로의 동작을 설명하면 다음과 같다.
글로벌 워드라인(GWL)이 '하이'이고, 제 2 로컬 컨트롤부(69a)에서 출력되는 신호(LC1,LC2)가 모두 '하이'일 경우, 상기 1 트랜지스터(T1)의 드레인 노드(N1)가 '하이'가 되면, 제 3 트랜지스터(T3)가 턴-온된다.
따라서, 제 3 트랜지스터(T3)를 통해 하이레벨의 LC1신호가 제 1 스플릿 워드라인(SWL1)으로 전달된다.
이후, 상기 제 2 트랜지스터(T2)의 드레인 노드(N2)가 하이레벨이 되면 상기 제 4 트랜지스터(T4)가 턴-온되어 상기 LC2신호는 제 2 스플릿 워드라인(SWL2)로 전달된다.
이때, 상기 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)로 이루어진 바이패스부(123)은 상기 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL1)의 플로팅 전압을 바이패스시키기 역할을 한다.
즉, 글로벌 워드라인(GWL) 및 LC1, LC2신호가 모두 로우레벨일 경우, 상기 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 플로팅상태가 되는데, 이때 상기 제 1, 제 2 스플릿 워드라인에 유기된 플로팅전압을 상기 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)를 통해 글로벌 워드라인(GWL)으로 바이패스시킨다.
상기 제 5, 제 6 트랜지스터(T5,T6)는 구동전류가 매우 작은 앤모스 트랜지스터로 구성되며 항상 턴-온상태를 유지하고 있다.
이와 같이, 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)이 플로팅 상태가 되지 않도록 하므로써, 불필요하게 셀 데이터가 선택되지 않도록 한다.
이는 불필요하게 선택된 셀 데이터가 실제 데이터에 노이즈로 작용할 수 있는 요소를 미연에 제거하게 위한 것이다.
한편, 도 13은 도 12에 도시된 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로의 동작을 타이밍도로 나타낸 것이다.
글로벌 X디코더부(63)에서 출력되는 글로벌 워드라인 신호(GWL)는 t1구간에서 t5구간 동안 하이레벨로 활성화 되었다고 가정하면, 상기 X어드레스 신호 출력부(120)를 구성하고 있는 제 1, 제 2 트랜지스터(T1,T2)가 온(ON)되어 있으므로 제 1, 제 2 트랜지스터(T1,T2)의드레인 노드(N1,N2)로 하이레벨의 신호가 전달된다.
이때, t1구간동안 LC1, LC2신호는 로우상태로 있는 구간이므로 제 1 트랜지스터(T1)의 드레인 노드(N1)와 제 2 트랜지스터(T2)의 드레인 노드(N2)에 영향을 주지 못한다.
이후, t2구간에서 LC1,LC2신호가 하이레벨로 천이되면 제 3, 제 4 트랜지스터(T3,T4)는 상기 제 1, 제 2 트랜지스터(T1,T2)의 드레인 노드(N1,N2)에 의해 턴-온된다.
따라서, 하이레벨의 LC1,LC2신호는 제 3, 제 4 트랜지스터(T3,T4)를 통해 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)으로 전달된다.
이때, 스플릿 워드라인 구동신호 출력부(121)를 구성하고 있는 제 3, 제 4 트랜지스터(T3,T4)의 소오스와 상기 제 1 트랜지스터(T1,T2)의 드레인 노드(N1,N2)사이에는 커패시턴스 성분이 존재하게 되므로 LC1,LC2, 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)의 전압 상승에 따라 상기 드레인 노드(N1,N2)도 상승하게 된다.
상기 드레인 노드(N1,N2) 전압이 상승하게 되면, 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)가 상기 드레인 노드(N1,N2)의 상승전압에 대해서는 오프(OFF)상태에 있으므로 이 상승전압은 그대로 유지된다.
따라서, 상기 상승된 전압을 Vboost전압이라 하면, Vboost-Vtn만큼의 전압을 제 3, 제 4 트랜지스터(T3,T4)는 전달할 수가 있게 된다.
여기서, 상기 Vtn은 앤모스 트랜지스터의 문턱전압이다.
결국, LC1, LC2 전압에 상관없이 그리고 Vtn의 손실없이 LC1신호와 LC2신호를 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)으로 전달할 수 있다.
이어서, t3구간에서는 상기 LC1신호만이 로우레벨로 천이되면, 상기 제 1 스플릿 워드라인(SWL1)의 레벨도 로우레벨로 천이되어 제 1 트랜지스터(T1)의 드레인 노드(N1)의 전압이 t1구간의 상태로 되돌아간다.
이 상태에서도 제 2 트랜지스터(T2)는 계속해서 드레인 노드(N2) 전압에 대해 오프상태를 유지하므로 상승된 전압(Vboost)은 그대로 유지되어 LC2신호는 제 2 스플릿 워드라인(SWL2)에 전압의 손실없이 전달된다.
이어, t4구간에서는 LC1신호는 다시 하이레벨로 천이되고, LX2신호는 로우레벨로 천이된다.
LC2가 로우레벨로 천이되면, 제 2 스플릿 워드라인(SWL2)의 전압도 로우레벨로 천이된다.
한편, LC1신호가 하이레벨로 천이되면, 상기 제 1 스플릿 워드라인(SWL1)의 전압도 로우레벨에서 다시 하이레벨로 천이된다.
이에, 제 1 트랜지스터(T1)의 드레인 노드(N1)는 다시 상승된 전압(Vboost) 레벨로 상승하게 된다.
상기 상승된 전압 레벨을 갖는 드레인 노드(N1)의 전압은 상기 제 1, 제 2 트랜지스터(N1,N2)에 의해 차단되므로 LC1신호는 전압의 손실없이 제 1 스플릿 워드라인(SWL1)에 전달된다.
이어서, t5구간에서는 상기 LC1, LC2가 모두 로우레벨로 천이된다.
따라서, 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)도 모두 천이되어 비활성화 되는 구간이다.
이때, LC1,LC2신호가 로우레벨로 천이되면 상기 드레인 노드(N1,N2)의 전압은 다시 글로벌 워드라인(GWL)의 지배를 받는 레벨로 천이하게 된다.
이어서, t6구간에서는 선택된 글로벌 워드라인이 로우레벨로 천이되어 해당 로우 어드레스(Row address)가 비활성화된다.
한편, 도 12와 같은 구성을 반복적으로 구성하면 도 14와 같다.
도 14는 도 12를 이용하여 복수개의 스플릿 워드라인쌍을 갖는 비휘발성 강유전체 메모리소자의 구동회로를 구성한 것이다.
도 14에 도시한 바와 같이, 글로벌 워드라인(GWL)에 시리얼하게 연결되는 복수개의 앤모스 트랜지스터(T1,T2,...,Tn)들로 구성된 X어드레스 신호 출력부(120)와, 상기 각 앤모스 트랜지스터(T1,T2,...,Tn)들의 드레인 전압에 의해 컨트롤되어 로컬 컨트롤부에서 출력되는 컨트롤신호(LC1_1,LC2_1,LC1_2,LC2_2,...LC1_n,LC2_n)를 복수쌍의 제 1, 제 2 스플릿 워드라인(SWL1_1,SWL2_1,SWL1_2,SWL2_2,...SWL1_n,
SWL2_n)으로 출력하는 복수개의 앤모스 트랜지스터들로 구성된 스플릿 워드라인 구동신호 출력부(121)와, 상기 스플릿 워드라인 구동신호 출력부(121)를 구성하고 있는 각 앤모스 트랜지스터의 드레인과 상기 글로벌 워드라인(GWL) 사이에 구성되어 상기 각 스플릿 워드라인에 플로팅되는 플로팅전압을 바이패스 시키기 위해 복수개의 앤모스 트랜지스터들로 구성된 바이패스부(122)로 구성된다.
이어서, 도 15는 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 도시한 것이다.
상기 제 1 실시예에서는 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)가 글로벌 워드라인(GWL)에 직렬적으로 연결되었으나, 제 2 실시예에서는 병렬적으로 연결되어 있음을 볼 수 있다.
제 1, 제 2 트랜지스터(T1,T2)를 제외한 이하의 구성은 제 1 실시예와 동일하므로 생략한다.
이와 같이 병렬적으로 구성하므로써, 제 2 트랜지스터(T2)의 드레인 노드(N2)가 제 4 트랜지스터(T4)를 턴-온시킬 수 있는 충분한 전압이 되도록 한다.
만일, 제 2 트랜지스터(T2)에 의해 드레인 노드(N2)가 충분한 하이레벨이 되지 못하면 상기 제 4 트랜지스터(T4)가 충분히 열리지 못하게 되고, 이로인해 LC2신호가 제 2 스플릿 워드라인(SWL2)에 충분히 전달되지 못하기 때문이다.
여기서, 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 도면에는 도시하지 않았지만, 상기 도 14에서처럼, 복수개의 스플릿 워드라인쌍을 갖는 비휘발성 강유전체 메모리소자에서도 적용할 수 있다.
이상에서 설명한 본 발명의 제 1, 제 2 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 도 11에서 제 1 스플릿 워드라인 구동부(65)와 제 2 스플릿 워드라인 구동부(65a)를 독립적으로 적용하였을 경우에 대한 것이다.
여기서, 도 11에 도시된 제 1, 제 2 스플릿 워드라인 구동부(65,65a)를 독립적으로 적용하지 않고, 제 1 메인 셀 어레이부(61) 및 제 2 메인 셀 어레이부(61a)를 공유할 수 있는 하나의 스플릿 워드라인 구동부로 적용할 경우에는 서브-구동부를 이하에서 설명할 도 16과 같이 구성할 수 있다.
즉, 도 16은 본 발명의 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 도시한 것이다.
도면 설명에 앞서 SWL1_L, SWL2_L은 도 11의 구성에서 제 1 메인 셀 어레이부(61)와 연결된 스플릿 워드라인을 지칭하고, SWL1_R, SWL2_R은 제 2 메인 셀 어레이부(61a)와 연결된 스플릿 워드라인을 지칭한다.
그리고 LC1_L, LC2_L은 제 1 로컬 컨트롤부(69)에서 출력되는 컨트롤 신호를 지칭하고, LC1_R, LC2_R은 제 2 로컬 컨트롤부(69a)에서 출력되는 컨트롤 신호를 지칭한다.
이에, 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회는 글로벌 X디코더부(63)에 연결된 글로벌 워드라인(GWL)이 일방향으로 형성되고, 상기 글로벌 워드라인(GWL)에 상기 X어드레스 신호 출력부(120)를 구성하고 있는 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)가 시리얼하게 연결되고, 상기 제 1 트랜지스터(T1)의 드레인 노드(N1)의 전압에 의해 컨트롤되어 상기 LC1_L신호를 SWL1_L로 전달하는 제 3 트랜지스터(T3) 및 상기 제 2 트랜지스터(T2)의 드레인 노드(N2)의 전압에 의해 컨트롤되어 상기 LC2_L신호를 상기 SWL2_L로 전달하는 제 4 트랜지스터(T4)로 이루어진 제 1 스플릿 워드라인 구동신호 출력부(121a)와, 상기 제 1 트랜지스터(T1)의 드레인 노드(N1) 전압에 의해 컨트롤되어 상기 LC1_R 신호를 상기 SWL1_R로 전달하는 제 5 트랜지스터(T5) 및 상기 제 2 트랜지스터(T2)의 드레인 노드(N2) 전압에 의해 컨트롤되어 상기 LC2_R 신호를 상기 SWL2_R로 전달하는 제 6 트랜지스터(T6)로 이루어진 제 2 스플릿 워드라인 구동신호 출력부(121b)와, 상기 글로벌 워드라인(GWL)과 상기 SWL1_L 사이에 연결된 제 7 트랜지스터(T7) 및 상기 글로벌 워드라인과 상기 SWL2_L 사이에 연결된 제 8 트랜지스터(T8)로 이루어진 제 1 바이패스부(122a)와, 상기 글로벌 워드라인과 상기 SWL1_R 사이에 연결된 제 9 트랜지스터(T9) 및 상기 글로벌 워드라인과 상기 SWL2_R 사이에 연결된 제 10 트랜지스터(T10)로 이루어진 제 2 바이패스부(122b)를 포함하여 구성된다.
여기서, 상기 제 1, 제 2 바이패스부(122a,122b)는 각 스플릿 워드라인의 플로팅 전압을 바이패스시키기 위해 구동전류가 매우 작은 앤모스 트랜지스터들로 구성된다.
이와 같이 구성된 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 양쪽의 메인 셀 어레이부(제 1 메인 셀 어레이부와 제 2 메인 셀 어레이부)를 공유할 수 있으므로 레이아웃을 보다 효율적으로 이용할 수 있다.
여기서, LC1_L, LC2_L과 LC1_R, LC2_R이 동시에 하이레벨이 되지 않으므로 SWL1_L, SWL2_L과 SWL1_R, SWL2_R이 동시에 하이레벨의 신호가 인가되는 일은 발생하지 않는다.
이와 같은 본 발명의 제 3 실시예에 있어서도 도 14에서처럼 복수개의 스플릿 워드라인쌍을 갖는 비휘발성 강유전체 메모리소자에 적용할 수 있다.
이상에서 설명한 본 발명의 제 1, 제 2 실시예 및 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 스플릿 워드라인을 갖는 비휘발성 강유전체 메모리소자에 적용한 것이다.
한편, 도 17은 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 설명하기 위한 NAND형 비휘발성 강유전체 메모리 셀의 구성도이다.
상기 제 1, 제 2, 제 3 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 스플릿 워드라인을 갖는 비휘발성 강유전체 메모리소자에 적용한 것이고, 이하에서 설명할 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 NAND형 셀을 갖는 비휘발성 강유전체 메모리소자에 적용한 것이다.
도 17은 NAND형 비휘발성 강유전체 메모리 셀의 구성도로써, 일예로 4-NAND형 비휘발성 강유전체 메모리 셀을 도시하였다.
도 17에 도시한 바와 같이, 앤모스 트랜지스터(T1,T2,...T5)들이 직렬로 연결되고, 상기 트랜지스터들이 형성된 방향을 따라 비트라인(B/L)이 형성된다.
그리고 상기 트랜지스터들중 첫 번째 트랜지스터(T1)의 소오스와 마지막번째 트랜지스터(T5)의 드레인은 상기 비트라인(B/L)에 연결된다.
각 트랜지스터들의 게이트에는 워드라인(W/L)이 각각 연결되고, 마지막번째 트랜지스터(T5)의 게이트에는 WEC신호 라인이 연결된다.
여기서, WEC신호는 리드모드에서는 비활성화 상태를 유지하다가 라이트 모드에서만 활성화 상태를 유지하는 신호이다.
상기 트랜지스터(T1,T2,T3,T4)의 게이트에 연결된 워드라인(W/L1,...W/L4)과 해당 트랜지스터의 드레인 사이에는 강유전체 커패시터(FC1,...FC4)가 연결되고, 마지막번째 트랜지스터(T5)는 강유전체 커패시터를 갖지 않는다.
이와 같은 4-NAND형 비휘발성 메모리 셀들이 반복적으로 구성되어 하나의 메모리 셀 어레이를 구현한다.
또한, 도 17에 도시된 4-NAND형 이외에 2-NAND, 3-NAND, n-NAND형으로 구성할 수 있다.
본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 4-NAND형 비휘발성 강유전체 메모리소자를 예로하여 설명하기로 한다.
먼저, 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 설명하기 위해 4-NAND형 비휘발성 강유전체 메모리소자의 셀 어레이부의 구성을 살펴보기로 한다.
도 18은 4-NAND형 비휘발성 강유전체 메모리소자의 셀 어레부의 구성도이다.
즉, 도 18에 도시한 바와 같이, 글로벌 X디코더부(81)와, 상기 글로벌 X디코더부(81)의 일측에 형성된 제 1 메인 셀 어레이부(83)와, 상기 제 1 메인 셀 어레이부(83)의 일측에 형성된 제 1 워드라인 구동부(85)와, 상기 제 1 워드라인 구동부(85)의 일측에 형성된 제 2 워드라인 구동부(85a)와, 상기 제 2 워드라인 구동부(85a)의 일측에 형성되는 제 2 메인 셀 어레이부(83a)와, 상기 제 1 메인 셀 어레이부(83)의 하측에 형성되는 제 1 비트라인 구동부(87)와, 상기 제 1 비트라인 구동부(87) 일측의 상기 제 1 워드라인 구동부(85) 하측에 형성된 제 1 로컬 X디코더부(89)와, 상기 제 1 로컬 X디코더부(89)의 일측에 형성된 제 2 로컬 X디코더부(89a)와, 상기 제 2 로컬 X디코더부(89a) 일측의 상기 제 2 메인 셀 어레이부(83a) 하측에 형성되는 제 2 비트라인 컨트롤부(87a)를 포함하여 구성된다.
상기의 구성은 반복적으로 구성되며, 상기 제 1, 제 2 메인 셀 어레이부(83,83a)들은 각각 메인 셀 어레이부와 레퍼런스 셀 어레이부로 구성되며, 각 셀 어레이부는 복수개의 단위 셀들로 구성된다.
상기 단위 셀은 위에서 언급한 NAND형 비휘발성 강유전체 메모리셀로써, 4-NAND형 또는 멀티-NAND형 비휘발성 강유전체 메모리 셀이다.
그리고 상기 글로벌 X디코더부(81)는 복수개의 글로벌 워드라인(GWL)들을 컨트롤한다.
제 1, 제 2 로컬 X디코더부(89,89a)는 상기 NAND형 셀의 각각의 워드라인을 순차적으로 활성화시키기 위한 활성화신호(LXDEC1~LXDECn) 및 WEC신호를 출력한다.
상기 제 1, 제 2 워드라인 구동부(85,85a)는 복수개의 서브-구동부로 구성되며 각 서브-구동부는 글로벌 워드라인마다 연결된다.
도 19는 도 18의 부분적 상세도로써, 워드라인 구동부를 중심으로 보다 상세하게 도시하였다.
도 19에 도시한 바와 같이, 제 1 워드라인 구동부(85)와 제 2 워드라인 구동부(85a)가 나란히 배열되어 있고, 그 일측에 제 1 메인 셀 어레이부(83)와 제 2 메인 셀 어레이부(83a)가 각각 배열되어 있다.
이는 레이아웃을 보다 효율적으로 이용하기 위해서이다.
도면에서와 같이, 제 1, 제 2 워드라인 구동부(85,85a)는 복수개의 서브-구동부로 구성된다.
글로벌 X디코더부(81)에는 복수개의 글로벌 워드라인(GWL1,GWL2,...,GWL_n)들이 연결된다.
그리고 각각의 글로벌 워드라인마다 서브 구동부(SD)가 연결된다.
제 1, 제 2 워드라인 구동부(85,85a)는 각각 글로벌 워드라인의 수만큼 서브-구동부를 구비한다.
그리고 각 글로벌 워드라인에는 제 1 워드라인 구동부(85)의 서브-구동부와 제 2 워드라인 구동부(85a)의 서브-구동부가 공통으로 연결된다.
도 20은 도 19의 'B'부분의 상세도로써, 로컬 X디코더부에서 출력되는 신호들과 본 발명의 제 4 실시예인 서브-구동부와의 연결관계를 나타내었다.
도 20에 도시한 바와 같이, 본 발명의 제 4 실시예인 서브-구동부는 글로벌 X디코더부에서 출력되는 글로벌 워드라인(GWL)의 신호에 따라 동작하여 로컬 X디코더부에서 출력되는 신호(LXDEC1~LXDEC4, WEC)를 순차적으로 워드라인(WL1~WL4)에 인가한다.
이때, WEC신호는 라이트 모드 또는 재저장 모드에서만 활성화되는 신호이다.
도 21은 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 도시하였다.
도 21에 도시된 구동회로는 도 20의 서브-구동부의 상세구성도이다.
즉, 글로벌 X디코더부(도시하지 않음)와 연결되는 글로벌 워드라인(GWL)에 시리얼하게 연결된 4개의 앤모스 트랜지스터(T1,T2,T3,T4)들로 이루어진 X어드레스 신호 출력부(210)와, 상기 각 트랜지스터의 드레인 전압에 의해 순차적으로 컨트롤되어 로컬 X디코더부(도시하지 않음)의 출력신호(LXDEC1~LXDEC4)를 워드라인(WL1~WL4)에 순차적으로 인가하는 앤모스 트랜지스터(T5,T6,T7,T8)들로 이루어진 워드라인 구동신호 출력부(211)과, 상기 앤모스 트랜지스터(T5,T6,T7,T8)의 각각의 드레인단자와 상기 글로벌 워드라인(GWL) 사이에 연결되어 상기 각 워드라인의 플로팅 전압을 바이패스 시키는 앤모스 트랜지스터(T9,T10,T11,T12)들로 이루어진 바이패스부(212) 구성된다.
여기서, 상기 로컬 X디코더부는 LXDEC1~LXDEC4신호와 함께 WEC신호를 출력한다.
그리고 상기 X어드레스 신호 출력부(210)의 앤모스 트랜지스터(T4)의 드레인에는 제 1 스위칭 트랜지스터(TS1)가 연결되고, 상기 제 1 스위칭 트랜지스터(TS1)의 드레인 전압에 의해 컨트롤되어 상기 WEC신호를 스위칭하는 제 2 스위칭 트랜지스터(TS2)가 더 구성된다.
이와 같은 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로는 X어드레스 신호 출력부(210)의 앤모스 트랜지스터(T1~T4)가 순차적으로 턴-온됨에 따라 상기 각 드레인에 연결된 워드라인 구동신호 출력부(211)의 앤모스 트랜지스터(T5~T8)가 순차적으로 턴-온된다.
따라서, 상기 로컬 X디코더부의 출력신호(LXDEC1~LXDEC4)를 순차적으로 워드라인(WL1~WL4)에 인가하게 되며, 마지막으로 WEC신호가 인가된다.
한편, 글로벌 워드라인(GWL)과 각 워드라인(WL1~WL4)의 사이에 연결되는 앤모스 트랜지스터(T9~T12)들로 이루어진 바이패스부(212)는 해당 워드라인(WL1~WL4)의 플로팅 전압을 바이패스시키기 위한 역할을 한다.
즉, 글로벌 워드라인(GWL) 및 LXDEC1~LXDEC4신호가 모두 로우레벨일 경우, 상기 워드라인(WL1~WL4)이 플로팅 상태가 되는데, 이때 상기 워드라인에 유기된 플로팅 전압을 상기 앤모스 트랜지스터(T9,T10,T11,T12)를 통해 글로벌 워드라인(GWL)으로 바이패스시킨다.
상기 앤모스 트랜지스터(T9~T12)는 구동전류가 매우 작으며, 항상 턴-온상태를 유지하고 있다.
이와 같이, 워드라인(WL1~WL4)이 플로팅 상태가 되지 않도록 하므로써, 불필요하게 셀 데이터가 선택되지 않도록 한다.
이는 불필요하게 선택된 셀 데이터가 실제 데이터에 노이즈로 작용할 수 있는 요소를 미연에 제거하게 위한 것이다.
상기 도 21은 단위 셀이 4-NAND형인 경우를 도시한 것으로써, 만일 n-NAND형일 경우에는 상기 로컬 X디코더부는 WEC신호와 함께 LXDEC1~LXDECn을 출력한다.
그리고 글로벌 워드라인(GWL)에 시리얼하게 연결되어 X어드레스 신호 출력부(210)를 구성하는 앤모스 트랜지스터도 n개가 구성되며, 상기 n개의 트랜지스터의 각각의 드레인에 연결되어 워드라인 구동신호 출력부(211)를 구성하는 앤모스 트랜지스터도 n개가 구성된다.
상기와 같은 본 발명의 제 4 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로의 동작설명은 다음과 같다.
글로벌 워드라인(GWL)이 활성화됨에 따라 트랜지스터 T1이 턴-온되고 이에따라 트랜지스터 T1의 드레인이 하이레벨이 되어 트랜지스터 T5를 턴-온시킨다.
따라서, 로컬 X디코더부에서 출력되는 LXDEC1신호가 트랜지스터 T5를 통해 워드라인 WL1에 인가되어 활성화상태가 된다.
이때, 나머지 트랜지스터들은 비활성화 상태로서 오프(OFF)상태를 유지한다.
따라서, 상기 워드라인 WL1이 활성화됨에 따라 강유전체 커패시터 FC1에 저장되어 있던 데이터는 앤모스 트랜지스터 T1를 통해 비트라인으로 전달된다.
이와 같은 순서로 T2, T3, T4가 순차적으로 턴-온되어 강유전체 커패시터 FC2,FC3,FC4에 저장되어 있던 데이터를 순차적으로 리드하게 된다.
한편, 도 22에는 본 발명의 제 4 실시예에 따른 구동회로와 셀 어레이부와의 관계를 보다 상세하게 도시하였다.
도 22에 도시한 바와 같이, 로우(Row)방향으로 글로벌 워드라인(GWL_n)이 구성되고, 상기 글로벌 워드라인을 가로지르는 방향으로 복수개의 비트라인(...,B/L_n-1,B/L_n)들이 구성된다.
그리고 각 비트라인에 상응하여 4-NAND셀이 연결되며 상기 글로벌 워드라인(GWL_n)에는 4개의 앤모스 트랜지스터(T1~T4)로 이루어진 X어드레스 신호 출력부(210)가 구성된다.
상기 각 앤모스 트랜지스터(T1~T4)의 드레인에는 로컬 X디코더부에서 출력되는 컨트롤신호를 메인 셀 어레이부의 워드라인(WL1~WL4)으로 인가하는 4개의 앤모스 트랜지스터(T5~T8)으로 이루어진 워드라인 구동신호 출력부(211)가 구성된다.
그리고 글로벌 워드라인(GWL)과 상기 워드라인 구동신호 출력부(211)를 구성하고 있는 앤모스 트랜지스터(T5~T8)의 드레인 사이에는 상기 워드라인(WL1~WL4)의 플로팅 전압을 바이패스시키기 위한 4개의 앤모스 트랜지스터(T9~T12)로 이루어진 바이패스부(212)가 구성된다.
도면에서도 도시된 바와 같이, 리드 모드에서는 비활성화 상태를 유지하다가 라이트 모드가 시작되면 활성화 상태로 바뀌는 WEC신호는 로컬 X디코더부에서 LXDEC1~LXDEC4와 함께 출력된다.
그리고 상기 X어드레스 신호 출력부(210)의 4번째 앤모스 트랜지스터(T4)의 드레인에는 제 1 스위칭 트랜지스터(TS1)가 더 구성되고, 상기 제 1 스위칭 트랜지스터의 드레인 전압에 의해 컨트롤되어 상기 WEC신호를 메인 셀 어레이부의 WEC라인으로 인가하는 제 2 스위칭 트랜지스터(TS2)가 더 구성된다.
한편, 도 23은 본 발명의 제 5 실시예에 따른 비휘발성 강유전체 메모리소자의 구동회로를 도시하였다.
본 발명의 제 5 실시예 또한 4-NAND셀을 예로하여 설명하기로 한다.
도 23에 도시한 바와 같이, 본 발명의 제 5 실시예에 따르면, 글로벌 워드라인(GWL)과, 상기 글로벌 워드라인(GWL)에 병렬적으로 연결되며 순차적으로 턴-온되는 4개의 앤모스 트랜지스터(T1~T4)들로 이루어진 X어드레스 신호 출력부(210)와, 상기 각 트랜지스터의 드레인에 게이트가 연결되어 상기 드레인 전압에 의해 로컬 X디코더부에서 출력되는 LXDEC1~LXDEC4신호를 순차적으로 워드라인(WL1~WL4)에 전달하기 위한 4개의 앤모스 트랜지스터(T5,T6,T7,T8)들로 이루어진 워드라인 구동신호 출력부(211)와, 상기 각 워드라인과 상기 글로벌 워드라인(GWL)사이에 각각 구성되어 해당 워드라인의 플로팅 전압을 바이패스시키는 4개의 앤모스 트랜지스터(T9~T12)들로 이루어진 바이패스부(212)와, 상기 글로벌 워드라인(GWL)에 상기 4개의 앤모스 트랜지스터(T1~T4)와 함께 연결되는 제 1 스위칭 트랜지스터(TS1)와, 상기 제 1 스위칭 트랜지스터(TS2)의 드레인 전압에 의해 컨트롤되어 WEC신호를 스위칭하는 제 2 스위칭 트랜지스터(TS2)를 포함하여 구성된다.
상기 앤모스 트랜지스터(T1~T4, T9~T12, TS1, TS2)들은 항상 턴-온상태를 유지하고 있다.
이와 같은 본 발명의 제 5 실시예는 전술한 제 4 실시예와 비교하여 앤모스트랜지스터(T1~T4)가 글로벌 워드라인(GWL)에 대해 병렬적으로 구성되어 있음을 알 수 있다.
이와 같이 병렬적으로 구성하므로써, 트랜지스터 T4의 드레인 노드(N4)가 트랜지스터 T8을 턴-온시킬 수 있는 충분한 전압이 되도록 한다.
만일, 트랜지스터 T4에 의해 드레인 노드(N2)가 충분한 하이레벨이 되지 못하면 상기 트랜지스터 T8이 충분히 열리지 못하게 되고, 이로인해 LXDEC4신호가 워드라인(WL4)에 충분히 전달되지 못하기 때문이다.
이상 상술한 바와 같이, 본 발명의 비휘발성 강유전체 메모리소자의 구동회로는 다음과 같은 효과가 있다.
첫째, 로우(Row)방향의 어드레스 신호를 글로벌 X디코더부에서 디코딩하고, 이를 모든 로우방향의 셀 어레이가 공유하도록 함과 동시에 로우 컨트롤부(제 1, 제 2, 제 3 실시예)나, 로우 X디코더부(제 4, 제 5 실시예)에 의해 셀 워드라인이 선택되도록하므로써, 로우방향으로 셀 어레이부를 공유할 수 있어 워드라인 구동부의 구성을 간략화할 수 있다.
둘째, 레이아웃의 면적을 효율적으로 이용하여 전체적인 레이아웃의 면적을 최소화할 수 있어 집적화에 유리하다.
셋째, 워드라인 구동부를 앤모스 트랜지스터로만으로 구성하므로써, 피모스 트랜지스터를 이용하였을 경우에 비해 동일한 크기에서 전류 구동능력을 향상시킬 수가 있다.
넷째, 앤모스 트랜지스터만으로도 Vtn의 손실없이 로컬 컨트롤신호(LC1,LC2,
LC3...)나 로컬 X디코더부의 컨트롤신호(LXDEC1,LXDEC2,...)가 손실없이 워드라인에 그대로 전달되도록 할 수 있다.

Claims (17)

  1. 제 1 스플릿 워드라인과 제 2 스플릿 워드라인이 쌍을 이루어 복수개의 스플릿 워드라인쌍이 구성되고, 상기 스플릿 워드라인쌍을 가로지르는 방향으로 복수개의 비트라인이 구성되며 상기 스플릿 워드라인쌍들과 비트라인간의 사이에 스위칭 트랜지스터 및 강유전체 커패시터로 구성되는 단위 셀들로 이루어지는 셀 어레이부를 구비한 비휘발성 강유전체 메모리장치에 있어서,
    글로벌 X디코더부에 의해 컨트롤되는 글로벌 워드라인에 시리얼하게 연결된 복수개의 트랜지스터들로 이루어진 X어드레스 신호 출력부;
    상기 각 트랜지스터들의 출력전압에 의해 컨트롤되며 상기 제 1, 제 2 스플릿 워드라인쌍을 구동시키기 위한 구동신호를 출력하는 복수개의 트랜지스터들로 이루어진 스플릿 워드라인 구동신호 출력부;
    상기 글로벌 워드라인과 상기 제 1, 제 2 스플릿 워드라인 사이에 각각 구성되어 해당 스플릿 워드라인의 플로팅 전압을 바이패스시키기 위한 복수개의 트랜지스터들로 이루어진 바이패스부를 포함하여 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  2. 제 1 항에 있어서, 상기 트랜지스터들은 앤모스 트랜지스터들로 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  3. 제 1 항에 있어서, 상기 제 1, 제 2 스플릿 워드라인을 구동시키기 위한 구동신호는 로컬 컨트롤부에서 출력되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  4. 제 1 항에 있어서, 상기 X어드레스 신호 출력부 및 상기 바이패스부를 구성하는 상기 복수개의 트랜지스터들은 항상 턴-온상태를 유지하는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  5. 제 4 항에 있어서, 상기 바이패스부를 구성하는 상기 복수개의 트랜지스터들은 구동전류가 작은 앤모스 트랜지스터인 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  6. 제 1 항에 있어서, 스플릿 워드라인 구동신호 출력부를 구성하는 복수개의 트랜지스터들의 각각의 출력단은 스플릿 워드라인과 연결되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  7. 제 1 항에 있어서, 상기 X어드레스 신호 출력부를 구성하는 복수개의 트랜지스터들은 상기 글로벌 워드라인에 대해 병렬적으로 구성하는 것을 포함함을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  8. 제 1 항에 있어서, 상기 제 1, 제 2 스플릿 워드라인쌍들을 구동시키기 위한 구동신호를 출력하는 스플릿 워드라인 구동신호 출력부는 상기 X어드레스 신호 출력부를 구성하고 있는 복수개의 트랜지스터들의 각각의 출력단을 중심으로 좌우로 병렬접속되어 좌측의 제 1, 제 2 스플릿 워드라인과 우측의 제 1, 제 2 스플릿 워드라인으로 구동신호를 출력하는 것을 포함함을 특징으로하는 비휘발성 강유전체 메모리소자의 구동회로.
  9. 제 8 항에 있어서, 상기 좌측의 제 1, 제 2 스플릿 워드라인에 구동신호를 인가하기 위한 스플릿 워드라인 구동신호 출력부와 우측의 제 1, 제 2 스플릿 워드라인에 구동신호를 인가하기 위한 스플릿 워드라인 구동신호 출력부는 상기 X어드레스 신호 출력부를 공유하는 것을 특징으로 하는 비휘발성 메모리소자의 구동회는 것을 특징으로 하는 비휘발성 메모리소자의 구동회로.
  10. 비트라인에 분기접속되어 서로 시리얼하게 연결되며 각 게이트에는 워드라인이 연결되는 복수개의 트랜지스터들로 구성된 멀티-NAND셀들로 이루어진 셀 어레이부를 구비한 비휘발성 강유전체 메모리장치에 있어서,
    글로벌 X디코더부에 의해 컨트롤되는 글로벌 워드라인에 분기접속되어 서로 시리얼하게 연결되는 복수개의 트랜지스터들로 이루어진 X어드레스 신호 출력부;
    상기 X어드레스 신호 출력부를 구성하는 각 트랜지스터들의 출력전압에 의해 컨트롤되며 로컬 X디코더부에서 출력되는 복수개의 워드라인 구동신호를 해당 워드라인에 순차적으로 인가하는 복수개의 트랜지스터들로 이루어진 워드라인 구동신호 출력부;
    상기 워드라인 구동신호 출력부를 구성하는 각 트랜지스터들의 출력단과 상기 글로벌 워드라인 사이에 각각 구성되어 해당 워드라인의 플로팅 전압을 바이패스시키는 바이패스부를 포함하여 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  11. 제 10 항에 있어서, 상기 글로벌 X디코더부는 상기 복수개의 워드라인 구동신호와 함께 리드모드에서는 비활성화 상태를 유지하다가 라이트모드에서만 활성화 상태를 유지하는 신호(WEC)를 더 출력하는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  12. 제 10 항에 있어서, 상기 워드라인 구동신호 출력부를 구성하고 있는 복수개의 트랜지스터들의 최종단에는 상기 라이트모드에서만 활성화 상태를 유지하는 신호(WEC)를 상기 복수개의 워드라인과 함께 구성되는 WEC신호라인에 선택적으로 전달하기 위한 스위칭 트랜지스터가 더 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  13. 제 10 항에 있어서, 상기 X어드레스 신호 출력부를 구성하는 복수개의 트랜지스터들중 최종단에는 WEC신호를 상기 WEC라인으로 전달하는 상기 스위칭 트랜지스터를 제어하기 위한 또하나의 스위칭 트랜지스터가 더 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  14. 제 10 항에 있어서, 상기 트랜지스터들은 앤모스 트랜지스터들로 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  15. 제 10 항에 있어서, 상기 X어드레스 신호 출력부 및 상기 바이패스부를 구성하는 상기 복수개의 트랜지스터들은 항상 턴-온 상태를 유지하는 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  16. 제 15 항에 있어서, 상기 바이패스부를 구성하는 상기 복수개의 트랜지스터들은 구동전류가 작은 앤모스 트랜지스터인 것을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
  17. 제 10 항에 있어서, 상기 X어드레스 신호 출력부를 구성하는 복수개의 트랜지스터들은 상기 글로벌 워드라인에 대해 병렬적으로 구성하는 것을 포함함을 특징으로 하는 비휘발성 강유전체 메모리소자의 구동회로.
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