WO2024038981A1 - 메모리 디바이스 - Google Patents

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WO2024038981A1
WO2024038981A1 PCT/KR2023/000623 KR2023000623W WO2024038981A1 WO 2024038981 A1 WO2024038981 A1 WO 2024038981A1 KR 2023000623 W KR2023000623 W KR 2023000623W WO 2024038981 A1 WO2024038981 A1 WO 2024038981A1
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specific
memory cell
bit line
analog
enabled
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PCT/KR2023/000623
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조성환
김동환
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한국과학기술원
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Definitions

  • the present invention relates to memory devices, and more specifically, to memory devices that reduce the idle time of circuit elements that read data written in memory cells and write data to memory cells.
  • DRAM a representative element in semiconductor memory devices, records data in cells composed of one transistor and one capacitor. Depending on whether the capacitor is charged or discharged, the cell contains one bit of information, for example, "0". Or record "1".
  • the DRAM determines access to the capacitor by turning the transistor on/off through the word line, and writes data to the capacitor or reads data written into the capacitor through the bit line.
  • the reference voltage switch coupled to the bit line (BL) is enabled, so that the bit line is supplied with the reference voltage (VM) to the bit line.
  • VM reference voltage
  • ADC analog-to-digital converter
  • Digital data corresponding to the analog voltage stored in the capacitor is output by an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • digital data is converted to analog voltage and applied to the memory cell through the bit line (BL), thereby writing digital data to the memory cell or refreshing the memory cell.
  • the present applicant would like to propose a memory device that can reduce the idle time of circuit elements in the memory device.
  • the purpose of the present invention is to solve all of the above-mentioned problems.
  • Another purpose of the present invention is to improve the data processing ability per unit time of circuit elements included in a memory device.
  • Another object of the present invention is to reduce the overall circuit area of the memory device.
  • Another object of the present invention is to reduce idle time of circuit elements included in a memory device.
  • the characteristic configuration of the present invention is as follows.
  • first word lines and first bit lines are formed into rows and columns, First memory cells that operate by signals from first word lines are coupled to the first bit lines, and first reference voltage switches that are enabled in precharge mode to supply a reference voltage are connected to the first bit lines.
  • a 1_1 switch one end of which is connected to a first specific bit line, which is one bit line included in the coupled first memory cell matrix;
  • Second word lines and second bit lines are formed into rows and columns, Second memory cells that operate by signals from the second word lines are coupled to the second bit lines, and second reference voltage switches that are enabled in precharge mode to supply a reference voltage are connected to the second bit lines.
  • a 1_2 switch one end of which is connected to a second specific bit line, which is one bit line included in the second memory cell matrix coupled to;
  • a first input terminal is connected to a reference voltage terminal that supplies the reference voltage, a second input terminal is connected to the other end of the 1_1 switch and the other end of the 1_2 switch, and a certain bit line coupled to the first specific bit line an amplifier that amplifies and outputs an analog voltage written in a first specific memory cell, which is one memory cell, or a second specific memory cell, which is one memory cell coupled to the second specific bit line; an analog-to-digital converter connected to the output terminal of the amplifier and converting the output voltage of the amplifier into digital data to output digital data; Record digital data, which is digital data to be written in any one memory cell coupled to the first specific bit line or any one memory cell coupled to the second specific bit line, or output by the analog-to-digital converter.
  • a digital-to-analog converter that converts the output digital data into an analog voltage and outputs an input analog voltage
  • a 2_1 switch one end of which is connected to the first specific bit line and the other end of which is connected to the output terminal of the digital-to-analog converter
  • a 2_2 switch one end of which is connected to the second specific bit line and the other end of which is connected to the output terminal of the digital-to-analog converter.
  • the 1_1 write digital data written in a 1_1 specific memory cell which is one of the first specific memory cells coupled to the first specific bit line
  • the In an operation mode of writing 2_1 write digital data to a 2_1 specific memory cell which is one of the specific memory cells
  • a first specific reference voltage switch coupled to the first specific bit line is enabled, and the 1_1 switch is enabled.
  • the enabled 1_1 operation mode the first specific bit line is precharged, the first specific reference voltage switch is disabled, the 1_1 specific memory cell is enabled, and the 2_1 specific memory cell is enabled.
  • the amplifier corresponds to the 1_1 written digital data written to the 1_1 specific memory cell.
  • the 1_1 output voltage obtained by amplifying the 1_1 analog voltage is output, and the 2_1 input analog voltage converted to the 2_1 write digital data to be written into the 2_1 specific memory cell by the digital-analog converter is output.
  • the 2_1 write digital data is written to the 2_1 specific memory cell, the 1_1 specific memory cell is disabled, the 2_1 specific memory cell is disabled, and the 1_1 switch
  • the digital-to-analog converter is disabled, and the analog-to-digital converter is enabled, the analog-to-digital converter outputs from the amplifier.
  • a memory device is disclosed, characterized in that it converts the 1_1 output voltage and outputs 1_1 output digital data.
  • the analog-to-digital converter is enabled, and the analog-to-digital converter outputs a 2_1 output voltage from the amplifier - the 2_1 output voltage is the 2_1 specific memory cell or
  • the 2_1 analog voltage corresponding to the 2_1 write digital data written in the 2_2 specific memory cell, which is another memory cell coupled to the second bit line, is the voltage amplified by the amplifier - and converts 2_1 output digital data.
  • a memory device characterized in that outputs is disclosed.
  • one of the 2_1 specific memory cell and the 2_2 specific memory cell is enabled, and the 2_1 output digital data is converted to the 2_1 input by the digital-analog converter.
  • a memory device is disclosed, wherein an analog voltage is applied to the second specific bit line to refresh one of the 2_1 specific memory cell and the 2_2 specific memory cell.
  • 1_1 write digital data is written into a 1_1 specific memory cell, which is one of the first specific memory cells coupled to the first specific bit line, and a second specific memory coupled to the second specific bit line.
  • a second specific reference voltage switch coupled to the second specific bit line is enabled, and the 1_2 switch is turned on.
  • the second specific bit line is precharged, the second specific reference voltage switch is disabled, the 1_1 specific memory cell is enabled, and the 2_1 specific memory cell is By the 2_2 operation mode in which the 2_1 switch is enabled and the digital-to-analog converter is enabled, the amplifier corresponds to the 2_1 written digital data written to the 2_1 specific memory cell.
  • a 2_1 output voltage obtained by amplifying the 2_1 analog voltage is output, and the 1_1 input analog voltage converted from the 1_1 write digital data to be written into the 1_1 specific memory cell by the digital-analog converter is converted to the 1_1 input analog voltage.
  • the 1_1 write digital data is written to the 1_1 specific memory cell, the 1_1 specific memory cell is disabled, the 2_1 specific memory cell is disabled, and the 1_2 switch is turned on.
  • the 2_3 operation mode in which the 2_1 switch is disabled, the digital-to-analog converter is disabled, and the analog-to-digital converter is enabled, the analog-to-digital converter is output from the amplifier.
  • a memory device is disclosed, characterized in that it converts the 2_1 output voltage and outputs 2_1 output digital data.
  • the analog-to-digital converter is enabled, and the analog-to-digital converter outputs a 1_1 output voltage from the amplifier - the 1_1 output voltage is, the 1_1 specific memory cell or
  • the 1_1 analog voltage corresponding to the 1_1 write digital data written in the 1_2 specific memory cell, which is another memory cell coupled to the first specific bit line, is the voltage amplified by the amplifier - and converts - to a 1_1 output digital
  • a memory device characterized by outputting data is disclosed.
  • any one of the 1_1 specific memory cell and the 1_2 specific memory cell is enabled, and the 1_1 output digital data is converted to the 1_1 input by the digital-analog converter.
  • a memory device is disclosed, wherein an analog voltage is applied to the first specific bit line to refresh one of the 1_1 specific memory cell and the 1_2 specific memory cell.
  • the amplifier includes an op-amp in which the first input terminal is a non-inverting input terminal and the second input terminal is an inverting input terminal, a feedback capacitor, and a feedback switch, and the feedback capacitor and the feedback switch are connected to the second input terminal. and a memory device coupled between the output terminals and formed in parallel with each other.
  • the feedback switch is enabled when a first specific reference voltage switch coupled to the first specific bit line is enabled or a second specific reference voltage switch coupled to the second specific bit line is enabled.
  • a memory device characterized by being disclosed is disclosed.
  • the present invention has the effect of reducing the overall circuit area of the memory device by allowing circuit elements included in the memory device to control two or more bit lines.
  • the present invention has the effect of reducing idle time of circuit elements included in the memory device.
  • the present invention has the effect of improving the data processing capability per unit time of the circuit elements included in the memory device by reducing the idle time of the circuit elements included in the memory device.
  • FIG. 1A and 1B are diagrams for explaining the operation of a conventional DRAM
  • Figure 2 is a diagram schematically showing a memory device according to an embodiment of the present invention.
  • 3A to 4C schematically show timing diagrams for various operating modes of a memory device according to an embodiment of the present invention
  • Figure 5 is a diagram for explaining the difference between a conventional memory device and a memory device according to an embodiment of the present invention.
  • the present invention encompasses all possible combinations of the embodiments shown herein. It should be understood that the various embodiments of the present invention are different from one another but are not necessarily mutually exclusive. For example, specific shapes, structures and characteristics described herein with respect to one embodiment may be implemented in other embodiments without departing from the spirit and scope of the invention. Additionally, it should be understood that the location or arrangement of individual components within each disclosed embodiment may be changed without departing from the spirit and scope of the invention. Accordingly, the detailed description that follows is not intended to be taken in a limiting sense, and the scope of the invention is limited only by the appended claims, together with all equivalents to what those claims assert, if properly described. Similar reference numbers in the drawings refer to identical or similar functions across various aspects.
  • Memory devices include Dynamic Random Access Memory (DRAM), Synchronous DRAM (SDRAM), Static RAM (SRAM), Double Date Rate SDRAM (DDR SDRAM), DDR2 SDRAM, DDR3 SDRAM, Phase-change RAM (PRAM), It may be any one memory device among random access memories (RAM) including MRAM (Magnetic RAM), RRAM (Resistive RAM), etc., and the description below will focus on DRAM.
  • the memory cell includes a switch element switched by a word line signal and a cell capacitor that stores charge.
  • the cell capacitor may also be referred to as a memory cell.
  • Figure 2 schematically shows a memory device according to an embodiment of the present invention.
  • the memory device 1000 has a first memory cell matrix MAT#1 in which first word lines and first bit lines are formed in rows and columns. First memory cells that operate by signals from word lines may be coupled to first bit lines.
  • first reference voltage switches that are enabled in precharge mode and supply a reference voltage (VM) may be coupled to each of the first bit lines.
  • one end of the 1_1 switch 1200_1 may be connected to the first specific bit line BL#1, which is one of the first bit lines included in the first memory cell matrix MAT#1. there is.
  • the memory device 1000 receives signals of the second word lines in a second memory cell matrix (MAT#2) in which the second word lines and the second bit lines are formed in rows and columns. Second memory cells operating by can be coupled to the second bit lines.
  • MAT#2 second memory cell matrix
  • Second memory cells operating by can be coupled to the second bit lines.
  • second reference voltage switches that are enabled in precharge mode and supply a reference voltage (VM) may be coupled to each of the second bit lines.
  • one end of the 1_2 switch 1200_2 may be connected to the second specific bit line BL#2, which is one of the second bit lines included in the second memory cell matrix MAT#2. there is.
  • a first specific memory cell which is a memory cell coupled to the first specific bit line (BL#1)
  • a second specific memory cell which is a memory cell coupled to the second specific bit line (BL#2).
  • the first input terminal of the amplifier 1300 which amplifies and outputs the recorded analog voltage, is connected to the reference voltage terminal supplying the reference voltage (VM), and the second input terminal is connected to the other end of the 1_1 switch (1200_1) and the 1_2 switch. It can be connected to the other end of (1200_2).
  • the amplifier and the bit line are directly connected as shown in FIG. 1A, but in the memory device 1000 according to an embodiment of the present invention, the amplifier 1300 is connected as shown in FIG. 2.
  • the 1_1 switch (1200_1) and the 1_2 switch (1200_2) are formed between the bit lines (BL#1, BL#2), so that the first specific bit line included in the first memory cell matrix (MAT#1) (BL#1) and the second specific bit line (BL#2) included in the second memory cell matrix (MAT#2) are distinguished.
  • the amplifier 1300 may include an op-amp 1310 in which the first input terminal is a non-inverting input terminal and the second input terminal is an inverting input terminal, a feedback capacitor 1320, and a feedback switch 1330.
  • the feedback capacitor 1320 and the feedback switch 1330 are coupled between the second input terminal and the output terminal, and the feedback capacitor 1320 and the feedback switch 1330 may be formed in parallel with each other.
  • the feedback switch 1330 enables the first specific reference voltage switch 1100_1 coupled to the first specific bit line (BL#1) or the second specific reference voltage switch 1100_1 coupled to the second specific bit line (BL#2).
  • a specific reference voltage switch (not shown) is enabled, the amount of charge stored in the feedback capacitor 1320 can be made to 0.
  • an analog-to-digital converter that converts the output voltage of the amplifier 1300 into digital data and outputs digital data may be connected to the output terminal of the amplifier 1300.
  • the memory device 1000 includes any one memory cell coupled to the first specific bit line (BL#1) or any memory cell coupled to the second specific bit line (BL#2).
  • a digital-to-analog converter (DAC) that converts the recorded digital data, which is digital data to be written into a single memory cell, or the output digital data output by an analog-to-digital converter (ADC) into an analog voltage and outputs an analog voltage. It can be included.
  • one end of the 2_1 switch 1400_1 may be connected to the first specific bit line BL#1, and the other end of the 2_1 switch 1400_1 may be connected to the output terminal of the digital-to-analog converter (DAC).
  • DAC digital-to-analog converter
  • one end of the 2_2 switch (1400_2) may be connected to the second specific bit line (BL#2), and the other end of the 2_2 switch (1400_2) may be connected to the output terminal of the digital-to-analog converter (DAC).
  • DAC digital-to-analog converter
  • the timing diagram area corresponding to each operation mode to be described below is indicated with a thick solid line, and the timing diagram area not corresponding to each operation mode is indicated with a dotted line.
  • any one memory of the second specific bit line (BL#2)
  • BL#2 any one memory of the second specific bit line
  • the 1_1 write digital data written in the 1_1 specific memory cell which is one of the first specific memory cells coupled to the first specific bit line (BL#1)
  • the 1_1 write digital data written in the 1_1 specific memory cell is read and the second specific bit line (BL#1) is read.
  • a first specific bit line (BL#1) ) may be enabled, and the first specific reference voltage switch 1100_1 may be enabled, and the 1_1 switch 1200_1 may be enabled.
  • the first specific bit line BL#1 may be precharged. That is, the parasitic capacitor generated in the first specific bit line BL#1 may be charged with a charge according to the reference voltage VM.
  • the first specific reference voltage switch 1100_1 is disabled, and according to the first specific word line signal WL (BL#1), the 1_1 specific memory cell is enabled, the 2_1 specific memory cell is enabled according to the second specific word line signal (WL (BL#2)), the 2_2 switch (1400_2) is enabled, and the digital-to-analog converter (DAC) is enabled. It can be enabled.
  • the amplifier (AMP) may output a 1_1 output voltage obtained by amplifying the 1_1 analog voltage corresponding to the 1_1 written digital data written in the 1_1 specific memory cell.
  • the amplifier (AMP) is a switched capacitor operational amplifier using the feedback capacitor 1320, the first memory recorded in the 1_1 specific memory cell through capacitive feedback by the feedback capacitor 1320 A 1_1 output voltage obtained by amplifying the 1_1 analog voltage corresponding to the 1_1 recorded digital data may be output.
  • the digital-analog converter converts the 2_1 write digital data to be written into the 2_1 specific memory cell into the 2_1 input analog voltage, that is, converts the 2_1 write digital data to the bit code of the digital data (2_1 write digital data).
  • the corresponding analog voltage (2_1 input analog voltage) is output, and the 2_1 input analog voltage is applied to the second specific bit line (BL#2), so that the 2_1 write digital data can be written to the 2_1 specific memory cell.
  • the 1_1 specific memory cell is disabled, the 2_1 specific memory cell is disabled, the 1_1 switch 1200_1 is disabled, and the 2_2 switch ( 1400_2) is disabled, the digital-to-analog converter (DAC) is disabled, and the analog-to-digital converter (ADC) can be enabled.
  • the analog-to-digital converter (ADC) can convert the 1_1 output voltage output from the amplifier (AMP) into 1_1 output digital data and output it. That is, the analog-to-digital converter (ADC) converts the 1_1 output voltage of the amplifier (AMP) into a bit code and outputs it.
  • the memory device 1000 may be a multi-level memory device for recording multi-bit data, and the information regarding digital data write and read in the multi-level memory device is filed by the present applicant. It can be easily understood through the registered Korean Patent No. 10-2416605 and Korean Patent No. 10-2361253.
  • the analog-to-digital converter (ADC) may be enabled.
  • the analog-to-digital converter (ADC) may convert the 2_1 output voltage output from the amplifier and output 2_1 output digital data. That is, the analog-to-digital converter (ADC) converts the 2_1 output voltage of the amplifier into a bit code and outputs it.
  • the 2_1 output voltage is the 2_1 output voltage corresponding to the 2_1 write digital data written in the 2_2 specific memory cell, which is the 2_1 specific memory cell or another memory cell coupled to the second specific bit line (BL#2).
  • 2_1 The analog voltage may be a voltage amplified through capacitive feedback in an amplifier (AMP).
  • the second specific bit line An analog-to-digital converter (ADC) for reading data written in a 2_2 specific memory cell, which is a 2_1 specific memory cell coupled to (BL#2) or another memory cell coupled to a second specific bit line (BL#2). ) operations can be performed.
  • ADC analog-to-digital converter
  • the 2_1 specific memory cell and the 2_2 By inputting the 2_1 output digital data, which is the output signal of the analog-to-digital converter (ADC) that reads the digital data written in one of the specific memory cells, to the digital-to-analog converter (DAC), the digital-to-analog converter (DAC) Converts the 2_1 output digital data to the 2_1 input analog voltage, that is, outputs an analog voltage (2_1 input analog voltage) corresponding to the bit code of the digital data (2_1 output digital data), and the 2_1 input analog voltage is By being applied to the second specific bit line (BL#2), one of the 2_1 specific memory cell and the 2_2 specific memory cell (i.e., the memory cell in which the 2_1 write digital data was written) can be refreshed.
  • the second specific bit line BL#2
  • a refresh operation necessary for the process may be performed.
  • any one of the second specific bit line (BL#2) has been described.
  • any one of the first specific bit line (BL#1) will be described.
  • 1_1 write digital data is written to a 1_1 specific memory cell, which is one of the first specific memory cells coupled to the first specific bit line (BL#1), and the 1_1 write digital data is written to the second specific bit line (BL#1).
  • the second specific bit line (BL#2) may be enabled, and the 1_2 switch 1200_2 may be enabled.
  • the second specific bit line BL#2 may be precharged. That is, the parasitic capacitor generated in the second specific bit line BL#2 may be charged with a charge according to the reference voltage VM.
  • the second specific reference voltage switch is disabled according to the 2_2 operation mode, and the 1_1 specific memory cell is enabled according to the first specific word line signal (WL(BL#1)).
  • the second specific word line signal WL (BL#2)
  • the 2_1 specific memory cell is enabled, the 2_1 switch (1400_1) is enabled, and the digital-to-analog converter (DAC) is enabled.
  • DAC digital-to-analog converter
  • the amplifier (AMP) may output a 2_1 output voltage obtained by amplifying the 2_1 analog voltage corresponding to the 2_1 written digital data written in the 2_1 specific memory cell.
  • the amplifier (AMP) is a switched capacitor operational amplifier using the feedback capacitor 1320, the capacitive feedback by the feedback capacitor 1320 corresponds to the 2_1 written digital data written in the 2_1 specific memory cell.
  • the 2_1 output voltage obtained by amplifying the 2_1 analog voltage may be output.
  • the digital-analog converter converts the 1_1 write digital data to be written into the 1_1 specific memory cell into the 1_1 input analog voltage, that is, converts the 1_1 write digital data to the bit code of the digital data (1_1 write digital data).
  • the corresponding analog voltage (1_1 input analog voltage) is output, and the 1_1 input analog voltage is applied to the first specific bit line (BL#1), so that 1_1 write digital data can be written to the 1_1 specific memory cell.
  • the 1_1 specific memory cell is disabled, the 2_1 specific memory cell is disabled, the 1_2 switch 1200_2 is disabled, and the 2_1 switch ( 1400_1) is disabled, the digital-to-analog converter (DAC) is disabled, and the analog-to-digital converter (ADC) can be enabled.
  • the analog-to-digital converter (ADC) can convert the 2_1 output voltage output from the amplifier (AMP) into 2_1 output digital data and output it. That is, the analog-to-digital converter (ADC) converts the 2_1 output voltage of the amplifier (AMP) into a bit code and outputs it.
  • the analog-to-digital converter (ADC) may be enabled.
  • the analog-to-digital converter (ADC) may convert the 1_1 output voltage output from the amplifier (AMP) and output 1_1 output digital data. That is, the analog-to-digital converter (ADC) converts the 1_1 output voltage of the amplifier (AMP) into a bit code and outputs it.
  • the 1_1 output voltage is the 1_1 output voltage corresponding to the 1_1 write digital data written in the 1_2 specific memory cell, which is the 1_1 specific memory cell or another memory cell coupled to the first specific bit line (BL#1).
  • 1_1 The analog voltage may be a voltage amplified through capacitive feedback in an amplifier (AMP).
  • the first specific bit line An analog-to-digital converter (ADC) to read data written in the 1_1 specific memory cell coupled to (BL#1) or the 1_2 specific memory cell, which is another memory cell coupled to the first specific bit line (BL#1). ) operations can be performed.
  • ADC analog-to-digital converter
  • the 1_1 specific memory cell and the 1_2 By inputting the 1_1 output digital data, which is the output signal of the analog-to-digital converter (ADC) that reads the digital data written in one of the specific memory cells, to the digital-to-analog converter (DAC), the digital-to-analog converter (DAC) Converts the 1_1 output digital data to the 1_1 input analog voltage, that is, outputs an analog voltage (1_1 input analog voltage) corresponding to the bit code of the digital data (1_1 output digital data), and the 1_1 input analog voltage is By being applied to the first specific bit line (BL#1), one of the 1_1 specific memory cell and the 1_2 specific memory cell (that is, the memory cell in which the 1_1 write digital data was written) can be refreshed.
  • BL#1 first specific bit line
  • the data written in any one of the 1_1 specific memory cell and the 1_2 specific memory cell i.e., the 1_1 written digital data
  • necessary refresh operations may be performed.
  • FIG. 5 schematically shows a conventional memory device (left) and a memory device 1000 (right) according to an embodiment of the present invention.
  • the memory device 1000 when there are two memory cell matrices with M bit lines, M amplifiers, analog-to-digital converters, and digital-to-analog converters are sufficient.
  • the total circuit area of the memory device 1000 according to an embodiment of the present invention is reduced compared to the total circuit area of a conventional memory device, so the manufacturing cost of the memory device can be dramatically reduced.

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Abstract

워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서, 워드라인들과 비트라인들을 로우 및 컬럼으로 형성하고, 이들과 연결되는 스위치들, 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기, 증폭기의 출력단에 연결된 아날로그-디지털 컨버터, 및 기록 디지털 데이터 또는 아날로그-디지털 컨버터에 의해 출력되는 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터를 포함하는 메모리 디바이스가 개시된다.

Description

메모리 디바이스
본 발명은 메모리 디바이스에 관한 것으로, 보다 상세하게는, 메모리 셀에 기록된 데이터를 읽고, 메모리 셀에 데이터를 기록하는 회로 소자들의 유휴 시간(idle time)을 감소시킨 메모리 디바이스에 관한 것이다.
반도체 메모리 디바이스에서 대표적인 소자인 디램은 하나의 트랜지스터와 하나의 캐패시터로 구성된 셀들에 데이터를 기록하는 것으로, 캐패시터에 전하를 충전하거나 방전하는지 여부에 따라 셀에 하나의 비트 정보, 일례로, "0" 또는 "1"을 기록한다.
또한, 최근에는 하나의 트랜지스터와 하나의 캐패시터를 포함하는 셀에 하나의 비트 정보, 즉, "0" 또는 "1"의 1비트 정보를 저장하는 것과는 달리, 하나의 셀에 1비트를 초과하는 데이터를 저장하여 데이터 저장 용량을 증대시킨 멀티 레벨 디램이 제안되고 있다.
그리고, 디램은, 워드라인을 통해 트랜지스터를 온/오프 시킴으로써 캐패시터에 대한 접근 여부를 결정하며, 비트라인을 통해 캐패시터에 데이터를 기록하거나 캐패시터에 기록된 데이터를 읽는다.
일례로, 도 1a 및 도 1b를 참조하여 디램의 동작에 대해서 설명하면, 비트라인(BL)에 결합된 기준 전압 스위치가 인에이블 됨으로써, 비트라인에 기준 전압(VM)이 공급됨에 따라 비트라인이 프리차징 되고, 워드라인(WL)을 통해 메모리 셀의 트랜지스터가 인에이블 됨으로써, 메모리 셀의 캐패시터에 저장된 아날로그 전압이 증폭기에 의해 증폭되며, 아날로그-디지털 컨버터(ADC)가 인에이블 됨으로써, 메모리 셀의 캐패시터에 저장된 아날로그 전압에 대응되는 디지털 데이터가 아날로그-디지털 컨버터(ADC)에 의해 출력된다. 또한, 디지털-아날로그 컨버터(DAC)가 인에이블 됨으로써, 디지털 데이터가 아날로그 전압으로 변환되어 비트라인(BL)을 통해 메모리 셀에 인가됨으로써 메모리 셀에 디지털 데이터를 기록하거나, 메모리 셀의 리프레시가 이루어진다.
이때, 도 1b를 통해 확인할 수 있는 바와 같이, 오퍼레이션#1(OP#1)에 대한 동작이 완료된 이후에, 오퍼레이션#2(OP#2)에 대한 동작이 수행되므로, 리드(read)-라이트(write) 사이클이 길어져, 메모리 디바이스에 포함된 각각의 회로 소자, 즉, 증폭기(AMP), 아날로그-디지털 컨버터(ADC) 및 디지털-아날로그 컨버터(DAC)의 유휴 시간(IDLE)이 매우 큰 것을 알 수 있다.
따라서, 본 출원인은 메모리 디바이스에서의 회로 소자들의 유휴 시간을 감소시킬 수 있도록 하는 메모리 디바이스를 제안하고자 한다.
본 발명은 상술한 문제점을 모두 해결하는 것을 그 목적으로 한다.
또한, 본 발명은 메모리 디바이스에 포함된 회로 소자들의 단위 시간당 데이터 처리 능력을 향상시키는 것을 다른 목적으로 한다.
또한, 본 발명은 메모리 디바이스의 전체 회로 면적을 감소시키는 것을 또 다른 목적으로 한다.
또한, 본 발명은 메모리 디바이스에 포함된 회로 소자들의 유휴 시간을 감소시키는 것을 또 다른 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한, 본 발명의 특징적인 구성은 하기와 같다.
본 발명의 일 태양에 따르면, 워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서, 제1 워드라인들과 제1 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제1 워드라인들의 신호에 의해 동작하는 제1 메모리 셀들이 상기 제1 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제1 기준 전압 스위치들이 상기 제1 비트라인들에 결합되어 있는 제1 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제1 특정 비트라인에 일측단이 연결되는 제1_1 스위치;제2 워드라인들과 제2 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제2 워드라인들의 신호에 의해 동작하는 제2 메모리 셀들이 상기 제2 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제2 기준 전압 스위치들이 상기 제2 비트라인들에 결합되어 있는 제2 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제2 특정 비트라인에 일측단이 연결되는 제1_2 스위치; 제1 입력단이 상기 기준 전압을 공급하는 기준 전압단에 연결되고, 제2 입력단이 상기 제1_1 스위치의 타측단 및 상기 제1_2 스위치의 타측단에 연결되며, 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제2 특정 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기; 상기 증폭기의 출력단에 연결되며, 상기 증폭기의 출력 전압을 디지털 데이터로 변환한 출력 디지털 데이터를 출력하는 아날로그-디지털 컨버터; 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀에 기록하고자 하는 디지털 데이터인 기록 디지털 데이터, 또는 상기 아날로그-디지털 컨버터에 의해 출력되는 상기 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터; 상기 제1 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_1 스위치; 및 상기 제2 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_2 스위치;를 포함하는 메모리 디바이스가 개시된다.
일례로서, 상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽고, 상기 제2 특정 비트라인에 결합된 상기 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 제2_1 기록 디지털 데이터를 기록하는 동작 모드에서, 상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_1 스위치가 인에이블 되는 제1_1 동작 모드에 의해, 상기 제1 특정 비트라인이 프리차징되고, 상기 제1 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_2 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제1_2 동작 모드에 의해, 상기 증폭기에서 상기 제1_1 특정 메모리 셀에 기록된 상기 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 특정 메모리 셀에 기록하고자 하는 상기 제2_1 기록 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 기록 디지털 데이터가 상기 제2_1 특정 메모리 셀에 기록되고, 상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_1 스위치가 디스에이블 되고, 상기 제2_2 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제1_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제1_1 출력 전압을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제1_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제2_1 출력 전압 - 상기 제2_1 출력 전압은, 상기 제2_1 특정 메모리 셀 또는 상기 제2 비트라인에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제1_2 동작 모드에서, 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 출력 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 제1_1 기록 디지털 데이터를 기록하고, 상기 제2 특정 비트라인에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작 모드에서, 상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_2 스위치가 인에이블 되는 제2_1 동작 모드에 의해, 상기 제2 특정 비트라인이 프리차징되고, 상기 제2 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_1 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제2_2 동작 모드에 의해, 상기 증폭기에서 상기 제2_1 특정 메모리 셀에 기록된 상기 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 특정 메모리 셀에 기록하고자 하는 상기 제1_1 기록 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 기록 디지털 데이터가 상기 제1_1 특정 메모리 셀에 기록되고, 상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_2 스위치가 디스에이블 되고, 상기 제2_1 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제2_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제2_1 출력 전압을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제2_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제1_1 출력 전압 - 상기 제1_1 출력 전압은, 상기 제1_1 특정 메모리 셀 또는 상기 제1 특정 비트라인에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 제2_2 동작 모드에서, 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 출력 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 증폭기는, 상기 제1 입력단이 비반전 입력단이며, 상기 제2 입력단이 반전 입력단인 오피앰프, 피드백 캐패시터 및 피드백 스위치를 포함하며, 상기 피드백 캐패시터 및 상기 피드백 스위치는, 상기 제2 입력단 및 상기 출력단 사이에 결합되며, 서로 병렬로 형성되는 것을 특징으로 하는 메모리 디바이스가 개시된다.
일례로서, 상기 피드백 스위치는, 상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되거나 상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 될 때, 인에이블 되는 것을 특징으로 하는 메모리 디바이스가 개시된다.
본 발명은 메모리 디바이스에 포함된 회로 소자들이 2개 이상의 비트라인을 제어하도록 함으로써 메모리 디바이스의 전체 회로 면적을 감소시키는 효과가 있다.
또한, 본 발명은 메모리 디바이스에 포함된 회로 소자들의 유휴 시간을 감소시키는 효과가 있다.
또한, 본 발명은 메모리 디바이스에 포함된 회로 소자들의 유휴 시간을 줄임으로써 메모리 디바이스에 포함된 회로 소자들의 단위 시간당 데이터 처리 능력을 향상시키는 효과가 있다.
본 발명의 실시예의 설명에 이용되기 위하여 첨부된 아래 도면들은 본 발명의 실시예들 중 단지 일부일 뿐이며, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자(이하 "통상의 기술자")에게 있어서는 발명적 작업이 이루어짐 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있다.
도 1a 및 도 1b는 종래의 디램의 동작을 설명하기 위한 도면이고,
도 2는 본 발명의 일 실시예에 따른 메모리 디바이스를 개략적으로 도시한 도면이고,
도 3a 내지 도 4c는 본 발명의 일 실시예에 따른 메모리 디바이스의 다양한 동작 모드들에 대한 타이밍 다이어그램들을 개략적으로 도시한 것이고,
도 5는 종래의 메모리 디바이스 및 본 발명의 일 실시예에 따른 메모리 디바이스의 차이점을 설명하기 위한 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 통상의 기술자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
또한, 본 발명의 상세한 설명 및 청구항들에 걸쳐, "포함하다"라는 단어 및 그것의 변형은 다른 기술적 특징들, 부가물들, 구성요소들 또는 단계들을 제외하는 것으로 의도된 것이 아니다. 통상의 기술자에게 본 발명의 다른 목적들, 장점들 및 특성들이 일부는 본 설명서로부터, 그리고 일부는 본 발명의 실시로부터 드러날 것이다. 아래의 예시 및 도면은 실례로서 제공되며, 본 발명을 한정하는 것으로 의도된 것이 아니다.
더욱이 본 발명은 본 명세서에 표시된 실시예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다. 본 발명에 따른 메모리 디바이스는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), SRAM(Static RAM), DDR SDRAM(Double Date Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 등을 포함하는 랜덤 액세스 메모리(RAM, Random Access Memory)들 중의 어느 하나의 메모리 디바이스일 수 있으며, 이하에서는 디램을 위주로 설명하도록 한다. 또한, 메모리 셀은 워드라인 신호에 의해 스위칭되는 스위치 소자와 전하를 저장하는 셀 캐패시터를 포함하지만, 설명의 편의를 위하여 셀 캐패시터를 메모리 셀로 지칭할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 디바이스를 개략적으로 도시한 것이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)는 제1 워드라인들과 제1 비트라인들이 로우 및 컬럼으로 형성된 제1 메모리 셀 매트릭스(MAT#1)에서, 제1 워드라인들의 신호에 의해 동작하는 제1 메모리 셀들이 제1 비트라인들에 결합될 수 있다.
그리고, 제1 비트라인들 각각에는, 프리차지 모드에서 인에이블 되어 기준 전압(VM)을 공급하는 제1 기준 전압 스위치들이 결합될 수 있다.
그리고, 제1 메모리 셀 매트릭스(MAT#1)에 포함된 제1 비트라인들 중 어느 하나의 비트라인인 제1 특정 비트라인(BL#1)에 제1_1 스위치(1200_1)의 일측단이 연결될 수 있다.
또한, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)는 제2 워드라인들과 제2 비트라인들이 로우 및 컬럼으로 형성된 제2 메모리 셀 매트릭스(MAT#2)에서, 제2 워드라인들의 신호에 의해 동작하는 제2 메모리 셀들이 제2 비트라인들에 결합될 수 있다.
그리고, 제2 비트라인들 각각에는, 프리차지 모드에서 인에이블 되어 기준 전압(VM)을 공급하는 제2 기준 전압 스위치들이 결합될 수 있다.
그리고, 제2 메모리 셀 매트릭스(MAT#2)에 포함된 제2 비트라인들 중 어느 하나의 비트라인인 제2 특정 비트라인(BL#2)에 제1_2 스위치(1200_2)의 일측단이 연결될 수 있다.
그리고, 제1 특정 비트라인(BL#1)에 결합된 어느 하나의 메모리 셀인 제1 특정 메모리 셀 또는 제2 특정 비트라인(BL#2)에 결합된 어느 하나의 메모리 셀인 제2 특정 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기(1300)의 제1 입력단이 기준 전압(VM)을 공급하는 기준 전압단에 연결되고, 제2 입력단이 제1_1 스위치(1200_1)의 타측단 및 제1_2 스위치(1200_2)의 타측단에 연결될 수 있다.
즉, 종래의 메모리 디바이스에서는, 도 1a에서 도시하는 바와 같이 증폭기와 비트라인이 직접적으로 연결되었으나, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)에서는, 도 2에서 도시하는 바와 같이 증폭기(1300)와 비트라인(BL#1, BL#2) 사이에 제1_1 스위치(1200_1) 및 제1_2 스위치(1200_2)가 형성됨으로써, 제1 메모리 셀 매트릭스(MAT#1)에 포함된 제1 특정 비트라인(BL#1)과 제2 메모리 셀 매트릭스(MAT#2)에 포함된 제2 특정 비트라인(BL#2)이 구분된다.
한편, 증폭기(1300)는, 제1 입력단이 비반전 입력단이며, 제2 입력단이 반전 입력단인 오피앰프(1310), 피드백 캐패시터(1320) 및 피드백 스위치(1330)를 포함할 수 있다. 구체적으로, 피드백 캐패시터(1320) 및 피드백 스위치(1330)는 제2 입력단 및 출력단 사이에 결합되며, 피드백 캐패시터(1320) 및 피드백 스위치(1330)는 서로 병렬로 형성될 수 있다.
이때, 피드백 스위치(1330)는, 제1 특정 비트라인(BL#1)에 결합된 제1 특정 기준 전압 스위치(1100_1)가 인에이블 되거나 제2 특정 비트라인(BL#2)에 결합된 제2 특정 기준 전압 스위치(미도시)가 인에이블 될 때, 인에이블 됨으로써, 피드백 캐패시터(1320)에 저장되는 전하량을 0으로 만들 수 있다.
그리고, 증폭기(1300)의 출력 전압을 디지털 데이터로 변환한 출력 디지털 데이터를 출력하는 아날로그-디지털 컨버터(ADC)가 증폭기(1300)의 출력단에 연결될 수 있다.
그리고, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)는, 제1 특정 비트라인(BL#1)에 결합된 어느 하나의 메모리 셀 또는 제2 특정 비트라인(BL#2)에 결합된 어느 하나의 메모리 셀에 기록하고자 하는 디지털 데이터인 기록 디지털 데이터, 또는 아날로그-디지털 컨버터(ADC)에 의해 출력되는 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터(DAC)를 포함할 수 있다.
그리고, 제2_1 스위치(1400_1)의 일측단이 제1 특정 비트라인(BL#1)에 연결되며, 제2_1 스위치(1400_1)의 타측단이 디지털-아날로그 컨버터(DAC)의 출력단에 연결될 수 있다.
또한, 제2_2 스위치(1400_2)의 일측단이 제2 특정 비트라인(BL#2)에 연결되며, 제2_2 스위치(1400_2)의 타측단이 디지털-아날로그 컨버터(DAC)의 출력단에 연결될 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 메모리 디바이스(1000)의 다양한 동작 모드에 대해 도 3a 내지 도 4c의 타이밍 다이어그램을 참조하여 설명하면 아래와 같다.
참고로, 도 3a 내지 도 4c 각각에서, 아래에서 설명할 각각의 동작 모드에 대응되는 타이밍 다이어그램 영역은 굵은 실선으로 표시하였고, 각각의 동작 모드에 대응되지 않는 타이밍 다이어그램 영역은 점선으로 표시하였다.
먼저, 도 3a 내지 도 3c를 참조하여, 제1 특정 비트라인(BL#1)의 제1_1 특정 메모리 셀에 기록된 데이터를 읽는 중, 제2 특정 비트라인(BL#2)의 어느 하나의 메모리 셀에 데이터를 기록하거나, 제2 특정 비트라인(BL#2)의 어느 하나의 메모리 셀에 기록된 데이터를 읽는 다양한 동작 모드에 대해 설명하겠다.
도 3a를 참조하면, 제1 특정 비트라인(BL#1)에 결합된 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽고, 제2 특정 비트라인(BL#2)에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 제2_1 기록 디지털 데이터를 기록하는 동작 모드에서, 제1_1 동작 모드에 따라, 제1 특정 비트라인(BL#1)에 결합된 제1 특정 기준 전압 스위치(1100_1)가 인에이블 되고, 제1_1 스위치(1200_1)가 인에이블 될 수 있다.
이에 따라, 제1 특정 비트라인(BL#1)에 기준 전압(VM)이 공급됨에 따라, 제1 특정 비트라인(BL#1)이 프리차지 될 수 있다. 즉, 제1 특정 비트라인(BL#1)에 생성되는 기생 캐패시터에 기준 전압(VM)에 따른 전하가 충전될 수 있다.
그리고, 도 3b를 참조하면, 제1_2 동작 모드에 따라, 제1 특정 기준 전압 스위치(1100_1)가 디스에이블 되고, 제1 특정 워드라인 신호(WL(BL#1))에 따라 제1_1 특정 메모리 셀이 인에이블 되며, 제2 특정 워드라인 신호(WL(BL#2))에 따라 제2_1 특정 메모리 셀이 인에이블 되고, 제2_2 스위치(1400_2)가 인에이블 되며, 디지털-아날로그 컨버터(DAC)가 인에이블 될 수 있다.
이에 따라, 증폭기(AMP)에서 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력될 수 있다. 이때, 증폭기(AMP)가 피드백 캐패시터(1320)를 이용한 스위치드(switched) 캐패시터 오피 앰프일 경우에는 피드백 캐패시터(1320)에 의한 캐패시티브 피드백(capacitive feedback)을 통해 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력될 수 있다.
이와 함께, 디지털-아날로그 컨버터(DAC)가, 제2_1 특정 메모리 셀에 기록하고자 하는 제2_1 기록 디지털 데이터를 제2_1 입력 아날로그 전압으로 변환, 즉, 디지털 데이터(제2_1 기록 디지털 데이터)의 비트 코드에 대응되는 아날로그 전압(제2_1 입력 아날로그 전압)을 출력하며, 제2_1 입력 아날로그 전압이 제2 특정 비트라인(BL#2)에 인가됨으로써 제2_1 기록 디지털 데이터가 제2_1 특정 메모리 셀에 기록될 수 있다.
그리고, 도 3c를 참조하면, 제1_3 동작 모드에 따라, 제1_1 특정 메모리 셀이 디스에이블 되고, 제2_1 특정 메모리 셀이 디스에이블 되며, 제1_1 스위치(1200_1)가 디스에이블 되고, 제2_2 스위치(1400_2)가 디스에이블 되며, 디지털-아날로그 컨버터(DAC)가 디스에이블 되고, 아날로그-디지털 컨버터(ADC)가 인에이블 될 수 있다.
이에 따라, 아날로그-디지털 컨버터(ADC)가 증폭기(AMP)에서 출력된 제1_1 출력 전압을 제1_1 출력 디지털 데이터로 변환하여 출력할 수 있다. 즉, 아날로그-디지털 컨버터(ADC)는 증폭기(AMP)의 제1_1 출력 전압에 대응되는 비트코드로 변환하여 출력하여 준다. 이때, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)는 멀티 비트 데이터를 기록하기 위한 멀티 레벨 메모리 디바이스일 수 있으며, 멀티 레벨 메모리 디바이스에서의 디지털 데이터 라이트 및 리드에 관한 내용은 본 출원인이 출원하여 등록된 한국등록특허 제10-2416605호 및 한국등록특허 제10-2361253호를 통해 용이하게 이해 가능할 것이다.
한편, 도 3a의 제1_1 동작 모드에서, 아날로그-디지털 컨버터(ADC)가 인에이블 될 수 있다.
이에 따라, 아날로그-디지털 컨버터(ADC)가 증폭기에서 출력된 제2_1 출력 전압을 변환하여 제2_1 출력 디지털 데이터를 출력할 수 있다. 즉, 아날로그-디지털 컨버터(ADC)는 증폭기의 제2_1 출력 전압에 대응되는 비트코드로 변환하여 출력하여 준다.
참고로, 제2_1 출력 전압은, 제2_1 특정 메모리 셀 또는 제2 특정 비트라인(BL#2)에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압이 증폭기(AMP)에서 캐패시티브 피드백을 통해 증폭된 전압일 수 있다.
즉, 제1 특정 비트라인(BL#1)에 결합된 제1_1 특정 메모리 셀에 기록된 데이터를 읽기 위해 제1 특정 비트라인(BL#1)을 프리차징 하는 동작과 함께, 제2 특정 비트라인(BL#2)에 결합된 제2_1 특정 메모리 셀 또는 제2 특정 비트라인(BL#2)에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 데이터를 읽기 위한 아날로그-디지털 컨버터(ADC)의 동작이 수행될 수 있다.
또한, 도 3b의 제1_2 동작 모드에서, 제2_1 특정 메모리 셀에 기록하고자 하는 제2_1 기록 디지털 데이터를 디지털-아날로그 컨버터(DAC)에 입력하는 것과는 달리, 이전 오퍼레이션에서 제2_1 특정 메모리 셀 및 제2_2 특정 메모리 셀 중 어느 하나에 기록된 디지털 데이터를 읽은 아날로그-디지털 컨버터(ADC)의 출력 신호인 제2_1 출력 디지털 데이터를 디지털-아날로그 컨버터(DAC)에 입력함으로써, 디지털-아날로그 컨버터(DAC)가, 제2_1 출력 디지털 데이터를 제2_1 입력 아날로그 전압으로 변환, 즉, 디지털 데이터(제2_1 출력 디지털 데이터)의 비트 코드에 대응되는 아날로그 전압(제2_1 입력 아날로그 전압)을 출력하며, 제2_1 입력 아날로그 전압이 제2 특정 비트라인(BL#2)에 인가됨으로써 제2_1 특정 메모리 셀 및 제2_2 특정 메모리 셀 중 어느 하나(즉, 제2_1 기록 디지털 데이터가 기록되었던 메모리 셀)가 리프레시 되도록 할 수 있다.
즉, 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽는 동작과 함께, 제2_1 특정 메모리 셀 및 제2_2 특정 메모리 셀 중 어느 하나에 기록된 데이터(즉, 제2_1 기록 디지털 데이터)를 읽는 과정에 필요한 리프레시 동작이 수행될 수 있다.
지금까지, 도 3a 내지 도 3c를 참조하여, 제1 특정 비트라인(BL#1)의 제1_1 특정 메모리 셀에 기록된 데이터를 읽는 중, 제2 특정 비트라인(BL#2)의 어느 하나의 메모리 셀에 데이터를 기록하거나, 제2 특정 비트라인(BL#2)의 어느 하나의 메모리 셀에 기록된 데이터를 읽는 다양한 동작 모드에 대해 설명하였다.
아래에서는, 도 4a 내지 도 4c를 참조하여, 제2 특정 비트라인(BL#2)의 제2_1 특정 메모리 셀에 기록된 데이터를 읽는 중, 제1 특정 비트라인(BL#1)의 어느 하나의 메모리 셀에 데이터를 기록하거나, 제1 특정 비트라인(BL#1)의 어느 하나의 메모리 셀에 기록된 데이터를 읽는 다양한 동작 모드에 대해 설명하겠다.
도 4a를 참조하면, 제1 특정 비트라인(BL#1)에 결합된 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 제1_1 기록 디지털 데이터를 기록하고, 제2 특정 비트라인(BL#2)에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작 모드에서, 제2_1 동작 모드에 따라, 제2 특정 비트라인(BL#2)에 결합된 제2 특정 기준 전압 스위치가 인에이블 되고, 제1_2 스위치(1200_2)가 인에이블 될 수 있다.
이에 따라, 제2 특정 비트라인(BL#2)에 기준 전압(VM)이 공급됨에 따라, 제2 특정 비트라인(BL#2)이 프리차지 될 수 있다. 즉, 제2 특정 비트라인(BL#2)에 생성되는 기생 캐패시터에 기준 전압(VM)에 따른 전하가 충전될 수 있다.
그리고, 도 4b를 참조하면, 제2_2 동작 모드에 따라, 제2 특정 기준 전압 스위치가 디스에이블 되고, 제1 특정 워드라인 신호(WL(BL#1))에 따라 제1_1 특정 메모리 셀이 인에이블 되며, 제2 특정 워드라인 신호(WL(BL#2))에 따라 제2_1 특정 메모리 셀이 인에이블 되고, 제2_1 스위치(1400_1)가 인에이블 되며, 디지털-아날로그 컨버터(DAC)가 인에이블 될 수 있다.
이에 따라, 증폭기(AMP)에서 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력될 수 있다. 이때, 증폭기(AMP)가 피드백 캐패시터(1320)를 이용한 스위치드 캐패시터 오피 앰프일 경우에는 피드백 캐패시터(1320)에 의한 캐패시티브 피드백을 통해 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력될 수 있다.
이와 함께, 디지털-아날로그 컨버터(DAC)가, 제1_1 특정 메모리 셀에 기록하고자 하는 제1_1 기록 디지털 데이터를 제1_1 입력 아날로그 전압으로 변환, 즉, 디지털 데이터(제1_1 기록 디지털 데이터)의 비트 코드에 대응되는 아날로그 전압(제1_1 입력 아날로그 전압)을 출력하며, 제1_1 입력 아날로그 전압이 제1 특정 비트라인(BL#1)에 인가됨으로써 제1_1 기록 디지털 데이터가 제1_1 특정 메모리 셀에 기록될 수 있다.
그리고, 도 4c를 참조하면, 제2_3 동작 모드에 따라, 제1_1 특정 메모리 셀이 디스에이블 되고, 제2_1 특정 메모리 셀이 디스에이블 되며, 제1_2 스위치(1200_2)가 디스에이블 되고, 제2_1 스위치(1400_1)가 디스에이블 되며, 디지털-아날로그 컨버터(DAC)가 디스에이블 되고, 아날로그-디지털 컨버터(ADC)가 인에이블 될 수 있다.
이에 따라, 아날로그-디지털 컨버터(ADC)가 증폭기(AMP)에서 출력된 제2_1 출력 전압을 제2_1 출력 디지털 데이터로 변환하여 출력할 수 있다. 즉, 아날로그-디지털 컨버터(ADC)는 증폭기(AMP)의 제2_1 출력 전압에 대응되는 비트코드로 변환하여 출력하여 준다.
한편, 도 4a의 제2_1 동작 모드에서, 아날로그-디지털 컨버터(ADC)가 인에이블 될 수 있다.
이에 따라, 아날로그-디지털 컨버터(ADC)가 증폭기(AMP)에서 출력된 제1_1 출력 전압을 변환하여 제1_1 출력 디지털 데이터를 출력할 수 있다. 즉, 아날로그-디지털 컨버터(ADC)는 증폭기(AMP)의 제1_1 출력 전압에 대응되는 비트코드로 변환하여 출력하여 준다.
참고로, 제1_1 출력 전압은, 제1_1 특정 메모리 셀 또는 제1 특정 비트라인(BL#1)에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압이 증폭기(AMP)에서 캐패시티브 피드백을 통해 증폭된 전압일 수 있다.
즉, 제2 특정 비트라인(BL#2)에 결합된 제2_1 특정 메모리 셀에 기록된 데이터를 읽기 위해 제2 특정 비트라인(BL#2)을 프리차징 하는 동작과 함께, 제1 특정 비트라인(BL#1)에 결합된 제1_1 특정 메모리 셀 또는 제1 특정 비트라인(BL#1)에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 데이터를 읽기 위해 아날로그-디지털 컨버터(ADC)의 동작이 수행될 수 있다.
또한, 도 4b의 제2_2 동작 모드에서, 제1_1 특정 메모리 셀에 기록하고자 하는 제1_1 기록 디지털 데이터를 디지털-아날로그 컨버터(DAC)에 입력하는 것과는 달리, 이전 오퍼레이션에서 제1_1 특정 메모리 셀 및 제1_2 특정 메모리 셀 중 어느 하나에 기록된 디지털 데이터를 읽은 아날로그-디지털 컨버터(ADC)의 출력 신호인 제1_1 출력 디지털 데이터를 디지털-아날로그 컨버터(DAC)에 입력함으로써, 디지털-아날로그 컨버터(DAC)가, 제1_1 출력 디지털 데이터를 제1_1 입력 아날로그 전압으로 변환, 즉, 디지털 데이터(제1_1 출력 디지털 데이터)의 비트 코드에 대응되는 아날로그 전압(제1_1 입력 아날로그 전압)을 출력하며, 제1_1 입력 아날로그 전압이 제1 특정 비트라인(BL#1)에 인가됨으로써 제1_1 특정 메모리 셀 및 제1_2 특정 메모리 셀 중 어느 하나(즉, 제1_1 기록 디지털 데이터가 기록되었던 메모리 셀)가 리프레시 되도록 할 수 있다.
즉, 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작과 함께, 제1_1 특정 메모리 셀 및 제1_2 특정 메모리 셀 중 어느 하나에 기록된 데이터(즉, 제1_1 기록 디지털 데이터)를 읽는 과정에서 필요한 리프레시 동작이 수행될 수 있다.
한편, 도 5는, 종래의 메모리 디바이스(좌측) 및 본 발명의 일 실시예에 따른 메모리 디바이스(1000)(우측)을 개략적으로 도시하고 있다.
*앞서 설명한 바와 같이, 종래의 메모리 디바이스에 따르면, 메모리 셀 매트릭스의 비트라인 각각마다 증폭기, 아날로그-디지털 컨버터 및 디지털-아날로그 컨버터가 형성되어야 했다.
따라서, 비트라인이 M개인 메모리 셀 매트릭스가 2개인 경우, 종래에는 2M개의 증폭기, 아날로그-디지털 컨버터 및 디지털-아날로그 컨버터가 필요하였다.
반면에, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)에 따르면, 비트라인이 M개인 메모리 셀 매트릭스가 2개인 경우, M개의 증폭기, 아날로그-디지털 컨버터 및 디지털-아날로그 컨버터만으로도 충분하다.
이를 통해, 본 발명의 일 실시예에 따른 메모리 디바이스(1000)의 전체 회로 면적은 종래의 메모리 디바이스의 전체 회로 면적보다 감소하게 되므로, 메모리 디바이스의 제조 원가가 획기적으로 절감될 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.

Claims (9)

  1. 워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서,
    제1 워드라인들과 제1 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제1 워드라인들의 신호에 의해 동작하는 제1 메모리 셀들이 상기 제1 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제1 기준 전압 스위치들이 상기 제1 비트라인들에 결합되어 있는 제1 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제1 특정 비트라인에 일측단이 연결되는 제1_1 스위치;
    제2 워드라인들과 제2 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제2 워드라인들의 신호에 의해 동작하는 제2 메모리 셀들이 상기 제2 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제2 기준 전압 스위치들이 상기 제2 비트라인들에 결합되어 있는 제2 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제2 특정 비트라인에 일측단이 연결되는 제1_2 스위치;
    제1 입력단이 상기 기준 전압을 공급하는 기준 전압단에 연결되고, 제2 입력단이 상기 제1_1 스위치의 타측단 및 상기 제1_2 스위치의 타측단에 연결되며, 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제2 특정 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기;
    상기 증폭기의 출력단에 연결되며, 상기 증폭기의 출력 전압을 디지털 데이터로 변환한 출력 디지털 데이터를 출력하는 아날로그-디지털 컨버터;
    상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀에 기록하고자 하는 디지털 데이터인 기록 디지털 데이터, 또는 상기 아날로그-디지털 컨버터에 의해 출력되는 상기 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터;
    상기 제1 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_1 스위치; 및
    상기 제2 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_2 스위치;
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽고, 상기 제2 특정 비트라인에 결합된 상기 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 제2_1 기록 디지털 데이터를 기록하는 동작 모드에서,
    상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_1 스위치가 인에이블 되는 제1_1 동작 모드에 의해, 상기 제1 특정 비트라인이 프리차징되고,
    상기 제1 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_2 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제1_2 동작 모드에 의해, 상기 증폭기에서 상기 제1_1 특정 메모리 셀에 기록된 상기 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 특정 메모리 셀에 기록하고자 하는 상기 제2_1 기록 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 기록 디지털 데이터가 상기 제2_1 특정 메모리 셀에 기록되고,
    상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_1 스위치가 디스에이블 되고, 상기 제2_2 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제1_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제1_1 출력 전압을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제2_1 출력 전압 - 상기 제2_1 출력 전압은, 상기 제2_1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  4. 제3항에 있어서,
    상기 제1_2 동작 모드에서, 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 출력 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 제1_1 기록 디지털 데이터를 기록하고, 상기 제2 특정 비트라인에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작 모드에서,
    상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_2 스위치가 인에이블 되는 제2_1 동작 모드에 의해, 상기 제2 특정 비트라인이 프리차징되고,
    상기 제2 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_1 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제2_2 동작 모드에 의해, 상기 증폭기에서 상기 제2_1 특정 메모리 셀에 기록된 상기 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 특정 메모리 셀에 기록하고자 하는 상기 제1_1 기록 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 기록 디지털 데이터가 상기 제1_1 특정 메모리 셀에 기록되고,
    상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_2 스위치가 디스에이블 되고, 상기 제2_1 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제2_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제2_1 출력 전압을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제2_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제1_1 출력 전압 - 상기 제1_1 출력 전압은, 상기 제1_1 특정 메모리 셀 또는 상기 제1 특정 비트라인에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  7. 제6항에 있어서,
    상기 제2_2 동작 모드에서, 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 출력 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스.
  8. 제1항에 있어서,
    상기 증폭기는, 상기 제1 입력단이 비반전 입력단이며, 상기 제2 입력단이 반전 입력단인 오피앰프, 피드백 캐패시터 및 피드백 스위치를 포함하며,
    상기 피드백 캐패시터 및 상기 피드백 스위치는, 상기 제2 입력단 및 상기 출력단 사이에 결합되며, 서로 병렬로 형성되는 것을 특징으로 하는 메모리 디바이스.
  9. 제8항에 있어서,
    상기 피드백 스위치는, 상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되거나 상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 될 때, 인에이블 되는 것을 특징으로 하는 메모리 디바이스.
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