JP3084802B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、画像高速リセット処理用回路(Flash
Write方式)に関する。
【0002】
【従来の技術】近年の画像処理のデジタル化,高速化要
求の一つに画像高速リセット機能がある。本機能はCR
T等に形成された画像を短期間のうちにクリアする機能
である。一般にこの機能はフラッシュライト(Flas
h Write)機能(以下、FWと称す)と呼ばれて
いる。
【0003】FWはあるRASサイクルにおける特定モ
ードであり、半導体メモリ装置はライトイネーブル信号
の降下時に他の外部入力Pinのレベルを判定してFWサ
イクルとなる。
【0004】ここで半導体メモリ装置はFWサイクルに
おいて次の動作を行う。すなわち、ある選択されたワー
ド線に接続されたすべてのメモリセルの内容を保持して
いるデータに係わらず指定されたフラッシュライトデー
タに書き換える。これにより、メモリセルの内容を高速
で同一のデータに書き替えることができ、画像データの
高速リセットが実現することになる。
【0005】次に、従来のFW方式について図を参照し
て説明する。図4は従来のFW機能を実現するためのア
レイの回路構成を示しており、図5は図4に示した従来
例における各信号の動作波形を示す。
【0006】まず、通常のダイナミックRAM(以下、
DRAM)における読み出し/書き込み動作と同様にデ
ィジット線D,DBが、プリチャージ用信号PDLの降
下により、HVCC回路から切り離される(t1)。次に
センスリファレンスレベル補正用回路460に、供給さ
れるダミーワード信号DUMMY Wordが降下し
(t2)、また、1本のワード線WLが選択される。
【0007】FW機能時は、FW用ゲート開閉用信号F
WSWで転送ゲート450を開けることにより(t
3)、FW用データバスFWBUS,FWBUS(オーハ゛ーラ
イン)がそれぞれディジット線D,DBに接続される。そ
の結果、ディジット線D,DBに強制的にFW用データ
が供給され、選択されたメモリセルMCに仮に逆論理レ
ベルのデータが保持されていても、FW用データをセン
スアンプSAが検知できるくらいの電圧差がディジット
線D,DBに与えられた所で、センスアンプSAは活性
化信号SE1(微小信号増幅用)(t4)、及びSE2
(高速信号増幅用)(t5)に応答してFW用データの
増幅を行う。
【0008】ここで、ワード線側ディジット線D,DB
とセンスアンプ側ディジット線D,DBの切り離し用信
号TGは、信号SE1入力によりディジット線D,DB
上の情報量の微増幅が終わった時点で、転送ゲートを閉
にし、センスアンプSAに対する負荷を減らし、高速差
動増幅を実行するものである。
【0009】なお、FW用データバスFWBUS,FW
BUS(オーハ゛ーライン)は、それぞれデータビット“1”と
“0”を供給する。ところで、FW機能時に、FWデー
タはFW用データバスFWBUSからの情報量のみでメ
モリセルMCに書き込まれるのではなく、センスアンプ
SAを利用して増幅するのは、ある選択されたワード線
WLに接続された全てのメモリセルMCの内容を書き替
えるのに必要とされるFW用のデータバス駆動用アンプ
の電流駆動能力を軽減を図り、トランジスタサイズの増
加に伴う面積増加とノイズ量の増加を防止するためであ
る。
【0010】
【発明が解決しようとする課題】しかしながら、この従
来のFW方式においては、通常のDRAMにおけるRe
ad/Write動作同様にダミーワード線が降下する
ので、図6,図7に示す通り、すでに保持されているデ
ータに応じてFW時のディジット線D,DB間の電位差
が大きく異なる。例えば、ディジット線601のディジ
ット線間の電位差とディジット線603の電位差の差が
図6に示した例の最悪の場合である。かかるディジット
線D,DB間の電位差の相異は近年の拡散技術の向上に
ともなうマスク設計基準の縮小に伴い、ディジット線6
01〜604が互いに近接してくると、隣接効果により
及ぼされるノイズが無視できず、正常な差動増幅がなさ
れないという問題点がある。
【0011】
【課題を解決するための手段】本願発明の要旨はアレイ
状のメモリセルと、メモリセルの列に接続された複数
のディジット線対と、該ディジット線対上の電圧差を増
幅するセンスアンプと、フラッシュライト時に前記複数
のディジット線対にフラッシュライトデータを供給する
転送ゲートと、前記複数のディジット線対に接続されダ
ミーワード信号により制御されるリファレンスレベル補
正用回路と、フラッシュライトモードに入るとフラッシ
ュライトモードフラグ信号またはフラッシュライトモー
ドフラグ信号と論理をとった信号により前記ダミーワー
ド信号の発生を抑制し前記リファレンスレベル補正用回
路を不活性にするダミーワード信号発生回路とを備えた
ことである。
【0012】
【発明の作用】通常モード時には、ダミーワード信号発
生回路はリファレンスレベル補正用回路を活性化させる
が、フラッシュライト時にはこれを不活性にする。
【0013】
【実施例】次に本発明の実施例について図面を参照して
説明する。図1は本発明の一実施例に含まれるダミーワ
ード信号発生回路100を示すブロック図である。その
他の構成は図4に示された従来例と同一なので説明を省
略する。本実施例では、半導体メモリ装置がFWモード
に入ると、FWモード時のディジット線間電位差の差を
減少させるために、ダミーワード信号発生回路100は
FWモード時のみ発生するFWモードフラグ信号、また
はFWモードフラグ信号と論理を取った信号によりダミ
ーワード信号の発生を圧える制御を行う。
【0014】これにより、図2と図3に示す通り、メモ
リセルM100〜M104がいずれのデータビットを保
持していても、前リストアセルデータにより発生するデ
ィジット線201〜204上の電位差の差は従来例に比
べると減少しており、しかも、ワーストD,DB差電位
量と改善することができる。
【0015】
【発明の効果】以上説明したように本発明は、FWモー
ド時、FWモードフラグ信号でダミーワード信号の発生
を防止したので、メモリセルの前リストアセルデータに
より発生するディジット線間の電位差の相異及びワース
トディジット線間電位差を改善することができる。した
がって、隣接効果により及ぼされるノイズ量を減らすこ
とができ、正常な差動増幅を実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施例に含まれるダミーワード信号
発生回路を示すブロック図である。
【図2】本発明の一実施例に含まれるメモリセルとディ
ジット線対を示す回路図である。
【図3】本発明の一実施例のフラッシュライト時のディ
ジット線上の電圧を示す波形図である。
【図4】従来例を示す回路図である。
【図5】従来例の動作波形図である。
【図6】従来例のメモリセルとディジット線対を示す回
路図である。
【図7】従来例のフラッシュライト時のディジット線上
の電圧を示す波形図である。
【符号の説明】
M100,M101,M102,M103 メモリセル 201,202,203,204 ディジット線対 100 ダミーワード信号発生回路 SA センスアンプ 450 転送ゲート 460 センスリファレンスレベル補正回路

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 アレイ状のメモリセルと、メモリセル
    の列に接続された複数のディジット線対と、該ディジッ
    ト線対上の電圧差を増幅するセンスアンプと、フラッシ
    ュライト時に前記複数のディジット線対にフラッシュラ
    イトデータを供給する転送ゲートと、前記複数のディジ
    ット線対に接続されダミーワード信号により制御される
    リファレンスレベル補正用回路と、フラッシュライトモ
    ードに入るとフラッシュライトモードフラグ信号または
    フラッシュライトモードフラグ信号と論理をとった信号
    により前記ダミーワード信号の発生を抑制し前記リファ
    レンスレベル補正用回路を不活性にするダミーワード信
    号発生回路とを備えたことを特徴とする半導体メモリ装
    置。
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