JP5036998B2 - データストローブバスラインの効率を向上させることができるメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法 - Google Patents
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Description
33,35 メモリ装置
DQ データバスライン
DQS データストローブバスライン
/CSa 第1チップ選択信号バスライン
/CSb 第2チップ選択信号バスライン
CMD/ADD 命令/アドレスバスライン
/CS0 第1チップ選択ピン
/CS1 第2チップ選択ピン
Claims (35)
- 複数個のメモリ装置と、
前記複数個のメモリ装置を制御するメモリコントローラと、
前記複数個のメモリ装置と前記メモリコントローラとの間に連結され、データを伝達するデータバスラインと、
前記複数個のメモリ装置と前記メモリコントローラとの間に連結され、前記データをストロービングするデータストローブ信号を伝達するデータストローブバスラインと、を備え、
前記メモリコントローラから前記複数個のメモリ装置のうち第1メモリ装置に読み取り命令が入力されると、前記第1メモリ装置は、前記読み取り命令から所定の時間後に自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長によるデータを出力した後に再び前記自身のデータストローブ信号を前記有効論理レベルに駆動し、
前記第1メモリ装置に前記読み取り命令が入力された後、再び前記第1メモリ装置に他の読み取り命令が入力されると、前記第1メモリ装置は、前記自身のデータストローブ信号を前記有効論理レベルに駆動し続け、前記他の読み取り命令によるCASレイテンシ後に前記自身のデータストローブ信号を再びバースト長単位でトグルさせた後、再び前記有効論理レベルに駆動することを特徴とするメモリシステム。 - 前記第1メモリ装置に前記読み取り命令が入力された後、第2メモリ装置に他の読み取り命令が入力されると、前記第1メモリ装置は、前記他の読み取り命令をスヌーピングした後、前記自身のデータストローブ信号を前記有効論理レベルからハイインピーダンス状態に駆動することを特徴とする請求項1に記載のメモリシステム。
- 前記第2メモリ装置は、自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長単位でトグルさせた後で再びローレベルに駆動することを特徴とする請求項2に記載のメモリシステム。
- 前記第1メモリ装置に前記読み取り命令が入力された後、前記第1メモリ装置または第2メモリ装置に書き込み命令が入力されると、前記第1メモリ装置は、前記書き込み命令後、自身のデータストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項1に記載のメモリシステム。
- 前記第1メモリ装置のデータストローブ信号がハイインピーダンス状態に駆動されても、前記データストローブバスラインは、前記メモリコントローラにより前記有効論理レベルに維持されることを特徴とする請求項4に記載のメモリシステム。
- 前記メモリコントローラから前記複数個のメモリ装置のうち第1メモリ装置に書き込み命令が入力された後、再び前記第1メモリ装置に読み取り命令が入力されると、前記第1メモリ装置は、前記読み取り命令から所定の時間後に自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長によるデータ出力後に再び前記自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項1に記載のメモリシステム。
- 前記メモリコントローラから前記複数個のメモリ装置のうち第1メモリ装置に書き込み命令が入力された後、第2メモリ装置に読み取り命令が入力されると、前記第2メモリ装置は、前記読み取り命令をスヌーピングした後、自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長単位でトグルさせた後で再び前記有効論理レベルに駆動することを特徴とする請求項1に記載のメモリシステム。
- 前記各メモリ装置は、
メモリセルアレイと、
前記メモリセルアレイから読み取られるデータをバッファリングして、前記データバスラインに出力するデータ出力バッファと、
前記データストローブ信号をバッファリングして、前記データストローブバスラインに出力するデータストローブ出力バッファと、を備えることを特徴とする請求項1に記載のメモリシステム。 - 前記各メモリ装置は、
第1チップ選択ピンと、
第2チップ選択ピンと、
命令入力ピンと、
読み取り命令のバースト長単位でのトグルパターンを、前記データストローブ信号として前記データストローブ出力バッファに提供するデータストローブ信号パターン発生器と、
前記命令入力ピンを通じて受信される命令をデコーディングして、その結果によって前記データストローブ出力バッファ及び前記データストローブ信号パターン発生器を制御する命令デコーダと、をさらに備えることを特徴とする請求項8に記載のメモリシステム。 - 前記命令デコーダは、前記第1チップ選択ピンに入力される信号が活性化され、前記第2チップ選択ピンに入力される信号が不活性化されると、前記命令入力ピン上の命令を自身に与えられた命令として認識することを特徴とする請求項9に記載のメモリシステム。
- 前記命令デコーダは、前記第1チップ選択ピンに入力される信号が不活性化され、前記第2チップ選択ピンに入力される信号が活性化されると、前記命令入力ピン上の命令を自身でない他のメモリ装置に与えられた命令として認識することを特徴とする請求項9に記載のメモリシステム。
- 前記各メモリ装置は、遅延同期ループ回路を含まないことを特徴とする請求項1に記載のメモリシステム。
- 前記メモリコントローラは、
前記複数個のメモリ装置の一つから前記データバスラインを通じてデータを受信してバッファリングするデータ入力バッファと、
前記複数個のメモリ装置の一つから前記データストローブバスラインを通じてデータストローブ信号を受信してバッファリングするデータストローブ入力バッファと、
クロック信号を受信してバッファリングするクロックバッファと、
前記データストローブ入力バッファの出力を受けてラッチクロック、複数個の奇数ビット用のイネーブル信号、及び複数個の偶数ビット用のイネーブル信号を発生させる制御信号発生器と、
前記クロックバッファによりバッファリングされたクロック信号を受けて、第1及び第2内部クロックを発生させるクロック発生器と、
それぞれ対応する奇数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する奇数ビットを受けてラッチする複数個の奇数ビットラッチ回路と、
それぞれ対応する偶数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する偶数ビットを受けてラッチする複数個の偶数ビットラッチ回路と、
前記第1及び第2内部クロックに応答して、前記奇数ビットラッチ回路にラッチされた奇数ビットと前記偶数ビットラッチ回路にラッチされた偶数ビットとを内部に伝達するスイッチング部と、を備えることを特徴とする請求項1に記載のメモリシステム。 - メモリ装置と、
前記メモリ装置を制御するメモリコントローラと、
前記メモリ装置と前記メモリコントローラとの間に連結され、データを伝達するデータバスラインと、
前記メモリ装置と前記メモリコントローラとの間に連結され、前記データをストロービングするデータストローブ信号を伝達するデータストローブバスラインと、を備え、
前記メモリコントローラから前記メモリ装置に読み取り命令が入力されると、前記メモリ装置は、前記読み取り命令から所定の時間後に自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長単位で前記自身のデータストローブ信号をトグルさせた後、再び前記自身のデータストローブ信号を前記有効論理レベルに駆動し、
前記メモリ装置に前記読み取り命令が入力された後、再び前記メモリ装置に他の読み取り命令が入力されると、前記メモリ装置は、前記自身のデータストローブ信号を前記有効論理レベルに駆動し続け、前記他の読み取り命令によるCASレイテンシ後に、前記自身のデータストローブ信号を再びバースト長単位でトグルさせた後で再び前記有効論理レベルに駆動することを特徴とするメモリシステム。 - 前記メモリ装置に前記読み取り命令が入力された後、前記メモリ装置に書き込み命令が入力されると、前記メモリ装置は、前記書き込み命令後、自身のデータストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項14に記載のメモリシステム。
- 前記メモリ装置のデータストローブ信号がハイインピーダンス状態に駆動されても、前記データストローブバスラインは、前記メモリコントローラにより前記有効論理レベルに維持されることを特徴とする請求項15に記載のメモリシステム。
- 前記メモリ装置に書き込み命令が入力された後、再び前記メモリ装置に読み取り命令が入力されると、前記メモリ装置は、前記読み取り命令から所定の時間後に自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長によるデータ出力後に再び前記自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項14に記載のメモリシステム。
- 前記メモリ装置は、プリチャージスタンバイ状態では、前記データストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項14に記載のメモリシステム。
- 前記メモリ装置は、
メモリセルアレイと、
前記メモリセルアレイから読み取られるデータをバッファリングして、前記データバスラインに出力するデータ出力バッファと、
前記データストローブ信号をバッファリングして、前記データストローブバスラインに出力するデータストローブ出力バッファと、を備え、
前記データストローブ出力バッファは、読み取り動作により前記データ出力バッファからデータ出力が終了した後、自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項14に記載のメモリシステム。 - 前記メモリ装置は、
少なくとも一つのチップ選択ピンと、
命令入力ピンと、
読み取り命令のバースト長単位でのトグルパターンを、前記データストローブ信号として前記データストローブ出力バッファに提供するデータストローブ信号パターン発生器と、
前記命令入力ピンを通じて受信される命令をデコーディングして、その結果によって前記データストローブ出力バッファ及び前記データストローブ信号パターン発生器を制御する命令デコーダと、をさらに備えることを特徴とする請求項19に記載のメモリシステム。 - 前記命令デコーダは、前記少なくとも一つのチップ選択ピンに入力される信号が活性化されると、前記命令入力ピン上の命令を受け取ることを特徴とする請求項20に記載のメモリシステム。
- 前記メモリ装置は、遅延同期ループ回路を含まないことを特徴とする請求項14に記載のメモリシステム。
- 前記メモリコントローラは、
前記メモリ装置から前記データバスラインを通じてデータを受信してバッファリングするデータ入力バッファと、
前記メモリ装置から前記データストローブバスラインを通じてデータストローブ信号を受信してバッファリングするデータストローブ入力バッファと、
クロック信号を受信してバッファリングするクロックバッファと、
前記データストローブ入力バッファの出力を受けてラッチクロック、複数個の奇数ビット用のイネーブル信号、及び複数個の偶数ビット用のイネーブル信号を発生させる制御信号発生器と、
前記クロックバッファによりバッファリングされたクロック信号を受けて、第1及び第2内部クロックを発生させるクロック発生器と、
それぞれ対応する奇数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する奇数ビットを受けてラッチする複数個の奇数ビットラッチ回路と、
それぞれ対応する偶数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する偶数ビットを受けてラッチする複数個の偶数ビットラッチ回路と、
前記第1及び第2内部クロックに応答して、前記奇数ビットラッチ回路にラッチされた奇数ビットと前記偶数ビットラッチ回路にラッチされた偶数ビットとを内部に伝達するスイッチング部と、を備えることを特徴とする請求項14に記載のメモリシステム。 - メモリセルアレイと、
前記メモリセルアレイから読み取られるデータをバッファリングして出力するデータ出力バッファと、
前記データをストロービングするデータストローブ信号をバッファリングして出力するデータストローブ出力バッファと、を備え、
少なくとも一つのチップ選択ピンと、
命令入力ピンと、
読み取り命令のバースト長単位でのトグルパターンを、前記データストローブ信号として前記データストローブ出力バッファに提供するデータストローブ信号パターン発生器と、
前記命令入力ピンを通じて受信される命令をデコーディングして、その結果によって前記データストローブ出力バッファ及び前記データストローブ信号パターン発生器を制御する命令デコーダと、をさらに備え、
前記命令入力ピンを通じて前記読み取り命令が入力されると、前記データストローブ出力バッファは、前記読み取り命令から所定の時間後に前記データストローブ信号を前記有効論理レベルに駆動し、前記パターン発生器から前記バースト長単位でのトグルパターンを受けて出力した後、再び前記データストローブ信号を前記有効論理レベルに駆動し、
前記命令入力ピンを通じて前記読み取り命令が入力された後、再び前記命令入力ピンを通じて他の読み取り命令が入力されると、前記データストローブ出力バッファは、前記データストローブ信号を前記有効論理レベルに駆動し続け、前記他の読み取り命令によるCASレイテンシ後に、前記パターン発生器から前記他の読み取り命令のバースト長単位でのトグルパターンを受けて出力した後で再び前記有効論理レベルに駆動することを特徴とするメモリ装置。 - 前記命令入力ピンを通じて前記読み取り命令が入力された後、前記命令入力ピンを通じて書き込み命令が入力されると、前記データストローブ出力バッファは、前記書き込み命令後、前記データストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項24に記載のメモリ装置。
- 前記命令入力ピンを通じて書き込み命令が入力された後、前記命令入力ピンを通じて読み取り命令が入力されると、前記データストローブ出力バッファは、前記読み取り命令から所定の時間後に前記データストローブ信号を前記有効論理レベルに駆動し、前記読み取り命令のバースト長によるデータ出力後に再び前記データストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項24に記載のメモリ装置。
- 前記データストローブ出力バッファは、プリチャージスタンバイ状態では、前記データストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項24に記載のメモリ装置。
- 前記メモリ装置は、遅延同期ループ回路を含まないことを特徴とする請求項24に記載のメモリ装置。
- データをストロービングするためにデータストローブ信号を出力するメモリ装置で、前記データストローブ信号を制御する方法において、
前記メモリ装置に読み取り命令が印加されると、前記読み取り命令から所定の時間後に前記データストローブ信号を有効論理レベルに駆動するステップと、
前記有効論理レベルに駆動するステップ後、バースト長単位で前記データストローブ信号をトグルさせるステップと、
前記トグルさせるステップ後、前記データストローブ信号を再び前記有効論理レベルに駆動するステップと、
前記メモリ装置に前記読み取り命令が入力された後、前記メモリ装置に書き込み命令が入力されると、前記書き込み命令から所定の時間後に、前記データストローブ信号をハイインピーダンス状態に駆動するステップを含むことを特徴とするデータストローブ信号の制御方法。 - 前記メモリ装置のプリチャージスタンバイ状態で、前記データストローブ信号をハイインピーダンス状態に駆動するステップをさらに含むことを特徴とする請求項29に記載のデータストローブ信号の制御方法。
- データを受信してバッファリングするデータ入力バッファと、
前記データをストロービングするデータストローブ信号を受信してバッファリングするデータストローブ入力バッファと、
クロック信号を受信してバッファリングするクロックバッファと、
前記データストローブ入力バッファの出力を受けてラッチクロック、複数個の奇数ビット用のイネーブル信号、及び複数個の偶数ビット用のイネーブル信号を発生させる制御信号発生器と、
前記クロックバッファによりバッファリングされたクロック信号を受けて、第1及び第2内部クロックを発生させるクロック発生器と、
それぞれ対応する奇数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する奇数ビットを受けてラッチする複数個の奇数ビットラッチ回路と、
それぞれ対応する偶数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する偶数ビットを受けてラッチする複数個の偶数ビットラッチ回路と、
前記第1及び第2内部クロックに応答して、前記奇数ビットラッチ回路にラッチされた奇数ビットと前記偶数ビットラッチ回路にラッチされた偶数ビットとを内部に伝達するスイッチング部と、を備えることを特徴とするメモリコントローラであって、
前記メモリコントローラからメモリ装置に読み取り命令が入力された後、再び前記メモリ装置に他の読み取り命令が入力されると、前記メモリ装置は、自身のデータストローブ信号を有効論理レベルに駆動し続け、他の読み取り命令によるCASレイテンシ後に、前記自身のデータストローブ信号を再びバースト長単位でトグルさせた後で再び前記有効論理レベルに駆動することを特徴とする。 - 前記制御信号発生器は、
前記データストローブ入力バッファの出力信号を受けて、それと同じ前記ラッチクロックを発生させるパルス発生器と、
前記ラッチクロックの遷移をカウンティングして、前記複数個の奇数ビット用のイネーブル信号と前記複数個の偶数ビット用のイネーブル信号とを発生させるリングカウンタと、を備えることを特徴とする請求項31に記載のメモリコントローラ。 - 前記奇数ビットラッチ回路それぞれは、
前記対応する奇数ビット用のイネーブル信号によりイネーブルされ、前記ラッチクロックの立上りエッジに応答して前記対応する奇数ビットをラッチする第1フリップフロップと、
前記ラッチクロックの立下りエッジに応答して、前記第1フリップフロップの出力をラッチする第2フリップフロップと、を備えることを特徴とする請求項31に記載のメモリコントローラ。 - 前記偶数ビットラッチ回路それぞれは、
前記対応する偶数ビット用のイネーブル信号によりイネーブルされ、前記ラッチクロックの立下りエッジに応答して前記対応する偶数ビットをラッチするフリップフロップを備えることを特徴とする請求項31に記載のメモリコントローラ。 - 前記スイッチング回路は、
前記第1内部クロックに応答して、最初の奇数ビットラッチ回路にラッチされた最初の奇数ビットを内部に伝達する第1スイッチと、
前記第1内部クロックに応答して、最初の偶数ビットラッチ回路にラッチされた最初の偶数ビットを内部に伝達する第2スイッチと、
前記第2内部クロックに応答して、二番目の奇数ビットラッチ回路にラッチされた二番目の奇数ビットを内部に伝達する第3スイッチと、
前記第2内部クロックに応答して、二番目の偶数ビットラッチ回路にラッチされた二番目の偶数ビットを内部に伝達する第4スイッチと、を備えることを特徴とする請求項31に記載のメモリコントローラ。
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