DE10220559A1 - Datenempfangs- und Dateneingabeschaltkreis, Dateneingabeverfahren und Halbleiterspeicherbauelement - Google Patents

Abstract

Die Erfindung bezieht sich auf einen Schaltkreis und ein Verfahren zum Empfangen bzw. Eingeben von Daten in ein Halbleiterspeicherbauelement, um sie in dieses zu schreiben, sowie auf ein entsprechendes Halbleiterspeicherbauelement. DOLLAR A Erfindungsgemäß sind ein erster Satz (10) von Zwischenspeichern, basierend auf einem Pegelübergang eines internen Abtastsignals, Mittel (20) zum Zählen der Anzahl von Übergängen des internen Abtastsignals und zum Ausgeben eines Anzeigesignals, ein zweiter Satz (30) von Zwischenspeichern zum Empfangen der Ausgabe des ersten Satzes von Zwischenspeichern, wobei der zweite Satz von Zwischenspeichern durch das Anzeigesignal getaktet wird, und ein dritter Satz (40) von Zwischenspeichern zum Empfangen der Ausgabe des zweiten Satzes von Zwischenspeichern vorgesehen, wobei der dritte Satz von Zwischenspeichern durch ein Taktsignal, das von einem Systemtakt abgeleitet wird, getaktet wird. DOLLAR A Verwendung z. B. für SDRAM-Bauelemente mit Doppeldatenrate.

Description

Die Erfindung bezieht sich auf einen Schaltkreis und ein Verfahren zum Empfangen bzw. Eingeben von Daten in ein Halbleiterspeicherbauele­ ment, um sie in dieses zu schreiben, sowie auf ein entsprechendes Halbleiterspeicherbauelement.

Die Arbeitsgeschwindigkeit und Leistung eines synchronen, dynami­ schen Direktzugriffsspeichers (SDRAM) sind gegenüber einem dynami­ schen Direktzugriffsspeicher (DRAM) verbessert, wenn das SDRAM synchron mit einem externen Systemtakt betrieben wird und wenn häu­ fig sequentielle Lese-/Schreibvorgänge von Daten auftreten.

Die Arbeitsgeschwindigkeit und Leistung eines SDRAM kann weiter ver­ bessert werden, wenn sowohl die ansteigende als auch die fallende Flanke des Systemtaktes zum Lesen und Schreiben von Daten benutzt wird, d. h. die Taktrate ist effektiv verdoppelt. Dieser Speicherbauele­ menttyp wird SDRAM mit doppelter Datenrate (DDR) genannt. In einem DDR-SDRAM wird ein Abtastsignal, gemeinhin als "DQS" bezeichnet, in Verbindung mit dem Systemtakt zum Abtasten und Takten der Spei­ cherdaten verwendet.

Im US-Patent 6.078.546 wird ein synchrones Halbleiterbauelement be­ schrieben, das einen Eingabeschaltkreis mit doppelter Datenrate hat, der es erlaubt, Daten in das Bauelement in Abhängigkeit eines Taktsig­ nals und eines Datenabtastsignals zu schreiben. Die Fig. 1A zeigt einen Eingabeschaltkreis, wie er in diesem US-Patent beschrieben ist und der ein Paar von Daten speichert, welches entweder mit dem Systemtakt oder dem Datenabtastsignal synchronisiert ist. Bezugnehmend auf die Fig. 1A wird ein externes Datenabtastsignal DS während eines Daten­ schreibvorganges empfangen. Ein Flankendetektor 300 detektiert eine Flanke des Datenabtastsignals DS und generiert ein erstes und zweites internes Abtastsignal DS1 und DS2 synchron zu der ansteigenden bzw. fallenden Flanke des Datenabtastsignals DS. Die Signale DS1 und DS2 werden zum Abtasten der ungeraden und der geraden Daten in Daten­ registerteilen 303A bzw. 303B eines Datenregisters 303 benutzt. Ein zweiter Flankendetektor 301 detektiert eine aktive Flanke des System­ taktes. Ein Verzögerungsschaltkreis 304 verzögert die Ausgabe des zweiten Flankendetektors 301, und das verzögerte Taktsignal CLKD wird benutzt, um die Daten der Datenregisterteile zu einem Schreibtrei­ ber 305 auszugeben.

Die Fig. 1 B zeigt die Struktur des Datenregisters 303. In der Fig. 1B werden die ersten oder ungeraden Daten des Paares von Daten in eine Einheitszelle R1 eingegeben, wo sie von dem Abtastsignal DS1 und dem Komplement von DS1 abgetastet werden. Die Ausgabe von R1 wird nach R2 gegeben. Eine Einheitszelle R3 empfängt die geraden o­ der zweiten Datenbits des Datenpaares. Die Einheitszellen R2 und R3 werden beide zuerst durch das Abtastsignal DS2(AWR) und sein Kom­ plement abgetastet. DS2(AWR) ist ein Produkt des DS2-Abtastsignals und des Schreibpulses zum Synchronisieren des Abtastsignals mit der Schreiboperation. Das gerade und ungerade Datenpaar wird dann ge­ taktet durch das verzögerte Taktsignal CLKD ausgegeben.

Die Fig. 2 zeigt ein Zeitdiagramm der Datenschreiboperationen des Schaltkreises der Fig. 1A. Das Zeitdiagramm zeigt die Abtast- und Takt­ operationen für eine 4-Bit-Datenkette, die von DIND eingegeben wird. Die Speicherzelle R1 speichert die ungeradzahligen Daten D0 und D2 der Datenkette synchron mit dem internen Datenabtastsignal DS1 und seinem Komplement /DS1. Die Speicherzelle R3 speichert die geradzahligen D1 und D3 synchron mit dem Abtastsignal DS2 und seinem Komplement /DS2. Die Schreibtreiber werden aktiviert durch das erste aktive externe Taktsignal CLK nach dem Schreibbefehl WR. Fall I illustriert, dass die Daten den Registerschaltkreis 302 erreichen, wenn die gültigen Datenabtastsignale nach dem Referenztaktsignal CLK(0) eingegeben werden, insbesondere in einem Fall, bei dem der Wert von tDQSS maximal ist. Fall II illustriert den Fall, dass die Daten den Regis­ terschaltkreis 303 erreichen, wenn die gültigen Datenabtastsignale vor dem Referenztaktsignal CLK(0) eingegeben werden, insbesondere in dem Fall, bei dem der Wert von tDQSS minimal ist. Insofern wird auf die Offenbarung des US-Patentes 6.078.546 vollständig Bezug genommen.

Mit weiterer Erhöhung der Arbeitsgeschwindigkeit von Speicherbauele­ menten wird der Spielraum der Zeitabstimmung zwischen dem externen Systemtakt und dem Datenabtastsignal DS geringer. Deshalb besteht Bedarf für ein verbessertes System und ein verbessertes Verfahren, um eine Kette von Daten in ein synchrones Speicherbauelement mit erhöh­ tem zeitlichem Spielraum zu schreiben.

Der Erfindung liegt daher als technisches Problem die Bereitstellung ei­ nes Schaltkreises zum Empfangen und eines Schaltkreises zum Einge­ ben von Daten in ein Halbleiterspeicherbauelement, um sie in dieses zu schreiben, sowie eines entsprechenden Halbleiterspeicherbauelementes und eines zugehörigen Dateneingabeverfahrens zugrunde, mit denen sich die oben erläuterten Schwierigkeiten herkömmlicher Schaltungen, Bauelemente und Verfahren dieser Art wenigstens teilweise beheben lassen und die insbesondere ein verbessertes Schreiben von Daten in ein Speicherbauelement mit erhöhtem zeitlichem Spielraum zulassen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Daten­ empfangsschaltkreises mit den Merkmalen des Anspruchs 1 oder 7, ei­ nes Halbleiterspeicherbauelementes mit den Merkmalen des Anspru­ ches 18 oder 20, eines Dateneingabeschaltkreises mit den Merkmalen des Anspruchs 22 oder 26 und eines Dateneingabeverfahrens mit den Merkmalen des Anspruchs 27.

Entsprechend der Erfindung wird ein Schaltkreis zum Empfangen von Daten für ein synchrones Halbleiterspeicherbauelement zur Verfügung gestellt, der folgendes enthält: einen Abtastgenerator mit einem Flip- Flop und mehreren logischen Gattern zum Generieren von internen Ab­ tastungen basierend auf einem externen Abtastsignal, wobei jede der internen Abtastungen einen zwischenspeicherauslösenden Übergang besitzt, die nacheinander in Reaktion auf das externe Abtastsignal auf­ treten; mehrere Zwischenspeicher zum Empfangen von n-Bitdaten, in­ klusive wenigstens einem Satz von Zwischenspeichern, die durch eine jeweilige interne Abtastung getaktet werden, und einem weiteren Satz von Zwischenspeichern zum Empfangen der Ausgaben des ersten Sat­ zes von Zwischenspeichern, wobei der andere Satz von Zwischenspei­ chern durch ein internes Taktsignal getaktet wird, dessen Taktdauer größer ist als ein externes Taktsignal; und einen Datenschreibtreiber zum Empfangen der Ausgaben des anderen Satzes von Zwischenspei­ chern und zum Treiben der n-Bitdaten in Speicherzellen des Speicher­ bauelements unter der Taktsteuerung des externen Taktes.

Es wird auch ein Schaltkreis zum Empfangen von Daten, die in ein syn­ chrones Halbleiterspeicherbauelement zu schreiben sind, bereitgestellt, der folgende Merkmale aufweist: einen ersten Satz von Zwischenspei­ chern zum Empfangen von n-Bitdaten bei einem Übergang eines inter­ nen Abtastsignals; einen Zähler zum Zählen der Anzahl von Übergän­ gen des internen Abtastsignals und zum Ausgeben eines Anzeigesig­ nals, wenn durch Zählen das Ende einer Kette von internen Abtastsigna­ len erkannt wurde; einen zweiten Satz von Zwischenspeichern zum Empfangen der Ausgaben des ersten Satzes von Zwischenspeichern, wobei der zweite Satz von Zwischenspeichern durch das Anzeigesignal getaktet wird; und einen dritten Satz von Zwischenspeichern zum Emp­ fangen der Ausgabe des zweiten Satzes von Zwischenspeichern, wobei der dritte Satz von Zwischenspeichern durch ein Taktsignal, welches von einem Systemtakt abgeleitet wird, getaktet wird, wobei der Zähler durch ein erstes Taktsignal getaktet wird, welches von dem Systemtakt abgeleitet wird.

Entsprechend einem anderen Zweck der Erfindung wird ein Schaltkreis zum Empfangen von in ein synchrones Halbleiterspeicherbauelement zu schreibenden Daten zur Verfügung gestellt, der folgendes enthält: einen ersten Satz von Zwischenspeichern zum Empfangen von n-Bitdaten bei einem Übergang eines internen Abtastsignals; einen Zähler zum Zählen der Anzahl von fallenden Flanken eines externen Abtastsignals und zum Ausgeben eines Zählsignals; einen Anzeigesignalgenerator zum Emp­ fangen des Zählsignals, das von dem Zähler ausgegeben wird, und zum Ausgeben eines Anzeigesignals; einen zweiten Satz von Zwischenspei­ chern zum Empfangen der Ausgabe des ersten Satzes von Zwischen­ speichern, wobei der zweite Satz von Zwischenspeichern durch das An­ zeigesignal getaktet wird; und einen dritten Satz von Zwischenspeichern zum Empfangen der Ausgabe des zweiten Satzes von Zwischenspei­ chern, wobei der dritte Satz von Zwischenspeichern durch ein Taktsig­ nal, welches von einem Systemtakt abgeleitet wird, getaktet wird, wobei der Zähler durch ein erstes Taktsignal, das von dem Systemtakt abgelei­ tet wird, getaktet wird.

Entsprechend einem anderem Gesichtspunkt der Erfindung wird ein Schaltkreis zum Empfangen von in ein synchrones Halbleiterspeicher­ bauelement zu schreibenden Daten zur Verfügung gestellt, der folgen­ des enthält: einen ersten Satz von Zwischenspeichern zum Empfangen von n-Bitdaten bei einem Übergang eines ersten internen Abtastsignals, das durch einen Datenabtastpuffer gepuffert wird; einen Zähler zum Zählen der Anzahl von ansteigenden Flanken eines zweiten internen Abtastsignals, das von dem Datenabtastpuffer abgegeben wird, und zum Ausgeben eines Zählsignals; einen Anzeigesignalgenerator zum Empfangen des Zählsignals, das von dem Zähler ausgegeben wird, und zum Ausgeben eines Anzeigesignals; einen zweiten Satz von Zwi­ schenspeichern zum Empfangen der Ausgaben des ersten Satzes von Zwischenspeichern, wobei der zweite Satz von Zwischenspeichern durch das Anzeigesignal getaktet wird; und einen dritten Satz von Zwi­ schenspeichern zum Empfangen der Ausgaben des zweiten Satzes von Zwischenspeichern, wobei der dritte Satz von Zwischenspeichern durch ein Taktsignal, das von einem Systemtakt abgeleitet wird, getaktet wird.

Ferner wird ein Halbleiterspeicherbauelement zum Zugreifen auf Daten in Synchronisation mit einem externen Taktsignal zur Verfügung gestellt, welches folgendes enthält: einen Wandlerschaltkreis zum Wandeln von wenigstens vier Bits serieller Daten in vier Bits paralleler Daten und Ausgeben derselben in Abhängigkeit eines Datenabtastsignals, und ei­ nen Zwischenspeicherschaltkreis zum Empfangen der vier Bit paralleler Daten in Abhängigkeit eines ersten Taktsignals und Ausgeben der vier Bit paralleler Daten zu einem Datenschreibschaltkreis in Antwort auf das erste Taktsignal, wobei jedes der vier Bits paralleler Daten ein gültiges Datenfenster hat, das wenigstens zwei Zyklen des externen Taktsignals entspricht, wobei das Halbleiterspeicherbauelement darüber hinaus ei­ nen Teilerschaltkreis zum Teilen eines internen Taktsignals enthält, wel­ ches von einem Taktsignalpuffer abgegeben wird, um das erste Taktsig­ nal abzugeben.

Entsprechend einem weiteren Gesichtspunkt der Erfindung wird ein Halbleiterspeicherbauelement zum Zugreifen auf Daten synchron mit ansteigenden und abfallenden Flanken eines Taktsignals zur Verfügung gestellt, wobei das Halbleiterspeicherbauelement folgendes enthält: ei­ nen Teilerschaltkreis zum Generieren eines zweiten Datenabtastsignals durch Teilen eines ersten Datenabtastsignals; mehrere interne Abtast­ signalgeneratorschaltkreise zum Empfangen des ersten Datenabtastsig­ nals und des zweiten Datenabtastsignals und zum Generieren mehrerer interner Datenabtastsignale; mehrere erste Zwischenspeicherschaltkrei­ se zum sequentiellen Zwischenspeichern einer Mehrzahl von empfan­ genen seriellen Daten synchron mit jedem der Mehrzahl von internen Abtastsignalen; einen zweiten Zwischenspeicherschaltkreis zum Emp­ fangen und Speichern von Daten des ersten Zwischenspeicherschalt­ kreises synchron mit einem der mehreren internen Abtastsignale; und einen Ausgabeschaltkreis zum Empfangen von Daten von dem zweiten Zwischenspeicherschaltkreis in Abhängigkeit eines vorgegebenen Takt­ signals und zum Transferieren der empfangenen Daten zu einer Daten­ busleitung.

Es wird auch ein Dateneingabeschaltkreis zum Eingeben von Daten in ein Halbleiterspeicherbauelement zur Verfügung gestellt, der folgendes enthält: einen Wandlerschaltkreis zum Wandeln serieller Daten in paral­ lele Daten synchron mit ansteigenden und fallenden Flanken eines Da­ tenabtastsignals; einen Datenabtastzähler zum Empfangen des Daten­ abtastsignals und eines internen Taktsignals, zum Zählen der Anzahl von Pulsen des Datenabtastsignals in einem Intervall, während dem das Datenabtastsignal aktiviert ist, und Ausgeben eines Zählsignals entspre­ chend der Anzahl der Pulssignale des Datenabtastsignals; einen ersten Zwischenspeicherschaltkreis zum Empfangen und Zwischenspeichern von Ausgabedaten des Wandlerschaltkreises in Abhängigkeit des Zähl­ signals; und einen zweiten Zwischenspeicherschaltkreis zum Empfan­ gen und Zwischenspeichern von Ausgabedaten des ersten Zwischen­ speicherschaltkreises in Abhängigkeit von dem internen Taktsignal, wo­ bei der Datenabtastzähler ein Schreibbefehlsignal empfängt und in Ab­ hängigkeit eines ersten Übergangs des internen Taktsignals nach Ein­ gabe eines gültigen Datenabtastsignals initialisiert wird.

Des weiteren wird erfindungsgemäß ein Dateneingabeverfahren zum Eingeben von Daten in ein Halbleiterspeicherbauelement bereitgestellt, das folgende Schritte enthält: es werden eine Anzahl N von Bits serieller Daten in eine Anzahl N von Bits paralleler Daten synchron zu einem Da­ tenabtastsignal gewandelt; die N Bits paralleler Daten werden zu einem ersten Schaltkreis in Reaktion auf ein vorgegebenes Signal übertragen, das nach der letzten fallenden Flanke des Datenabtastsignals abgege­ ben wird; die N Bits paralleler Daten der ersten Schaltung werden dann in Reaktion auf ein aus einem externen Taktsignal abgeleitetes Taktsig­ nal zu einem zweiten Schaltkreis abgegeben, wobei das vorgegebene Signal von einem Zählsignal abgeleitet wird, das von einem Zähler er­ zeugt wird, und wobei das Taktsignal durch Teilen des externen Takt­ signals abgeleitet wird.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfin­ dung sowie das zu deren besserem Verständnis oben erläuterte, her­ kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1A ein Blockschaltbild eines herkömmlichen synchronen Halblei­ terspeicherbauelements;

Fig. 1 B ein detailliertes Schaltbild eines Datenregisters für das Halblei­ terspeicherbauelement von Fig. 1A;

Fig. 2 ein Zeitdiagramm eines Datenschreibvorgangs für das Halblei­ terspeicherbauelement von Fig. 1A;

Fig. 3 ein Blockschaltbild eines Datenvorabruf-Systems entsprechend einer ersten Ausführungsform der Erfindung;

Fig. 4 ein genaueres Schaltbild eines Dateneingabeschaltkreises von Fig. 3;

Fig. 5 ein Zeitdiagramm eines Schreibvorgangs des Dateneingabe­ schaltkreises von Fig. 4;

Fig. 6 ein Blockschaltbild eines Datenvorabruf-Schaltkreises entspre­ chend einer zweiten Ausführungsform der Erfindung;

Fig. 7 ein Zeitdiagramm von Eingabe/Ausgabe-Signalverläufen des Schaltkreises der Fig. 6;

Fig. 8 ein Zeitdiagramm der zeitlichen Abstimmung zwischen einem Datenabtastpuffer und einem Dateneingabepuffer innerhalb ei­ nes Bereiches von minimalem tDQSS bis maximalem tDQSS;

Fig. 9A ein schematisches Schaltbild eines Dateneingabeschaltkreises von Fig. 6;

Fig. 9B ein detailliertes Schaltbild des Schaltkreises der Fig. 9A; und

Fig. 10 ein Zeitdiagramm eines Datenvorabruf-Systems von Fig. 9A.

Die Ausgestaltungen und Vorteile der Erfindung werden aus der nach­ folgenden detaillierten Beschreibung der bevorzugten Ausführungsfor­ men in Bezug auf die begleitenden Zeichnungen deutlich. Gleiche Be­ zugszeichen werden für die Beschreibungen gleicher oder entsprechen­ der Teile oder Bauteile benutzt.

Die Fig. 3 zeigt im Blockschaltbild ein Datenvorabruf-System 100 entsprechend einer ersten Ausführungsform der Erfindung. Gemäß Fig. 3 enthält das Datenvorabruf-System 100 einen Taktpuffer 110, einen Datenabtastpuffer 130, einen Dateneingabepuffer 150, einen Datenein­ gabeschaltkreis 170 und einen Dateneingabetreiber 190.

Der Taktpuffer 110 generiert ein internes Taktsignal PCLK in Antwort auf eine erste Flanke eines externen Taktsignals CLK, und der Daten­ abtastpuffer 130 generiert ein erstes internes Datenabtastsignal PDSb0 durch Puffern eines Datenabtastsignals DQS.

Der Dateneingabepuffer 150 erzeugt interne Daten PDIN mit einer N- Bitdatenkette durch Puffern externer Daten mit N-Bitdatenlänge, und der Dateneingabeschaltkreis 170 wandelt N-Bits serieller Daten PDIN in N- Bits paralleler Daten unter der Steuerung des ersten internen Datenab­ tastsignals PDSb0. Das interne Taktsignal PCLK taktet die parallelen Daten so, dass die N-Bits an Daten an den Treiber 190 ausgegeben werden. Der Dateneingabetreiber 190 treibt das Ausgangssignal des Dateneingabeschaltkreises 170 in ein Speicherzellenfeld (nicht gezeigt).

Die Fig. 4 zeigt im Schaltbild den Dateneingabeschaltkreis 170 von Fig. 3. Als Beispiel ist ein Dateneingabeschaltkreis 170 mit serieller Daten­ eingabe und paralleler Datenausgabe gezeigt, der mit einem 4-Bit- Vorabruf arbeitet. Vier Bits serieller Daten werden am DIN-Eingang ein­ gegeben, durch den DIN-Puffer 150 gepuffert und als PDIN(0~3) in den Dateneingabeschaltkreis 170 ausgegeben, welcher seinerseits die 4 Bits serieller Daten in 4 Bits paralleler Daten synchron mit ansteigenden und abfallenden Flanken des internen Datenabtastsignals PDSb0 und seiner Nachfolger wandelt. Die 4 Bits paralleler Daten werden in ein Speicher­ feld in Abhängigkeit von einem Taktsignal, welches von einem System­ takt abgeleitet ist, geschrieben.

Die Fig. 4 zeigt, dass der Dateneingabeschaltkreis 170 einen ersten Zwischenspeicherschaltkreis 10, einen logischen Schaltkreis 20, einen zweiten Zwischenspeicherschaltkreis 30, einen Ausgabeschaltkreis 40 und einen Taktfrequenzteilerschaltkreis 50 enthält.

Die Fig. 5 zeigt ein Zeitdiagramm von mit dem Dateneingabeschaltkreis 170 durchgeführten Schreibvorgängen. Nachfolgend wird der Daten­ schreibvorgang des 4 Bit-Vorabruf-Dateneingabeschaltkreises 170 ent­ sprechend den Ausführungsformen der Erfindung im Detail unter Bezug­ nahme auf die Fig. 4 und 5 beschrieben.

Der logische Schaltkreis 20 beinhaltet einen internen Datenabtast­ teilerschaltkreis 20a und eine Mehrzahl logischer Gatter 1, 3, 5 und 7. Der interne Datenabtastteilerschaltkreis 20a ist ein Flip-Flop, das so konfiguriert ist, dass es die Frequenz des ersten internen Datenab­ tastsignals PDSb0 halbiert. PDSb0 wird dem Takteingang des Flip-Flops zugeführt, um ein zweites internes Datenabtastsignal PDSb1 und sein Komplement PDSb1b an den Ausgängen des Flip-Flops zu erzeugen.

Ein Schreibfreigabesignal PDIN_en wird durch eine nicht dargestellte Speichersteuereinheit erzeugt und ist aktiviert (z. B. durch den Übergang auf hohen logischen Pegel).

Der interne Datenabtastteilerschaltkreis 20a besteht vorzugsweise in einem D-Flip-Flop. Ein Eingabeanschluss D und ein zweiter Ausgabe­ anschluss QB des Flip-Flops 20a sind elektrisch miteinander verbunden. Andere Ausführungsformen in einem durch zwei teilenden Teilerschalt­ kreis, wie sie jedem Fachmann bekannt sind, können ebenso zum Er­ zeugen des zweiten internen Datenabtastsignals benutzt werden.

Der logische Schaltkreis beinhaltet mehrere logische Gatter zum Gene­ rieren von N-internen Abtastsignalen, wobei N die gleiche Zahl wie die Anzahl von Bits von Dateneingaben bei DIN ist. Im vorliegenden Ausfüh­ rungsbeispiel werden vier UND-Gatter benutzt. Jedes der UND-Gatter hat als Eingänge eine der vier Kombinationen des ersten und zweiten internen Datenabtastsignals PDSb0 bzw. PDSb1 und deren Komple­ mente PDSb0b bzw. PDSb1b. Entsprechend dieser Ausführungsform gibt das logische Gatter 1 ein drittes internes Datenabtastsignal PDS0 durch UND-Verknüpfen des ersten internen Datenabtastsignals PDSb0 und des zweiten internen Datenabtastsignals PDSb1 aus, und das logi­ sche Gatter 3 gibt ein viertes internes Datenabtastsignal PDS1 durch UND-Verknüpfen des invertierten Signals PDSb0b des ersten internen Datenabtastsignals PDSb0 und des zweiten internen Datenabtastsignals PDSb1 aus. Das logische Gatter 5 gibt ein fünftes internes Datenabtast­ signal PDS2 durch UND-Verknüpfen des ersten internen Datenabtast­ signals PDSb0 und eines invertierten Signals PDSb1b des zweiten in­ ternen Datenabtastsignals PDSb1 aus, und das logische Gatter 7 gibt ein sechstes internes Datenabtastsignal PDS3 durch UND-Verknüpfen des invertierten Signals PDSb0b des ersten internen Datenabtastsignals PDSb0 und des invertierten Signals PDSb1b des zweiten internen Da­ tenabtastsignals PDSb1 aus.

Das dritte bis sechste interne Datenabtastsignal PDS0 bis PDS3, welche die Ausgangssignale der logischen Gatter 1, 3, 5 bzw. 7 sind, haben ei­ ne Frequenz, die der Teilung des ersten internen Datenabtastsignals PDSb0 durch vier entspricht. Dadurch wird der Energieverbrauch des Dateneingabeschaltkreises 170 verringert, der in Abhängigkeit des drit­ ten bis sechsten internen Datenabtastsignals PDS0 bis PDS3 arbeitet, und der zeitliche Spielraum, der für die Wiedersynchronisation des Da­ teneingabeschaltkreises 170 benötigt wird, wird vergrößert.

Der erste Zwischenspeicherschaltkreis 10 beinhaltet N Flip-Flops (in die­ sem Ausführungsbeispiel N = 4); namentlich D-Flip-Flops 10a, 10b, 10c und 10d. Jedes der D-Flip-Flops 10a, 10b, 10c und 10d puffert ein entsprechendes Bit der N-Bitdatenkette von PDIN. Der erste Zwischen­ speicherschaltkreis 10 puffert Daten in Abhängigkeit der ansteigenden Flanken des dritten bis sechsten internen Datenabtastsignals PDS0 bis PDS3. Es sei angenommen, dass das Schreibfreigabesignal PDIN_en während des Zwischenspeichervorgangs aktiviert ist. Jedes der D-Flip- Flops 10a, 10b, 10c und 10d wird zurückgesetzt, wenn das Schreibfrei­ gabesignal PDIN_en deaktiviert wird, d. h. auf niedrigen Logikpegel übergeht.

Die Arbeitsweise des ersten Zwischenspeicherschaltkreises 10 wird nunmehr beschrieben. Das D-Flip-Flop 10a puffert erste Daten D0 der 4- Bitdatenkette PDIN in Abhängigkeit von der ansteigenden Flanke des dritten internen Datenabtastsignales PDS0, und das D-Flip-Flop 10b puf­ fert zweite Daten D1 der 4-Bitdatenkette PDIN in Abhängigkeit der an­ steigenden Flanke des vierten internen Datenabtastsignales PDS1. Das D-Flip-Flop 10c puffert dritte Daten D2 der 4-Bitdatenkette PDIN in Ab­ hängigkeit von der ansteigenden Flanke des fünften internen Datenab­ tastsignals PDS1, und das D-Flip-Flop 10d puffert vierte Daten D3 der 4- Bitdatenkette PDIN in Abhängigkeit der ansteigenden Flanke des sechs­ ten internen Datenabtastsignals PDS3.

Der zweite Zwischenspeicherschaltkreis 30 beinhaltet mehrere Zwi­ schenspeicherschaltkreiseinheiten, beispielsweise D-Flip-Flops 30a, 30b und 30c, und puffert Ausgangssignale der ersten Zwischenspeicher­ schaltkreiseinheiten 10a, 10b und 10c in Abhängigkeit von der anstei­ genden Flanke des sechsten (oder letzten) internen Datenabtastsignals PDS3.

Dadurch haben die Ausgangssignale Di0D bis Di2D des zweiten Zwi­ schenspeicherschaltkreises 30 ein gültiges Datenfenster, das zwei Takt­ zyklen des internen Taktsignals PCLK entspricht.

Der Taktfrequenzteilerschaltkreis 50 empfängt ein internes Taktsignal PCLK und gibt ein Taktsignal PCLK2T mit einer gegenüber derjenigen des internen Taktsignals PCLK halbierten Frequenz ab. Das interne Taktsignal PCLK wird von dem Systemtakt abgeleitet und ist synchron hierzu. Ein zweites Befehlssignal PCAS wird in dem Halbleiter­ speicherbauelement in Abhängigkeit eines Spaltenadressabtastsignals (CAS) erzeugt. Die Frequenzteilung findet statt, wenn PCAS aktiviert ist. Der Ausgabeschaltkreis 40 gibt die 4 Bits paralleler Daten an den Da­ teneingabetreiber 190 in Abhängigkeit von dem Taktsignal PCLK2T aus, wenn das Schreibfreigabesignal PDIN_en aktiviert ist.

Bezugnehmend auf Fig. 5 zeigt der Fall I die Situation, in der ein techni­ scher Standard tDQSS maximal ist, und der Fall II die Situation, wenn tDQSS minimal ist, d. h. tDQSS ist gleich tDQSSmax bzw. tDQSSmin.

Wie in Fig. 5 gezeigt, sind die vier Triggerpulse PDS0 bis PDS3, die durch den logischen Schaltkreis 20 erzeugt werden, der Reihe nach ak­ tiv, wobei der aktive Puls PDS0 erzeugt wird, wenn PDSb0 und PDSb1 beide auf hohem Pegel sind, PDS1 ist aktiv, wenn PDSb0b und PDSb1 auf hohem Pegel sind, PDS2 ist aktiv, wenn PDSb0 und PDSb1b auf hohem Pegel sind, und PDS3 ist aktiv, wenn PDSb0b und PDSb1b auf hohem Pegel sind. In PDIN eingegebene Daten werden mit Zwischen­ speichern von D0 bis D3 in den ersten Zwischenspeicherschaltkreis 10 jeweils durch PDS0 bis PDS3 zwischengespeichert. Nach Aktivieren des letzten internen Abtastsignals PDS3 wird der zweite Zwischenspei­ cherschaltkreis 30 gepuffert, um D0 bis D3 auszugeben.

In dem Halbleiterspeicherbauelement entsprechend den Ausführungs­ formen der Erfindung entspricht ein Datenfenster sowohl mit maximalem tDQSS als auch mit minimalem tDQSS jeweils zwei Taktzyklen des in­ ternen Taktsignals PCLK. Dadurch wird ein zeitlicher Spielraum zwi­ schen dem internen Taktsignal PCLK und dem Datenabtastsignal DQS vergrößert.

Entsprechend einer anderen Ausführungsform der Erfindung ist in Fig. 6 ein Dateneingabeschaltkreis zur Ausgabe von 2^(N+1) Bits serieller Daten, wobei N eine ganze Zahl ist, als 2^(N+1) Bits paralleler Daten synchron zu dem Datenabtastsignal DQS gezeigt. Ein in Fig. 6 dargestelltes Daten­ vorabruf-System 200 besitzt eine Struktur, in der gültige Daten unab­ hängig von Schwankungen in tDQSS zwischen einem minimalen und einem maximalen Wert stabil abgerufen werden können. Bezugneh­ mend auf Fig. 6 beinhaltet das Datenvorabruf-System 200 einen Takt­ puffer 210, einen Datenabtastpuffer 220, einen Dateneingabepuffer 230, einen Datenabtastzähler 240, einen Anzeigesignalgeneratorschaltkreis 250, einen Dateneingabeschaltkreis 260 und einen Dateneingabetreiber 270.

Der Taktpuffer 210 erzeugt ein erstes internes Taktsignal PCLK in Ab­ hängigkeit der ansteigenden Flanke eines externes Taktsignals CLK und erzeugt ein zweites internes Taktsignal PCLKB in Abhängigkeit der fal­ lenden Flanke des externen Taktsignals CLK. Sowohl das erste interne Taktsignal PCLK als auch das zweite interne Taktsignal PCLKB können ein Puls sein.

Der Datenabtastpuffer 220 erzeugt ein erstes internes Datenabtastsignal PDSD durch Puffern des Datenabtastsignals DQS und erzeugt ein zwei­ tes internes Datenabtastsignal PDSBP in Antwort auf die fallende Flanke des Datenabtastsignals DQS. Das zweite interne Datenabtastsignal PDSBP ist ein Abtastsignal oder Pulssignal.

Der Dateneingabepuffer 230 puffert eine N-Bitdatenkette DIN. Wie in den Fig. 6 und 7 gezeigt, wird ein Zählerrücksetzsignal CNTRST ge­ neriert, um den Datenabtastzähler 240 in Abhängigkeit von der anstei­ genden Flanke des zweiten internen Taktsignals PLCKB nach einem Schreibbefehl zu initialisieren. Ein Zählerfreigabesignal CNTEN zum Ak­ tivieren des Datenabtastzählers 240 wird seinerseits in Abhängigkeit von der ansteigenden Flanke des Zählerrücksetzsignales CNTRST erzeugt. Der Datenabtastzähler 240 zählt die Anzahl der ansteigenden Flanken des zweiten internen Datenabtastsignals PDSBP in einem Intervall, in dem das Zählerfreigabesignal CNTEN aktiviert ist, und erzeugt ein ers­ tes Zählsignal CNT0 entsprechend der Anzahl ansteigender Flanken des zweiten internen Datenabtastsignals PDSBP.

Der Datenabtastzähler wird in Abhängigkeit von der zweiten ansteigen­ den Flanke des zweiten internen Datenabtastsignals PDSBP deaktiviert. Der Datenabtastzähler 240 erzeugt ein zweites Zählsignal CNT1 in Ab­ hängigkeit von der Deaktivierung des ersten Zählsignals CNT0. Das Zählerfreigabesignal CNTEN wird vorzugsweise in Abhängigkeit von dem aktivierten zweiten Zählsignal CNT1 deaktiviert. Alternativ kann es in Reaktion auf die Deaktivierung des ersten Zählsignals CNT0 deakti­ viert werden. Wenn das Zählerfreigabesignal CNTEN deaktiviert wird, wird der Datenabtastzähler deaktiviert.

Der Datenabtastzähler 240 zählt beispielsweise die Anzahl ansteigender Flanken des zweiten internen Datenabtastsignals PDSBP. Das zweite interne Datenabtastsignal PDSBP ist ein Pulssignal mit kurzer Breite, das immer dann erzeugt wird, wenn das Datenabtastsignal DQS vom hohen auf den niedrigen Logikpegel übergeht. Der Datenabtastzähler 240 zählt die Anzahl fallender Flanken des Datenabtastsignals DQS zwischen einem Vorspann und einem Nachspann. Nachdem der Daten­ abtastzähler 240 alle fallenden Flanken des Datenabtastsignals DQS gezählt hat, wird der Datenpulszähler 240 deaktiviert. Der Datenabtast­ zähler 240 kann auch die Anzahl der gültigen Datenabtastpulse während des ersten Datenabtastsignals PDSD (nicht gezeigt) zählen.

Der Anzeigesignalgeneratorschaltkreis 250 erzeugt ein Anzeigesignal PDSEN als ein Autopulssignal in Antwort auf ein Ausgangssignal CNTi (wobei i gleich 0, 1, 2, 3, . . . N ist) des Datenpulszählers 240, also in Ab­ hängigkeit des deaktivierten ersten Zählsignals CNT0. Das Anzeigesig­ nal PDESN zeigt an, dass alle fallenden Flanken des Datenabtastsignals DQS zwischen Vor- und Nachspann gezählt wurden.

Der Dateneingabeschaltkreis 260 puffert N-Bits serieller Daten PDIN in N-Bits paralleler Daten in Abhängigkeit des ersten internen Datenabtast­ signals PDSD, puffert die N-Bits paralleler Daten in Abhängigkeit des Anzeigesignals PDSEN neu, welches erzeugt wird, nachdem alle N-Bits paralleler Daten zwischengespeichert sind, und gibt dann die gespei­ cherten N-Bits paralleler Daten DINIi an den Dateneingabetreiber 270 in Antwort auf die aktive Flanke des ersten internen Taktsignals PCLK ab, das nach dem Anzeigesignal PDSEN erzeugt wird. Der Dateneingabe­ treiber 270 gibt die N-Bits paralleler, gespeicherter Daten in ein Spei­ cherzellenfeld (nicht dargestellt) ab.

Die Fig. 8 zeigt ein Zeitdiagramm von Eingabe/Ausgabe-Signalverläufen eines Datenabtastpuffers und eines Dateneingabepuffers innerhalb ei­ nes Bereiches zwischen minimalem tDQSS und maximalem tDQSS. Der Fall I zeigt Eingabe/Ausgabe-Signalverläufe des Datenabtastpuffers 220 und des Dateneingabepuffers 230 in einer Situation, in der tDQSS minimal ist (tDQSSmin), während der Fall II Eingabe/Ausgabe-Signal­ verläufe des Datenabtastpuffers 220 und des Dateneingabepuffers 230 in einer Situation zeigt, in der tDQSS maximal ist (tDQSSmax). Die In­ tervalle A, A', B und B' bezeichnen ungültige Bereiche des ersten inter­ nen Datenabtastsignals PDSD.

Die Fig. 9 A ist ein Schaltbild des Dateneingabeschaltkreises 260 der Fig. 6. Bezugnehmend auf die Fig. 9 A ist ersichtlich, dass der Datenein­ gabeschaltkreis 260 einen seriellen Eingangs- und parallelen Ausgangs­ schaltkreis 261, einen ersten Zwischenspeicherschaltkreis 265 und ei­ nen zweiten Zwischenspeicherschaltkreis 267 beinhaltet.

Der serielle Eingangs- und parallele Ausgangsschaltkreis 261 beinhaltet einen dritten Zwischenspeicherschaltkreis 262 und einen vierten Zwi­ schenspeicherschaltkreis 263. Der dritte Zwischenspeicherschaltkreis 262 besteht aus einer Serie von Zwischenspeichereinheiten, die in se­ rieller Schiebeform verbunden sind, beispielsweise in Form von vier D-Flip-Flops 261a, 261b, 261c und 261d, um auf das erste interne Da­ tenabtastsignal PDSD zu reagieren. Interne Daten PDIN werden in das D-Flip-Flop 261a in Abhängigkeit des ersten internen Datenabtastsignals PDSD eingegeben, und die Ausgabeanschlüsse jedes der D-Flip-Flops 261a, 261b und 261c sind mit den Eingangsanschlüssen der D-Flip- Flops 261b, 261c bzw. 261d elektrisch verbunden.

Der dritte Zwischenspeicherschaltkreis 262 beinhaltet eine Anzahl N (wobei N ganzzahlig ist) serieller Zwischenspeicher zum Speichern der ungeradzahligen Daten der N-Bitdatenkette PDIN. Entsprechend der dargestellten Ausführungsform der Erfindung ist N gleich 4. So besteht der dritte Zwischenspeicherschaltkreis 262 des 4-Bit-Vorabruf-Daten­ eingabeschaltkreises 260 aus vier D-Flip-Flops und puffert jeweils unge­ radzahlig numerierte Daten D0 und D2 der Datenkette PDIN. Der vier­ te Zwischenspeicherschaltkreis 263 beinhaltet mehrere Zwischenspei­ chereinheiten und mehrere Inverterschaltkreise IN1, IN2 und IN3. Die mehreren Zwischenspeichereinheiten beinhalten beispielsweise mehre­ re D-Flip-Flops 263a, 263b und 263c, um auf das erste interne Datenab­ tastsignal PDSD zu reagieren. Die internen Daten PDIN werden an ei­ nem Eingangsanschluss des Inverterschaltkreises IN1 eingegeben, und ein Ausgangsanschluss des lnverterschaltkreises IN1 ist mit dem Ein­ gangsanschluss des D-Flip-Flops 263a verbunden, ein Eingangsan­ schluss des D-Flip-Flops 263b ist mit dem Ausgangsanschluss des D- Flip-Flops 263a verbunden, und ein Eingangsanschluss des D-Flip- Flops 263c ist mit dem Ausgangsanschluss des D-Flip-Flops 263b ver­ bunden. Der Eingangsanschluss des lnverterschaltkreises IN2 ist mit dem Ausgangsanschluss des D-Flip-Flops 261c verbunden und der Ein­ gangsanschluss des Inverterschaltkreises IN3 ist mit dem Ausgangsan­ schluss des D-Flip-Flops 263b verbunden.

Der vierte Zwischenspeicherschaltkreis 263 beinhaltet eine Anzahl (N-1) von Zwischenspeichereinheiten, um die geradzahligen Daten der N- Bitdatenkette PDIN zwischenzuspeichern. Der vierte Zwischenspeicher­ schaltkreis 263 des Dateneingabeschaltkreises 260 puffert in diesem Beispiel, in dem N gleich 4 ist, geradzahlige Daten D1 und D3 der Da­ tenkette PDIN. Dadurch wandelt der serielle Eingangs- und parallele Ausgangsschaltkreis 262 die N-Bit serielle Datenkette PDIN in N-Bits paralleler Daten. Der dritte und vierte Zwischenspeicherschaltkreis 262 bzw. 263 sind so konfiguriert, dass sie an beiden Flanken des ersten internen Datenabtastsignals PDSD aktiviert sind oder zwischenspei­ chern. Beispielsweise werden das erste Flip-Flop 261a des dritten Zwi­ schenspeicherschaltkreises und das erste Flip-Flop 263a des vierten Zwischenspeicherschaltkreises an verschiedenen Flanken von PDSD aktiviert.

Der erste Zwischenspeicherschaltkreis 265 beinhaltet mehrere Zwi­ schenspeichereinheiten, beispielsweise mehrere D-Flip-Flops 265a, 265b, 265c und 265d, und gibt die N-Bits zwischengespeicherter paralle­ ler Daten DO1, DE1, DO2 und DE2 an den zweiten Zwischenspeicher­ schaltkreis 267 ab, wenn das Anzeigesignal PDSEN aktiviert ist.

Des Eingabeanschluss des D-Flip-Flops 265a ist mit dem Ausgangsan­ schluss des D-Flip-Flops 261d verbunden, der Eingangsanschluss des D-Flip-Flops 265b ist mit dem Ausgangsanschluss des D-Flip-Flops 263c verbunden, der Eingangsanschluss des D-Flip-Flops 265c ist mit dem Ausgangsanschluss des Inverterschaltkreises IN2 verbunden, und der Eingangsanschluss des D-Flip-Flops 265d ist mit dem Ausgangsan­ schluss des Inverterschaltkreises IN3 verbunden. Der erste Zwischen­ speicherschaltkreis 265 zum Zwischenspeichern von N-Bitdaten beinhal­ tet eine Anzahl N von D-Flip-Flops.

Der zweite Zwischenspeicherschaltkreis 267 puffert Ausgangssignale DP1, DP2, DP3 und DP4 des ersten Zwischenspeicherschaltkreises 265 in Abhängigkeit von der ansteigenden Flanke des ersten internen Takt­ signals PCLK nach einem aktiven Puls des Anzeigesignals PDSEN und gibt die zwischengespeicherten Ausgangssignale an den Datenein­ gabetreiber 270 (Fig. 6) ab. Der zweite Zwischenspeicherschaltkreis 267 beinhaltet mehrere Zwischenspeichereinheiten, beispielsweise die D- Flip-Flops 267a, 267b, 267c und 267d. Die Eingangsanschlüsse der D- Flip-Flops 267a, 267b, 267c und 267d sind mit den Ausgangsanschlüs­ sen eines jeweiligen D-Flip-Flops 265a, 265b, 265c bzw. 265d verbun­ den.

Fig. 9B zeigt ein Beispiel einer detaillierten Implementation des Schalt­ kreises der Fig. 9A. Es ist dem Fachmann offensichtlich, dass spezifi­ sche Komponenten, wie Inverter, Transistoren und Signalspeicher, wie sie in der Fig. 9B gezeigt sind, durch Komponenten, die als äquivalent bekannt sind, ersetzt werden können. Die Funktion und das Timing der Schaltkreise kann auch durch Bool'sche Äquivalente ersetzt werden.

Fig. 10 ist ein Zeitdiagramm der Ausgabedaten des seriellen Eingangs- und parallelen Ausgangsschaltkreises 261 und des ersten und zweiten Zwischenspeicherschaltkreises 265, 267, wie sie in den Fig. 9A und 9B dargestellt sind. Wie in den Fig. 9A, 9B und 10 dargestellt, puffert der erste Zwischenspeicherschaltkreis 265 die Ausgangsdaten DO1, DE1, DO2 und DE2 des seriellen Eingangs- und parallelen Ausgangsschalt­ kreises 261 in Abhängigkeit einer aktiven Flanke des Anzeigesignals PDSEN, und der zweite Zwischenspeicherschaltkreis puffert die Aus­ gangssignale DP1, DP2, DP3 und DP4 des ersten Zwischenspeicher­ schaltkreises 265 in Abhängigkeit von der ansteigenden Flanke des ers­ ten internen Taktsignals PCLK nach dem aktiven PDSEN-Puls.

Der Datenschreibvorgang des Dateneingabeschaltkreises 260 wird nun im Detail in Bezug auf die Fig. 6 bis 10 auf der Grundlage des externen Taktsignals CLK beschrieben, in welches das gültige Datenabtastsignal DQS nach einem Schreibbefehl eingefügt wird. Zum Zwecke der Dar­ stellung wird die interne N-Bitdatenkette PDIN als 4 Bits lang gewählt. Zuerst puffert während des Betriebs des seriellen Eingangs- und paralle­ len Ausgangsschaltkreises 261 das erste D-Flip-Flop 261 des dritten Zwischenspeicherschaltkreises 262 die Daten <D0<, wenn das erste in­ terne Datenabtastsignal PDSD anfänglich auf niedrigem Pegel liegt. Und dann, wenn das erste interne Datenabtastsignal PDSD in einen ersten Zustand (beispielsweise auf hohen Logikpegel) übergeht, puffert das zweite D-Flip-Flop 261b die Daten <D0<. Gleichzeitig werden die Daten <D1< durch das erste D-Flip-Flop 263a des vierten Zwischenspeicher­ schaltkreises 263 zwischengespeichert. In der Folge werden, wenn das erste interne Datenabtastsignal PDSB in einen zweiten Zustand (hier zu niedrigem Logikpegel) übergeht (nachfolgend als erste fallende Flanke bezeichnet), die Daten <D0< durch das dritte D-Flip-Flop 261c des drit­ ten Zwischenspeicherschaltkreises 262 zwischengespeichert, und gleichzeitig werden die Daten <D1< durch das zweite D-Flip-Flop 263b des vierten Zwischenspeicherschaltkreises 263 zwischengespeichert. Ebenso werden die Daten <D2< durch das erste D-Flip-Flop 261a des dritten Zwischenspeicherschaltkreises 262 zwischengespeichert.

Wenn das erste interne Datenabtastsignal PDSD in den ersten Zustand übergeht (nachfolgend zweite ansteigende Flanke genannt), werden die Daten <D0< durch das vierte D-Flip-Flop 271d, die Daten <D1< durch das dritte D-Flip-Flop 263c und die Daten <D2< durch das zweite D-Flip- Flop 261b zwischengespeichert. Gleichzeitig werden die Daten <D3< durch das erste D-Flip-Flop 263a zwischengespeichert. In der Folge werden, wenn das erste interne Datenabtastsignal PDSD in den zweiten Zustand (nachfolgend zweite fallende Flanke genannt) übergeht, die Da­ ten <D2< durch das dritte D-Flip-Flop 261c und die Daten <D3< durch das zweite D-Flip-Flop 263b zwischengespeichert.

In dieser Weise konvertiert der serielle Eingangs- und parallele Aus­ gangsschaltkreis 261 die 4-Bit serielle Datenkette PDIN in 4-Bit paralle­ ler Daten DO1, DE1, DO2 und DE2 in Abhängigkeit des gültigen Daten­ abtastsignals DQS.

In der vorliegenden Ausführungsform hat das Datenabtastsignal DQS zwei fallende Flanken, und das erste Zählsignal CNT0 geht zwei Mal vom niedrigen auf den hohen Logikpegel und vom hohen auf den niedri­ gen Logikpegel über.

In dem Fall, in dem das Datenabtastsignal DQS eine Anzahl N von an­ steigenden Flanken und eine Anzahl N von fallenden Flanken innerhalb eines Datenabtastfreigabeintervalls hat, weist das erste Zählsignal CNT0 N logische Übergänge auf, und der Anzeigesignalgenerator­ schaltkreis 250 erzeugt das Anzeigesignal PDSEN in Abhängigkeit des N-ten (letzten) logischen Übergangs. So wird das Aktivierungssignal PDSEN des 4-Bit-Vorabruf-Dateneingabeschaltkreises 260 erzeugt, nachdem der Datenabtastzähler 240 die zwei fallenden Flanken gezählt hat.

Der erste Zwischenspeicherschaltkreis 265 puffert die Ausgabedaten DO1, DE1, DO2 und DE2 des seriellen Eingabe- und parallelen Ausga­ beschaltkreises 261 in Abhängigkeit der ansteigenden Flanke des An­ zeigesignals PDSEN. Der zweite Zwischenspeicherschaltkreis 267 puf­ fert die Ausgangssignale DP1, DP2, DP3 und DP4 des ersten Zwi­ schenspeicherschaltkreises 265 in Abhängigkeit von der ansteigenden Flanke des ersten internen Taktsignals PCLK nach dem aktiven PDSEN-Puls und gibt die Daten DINi (wobei i gleich 0 bis 3 ist) des zweiten Zwischenspeicherschaltkreises 267 zu dem Dateneingabetrei­ ber 270 ab.

Der Fachmann erkennt, dass, wenngleich diese Methode des Vorabrufs im vorliegenden Fall für 4-Bitdaten an DIN beschrieben ist, der Schalt­ kreis und die Methode auch für jede beliebige andere Anzahl von N Bits anwendbar ist. Vorteilhafterweise erhöhen der Dateneingabeschaltkreis und das Dateneingabeverfahren der Erfindung die Zeittoleranz von tDQSS. Zusätzlich kann eine Anzahl N von gültigen Daten unabhängig von Variationen in tDQSS vorabgerufen werden.

Claims (29)

1. Schaltkreis zum Empfangen von Daten für ein synchrones Halblei­ terspeicherbauelement, gekennzeichnet durch:
einen Abtastgenerator (20) mit einem Flip-Flop (20a) und mehre­ ren Logikgattern (1, 3, 5, 7) zum Generieren mehrerer interner Abtastungen basierend auf einem externen Abtastsignal, wobei jede der internen Abtastungen einen zwischenspeicherauslö­ senden Übergang aufweist, die nacheinander in Reaktion auf das externe Abtastsignal auftreten;
mehrere Zwischenspeicher zum Empfangen von n-Bitdaten mit wenigstens einem Satz (10) von Zwischenspeichereinheiten, die durch eine jeweilige interne Abtastung getaktet werden, und ei­ nem weiteren Satz (30) von Zwischenspeichereinheiten zum Empfangen der Ausgaben von dem ersten Satz von Zwischen­ speichereinheiten, wobei der weitere Satz von Zwischenspei­ chereinheiten durch ein internes Taktsignal getaktet wird, dessen Taktdauer länger ist als die eines externen Taktsignals, und
einen Datenschreibtreiber zum Empfangen der Ausgaben des weiteren Satzes von Zwischenspeichereinheiten und zum Trei­ ben der n-Bitdaten in Speicherzellen des Speicherbauelements unter der Taktsteuerung des externen Taktes.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass ein Frequenzteiler (50) zum Halbieren des externen Taktsignals vorge­ sehen ist, um das interne Taktsignal zum Takten des weiteren Sat­ zes von Zwischenspeichereinheiten zu bilden.

3. Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die mehreren Signalspeicher einen ersten Satz (10) von n-1 Zwi­ schenspeichereinheiten zum Empfangen zugeordneter n-1 Bits ei­ nes n-Bitdatensatzes, von denen jede durch ein entsprechendes von n-1 internen Abtastsignalen getaktet wird, einen zweiten Satz (30) von Zwischenspeichereinheiten, der zum Empfangen entspre­ chender Ausgaben des ersten Satzes von n-1 Zwischenspei­ chereinheiten und der n-ten Bitdaten konfiguriert ist, wobei der zweite Satz von Zwischenspeichereinheiten durch interne Abtas­ tung getaktet wird, und einen dritten Satz (40) von Zwischenspei­ chereinheiten zum Empfangen entsprechender Ausgaben des zwei­ ten Satzes von Zwischenspeichereinheiten umfassen, wobei der dritte Satz von Zwischenspeichereinheiten durch das interne Takt­ signal getaktet wird und das externe Taktsignal von einer externen Speichersteuereinheit abgeleitet wird.

4. Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, dass ein Frequenzteiler zum Halbieren des externen Taktsignals und zum Ableiten des Taktsignals zum Takten des dritten Satzes von Zwi­ schenspeichereinheiten vorgesehen ist.

5. Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Flip-Flop in dem Abtastgenerator als Frequenzteiler konfiguriert ist, um das externe Abtastsignal zu hal­ bieren, und dass die komplementären Ausgaben des Flip-Flops als Eingaben von vier UND-Gattern zum Erzeugen der internen Abtas­ tungen fungieren.

6. Schaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterspeicherbauelement ein SDRAM mit doppelter Datenrate ist.

7. Schaltkreis zum Empfangen von Daten, die in ein synchrones Halb­ leiterspeicherbauelement zu schreiben sind, gekennzeichnet durch:
einen ersten Satz von Zwischenspeichereinheiten zum Empfan­ gen von n-Bitdaten aufgrund eines Übergangs eines internen Abtastsignals;
Mittel zum Zählen der Anzahl von Übergängen des internen Ab­ tastsignals oder der Anzahl fallender Flanken eines externen Ab­ tastsignals oder der Anzahl ansteigender Flanken eines zweiten internen Abtastsignals, das von einem das erste interne Abtast­ signal puffernden Datenabtastpuffer abgegeben wird, und zum Ausgeben eines Anzeigesignals bei durch Zählen erkanntem Ende einer Folge von internen Abtastsignalen oder durch einen Anzeigesignalgenerator, der ein entsprechendes Zählsignal empfängt;
einen zweiten Satz von Zwischenspeichereinheiten zum Emp­ fangen der Ausgaben des ersten Satzes von Zwischenspei­ chereinheiten, wobei der zweite Satz von Zwischenspeicherein­ heiten durch das Anzeigesignal getaktet wird, und
einen dritten Satz von Zwischenspeichereinheiten zum Empfan­ gen der Ausgaben des zweiten Satzes von Zwischenspei­ chereinheiten, wobei der dritte Satz von Zwischenspeicher­ einheiten durch ein Taktsignal, das von einem Systemtakt abge­ leitet wird, getaktet wird.

8. Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, dass der erste Satz von Zwischenspeichereinheiten die n-Bitdaten seriell un­ ter Taktsteuerung durch das erste interne Abtastsignal empfängt.

9. Schaltkreis nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass der zweite Satz von Zwischenspeichereinheiten die zwischenge­ speicherten n-Bitdaten parallel empfängt.

10. Schaltkreis nach einem der Ansprüche 7 bis 9, dadurch gekenn­ zeichnet, dass das Anzeigesignal durch einen Zähler der Zähl- und Anzeigemittel ausgegeben wird, wenn zwei Übergänge des ersten internen Abtastsignals detektiert wurden.

11. Schaltkreis nach einem der Ansprüche 1 bis 10, dadurch gekenn­ zeichnet, dass die Bitdatenanzahl n gleich vier ist.

12. Schaltkreis nach einem der Ansprüche 7 bis 11, dadurch gekenn­ zeichnet, dass wenigstens eine des ersten Satzes von Zwischen­ speichereinheiten die ersten und die dritten von den n-Bitdaten se­ riell weiterschiebt, wobei die Bitdatenzahl n gleich vier ist.

13. Schaltkreis nach einem der Ansprüche 7 bis 12, dadurch gekenn­ zeichnet, dass das erste interne Abtastsignal von einer fallenden Flanke eines externen Datenabtastsignals generiert wird.

14. Schaltkreis nach einem der Ansprüche 7 bis 13, dadurch gekenn­ zeichnet, dass ein Zähler der Zähl- und Anzeigemittel durch einen ersten Takt, der von dem Systemtakt abgeleitet wird, getaktet wird.

15. Schaltkreis nach Anspruch 14, dadurch gekennzeichnet, dass der erste Takt von einer fallenden Flanke des Systemtaktes abgeleitet wird.

16. Schaltkreis nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass ein Zählerrücksetzsignal basierend auf der fallenden Flanke des Systemtaktes nach einem Schreibvorgang generiert wird, wobei das Zählerrücksetzsignal den Zähler zurücksetzt.

17. Schaltkreis nach einem der Ansprüche 7 bis 16, dadurch gekenn­ zeichnet, dass das Taktsignal durch Halbieren des Systemtaktes abgeleitet wird.

18. Halbleiterspeicherbauelement zum Zugreifen auf Daten synchron zu einem externen Taktsignal, gekennzeichnet durch:
einen Konverterschaltkreis zum Ausgeben von wenigstens vier Bit serieller Daten als vier Bit paralleler Daten in Reaktion auf ein Datenabtastsignal, und
einen Zwischenspeicherschaltkreis zum Empfangen der vier Bit paralleler Daten in Reaktion auf ein erstes Taktsignal und Aus­ geben der vier Bit paralleler Daten an einen Datenschreibschalt­ kreis in Reaktion auf das erste Taktsignal, wobei jedes der vier Bit paralleler Daten ein gültiges Datenfenster hat, das wenigs­ tens zwei Taktzyklen des externen Taktsignals entspricht.

19. Halbleiterspeicherbauelement nach Anspruch 18, dadurch gekenn­ zeichnet, dass es zusätzlich einen Teilerschaltkreis zum Teilen ei­ nes internen Taktsignales aufweist, welches von einem Taktpuffer zum Ausgeben des ersten Taktsignales ausgegeben wird.

20. Halbleiterspeicherbauelement zum Zugreifen auf Daten synchron zu einer ansteigenden und einer fallenden Flanke eines Taktsigna­ les, gekennzeichnet durch:
einen Teilerschaltkreis zum Erzeugen eines zweiten Datenab­ tastsignales durch Teilen eines ersten Datenabtastsignales;
mehrere interne Abtastsignalgeneratorschaltkreise zum Empfan­ gen des ersten Datenabtastsignales und des zweiten Daten­ abtastsignales und zum Erzeugen mehrerer interner Abtast­ signale;
einen ersten Zwischenspeicherschaltkreis zum sequentiellen Zwischenspeichern mehrerer empfangener serieller Daten syn­ chron zu jedem der internen Abtastsignale;
einen zweiten Zwischenspeicherschaltkreis zum Empfangen und Speichern von Daten des ersten Zwischenspeicherschaltkreises synchron zu einem der mehreren internen Abtastsignale; und
einen Ausgabeschaltkreis zum Empfangen von Daten von dem zweiten Zwischenspeicherschaltkreis in Reaktion auf ein vorge­ gebenes Taktsignal und zum Transferieren der empfangenen Daten an eine Datenbusleitung.

21. Halbleiterspeicherbauelement nach Anspruch 20, gekennzeichnet durch:
einen zweiten Teilerschaltkreis zum Generieren eines zweiten Taktsignales durch Teilen eines ersten Taktsignales; und
einen Ausgabeschaltkreis zum Transferieren eines Ausgabe­ signales des zweiten Zwischenspeicherschaltkreises auf die Da­ tenbusleitung in Reaktion auf das zweite Taktsignal.

22. Dateneingabeschaltkreis zum Eingeben von Daten in ein Halbleiter­ speicherbauelement, gekennzeichnet durch:
einen Wandlerschaltkreis zum Wandeln serieller Daten in paral­ lele Daten synchron zu einer ansteigenden und einer fallenden Flanke eines Datenabtastsignales;
einen Datenabtastzähler zum Empfangen des Datenabtastsigna­ les und eines internen Taktsignales, zum Zählen der Anzahl von Pulsen des Datenabtastsignales in einem Intervall, in dem das Datenabtastsignal aktiviert ist, und zum Ausgeben eines Zähl­ signales entsprechend der Anzahl der Pulssignale des Datenab­ tastsignales;
einen ersten Zwischenspeicherschaltkreis zum Empfangen und Zwischenspeichern von Ausgabedaten des Wandlerschaltkrei­ ses in Abhängigkeit von dem Zählsignal; und
einen zweiten Zwischenspeicherschaltkreis zum Empfangen und Zwischenspeichern von Ausgabedaten des ersten Zwischen­ speicherschaltkreises in Reaktion auf das interne Taktsignal.

23. Dateneingabeschaltkreis nach Anspruch 22, dadurch gekennzeich­ net, dass der Datenabtastzähler ein Schreibbefehlsignal erhält und in Abhängigkeit von einem ersten Übergang des internen Takt­ signales nach Eingabe eines gültigen Datenabtastsignals initialisiert wird.

24. Dateneingabeschaltkreis nach Anspruch 22 oder 23, gekennzeich­ net durch einen Anzeigesignalgeneratorschaltkreis zum Empfangen des Zählsignales und Ausgeben eines Anzeigesignales zum Takten des ersten Zwischenspeicherschaltkreises.

25. Dateneingabeschaltkreis nach einem der Ansprüche 22 bis 24, da­ durch gekennzeichnet, dass der Wandlerschaltkreis beinhaltet:
einen dritten Zwischenspeicherschaltkreis zum Zwischenspei­ chern ungeradzahliger Daten der seriellen Daten in Abhängigkeit des Datenabtastsignales; und
einen vierten Zwischenspeicherschaltkreis zum Zwischenspei­ chern geradzahliger Daten der seriellen Daten in Abhängigkeit des Datenabtastsignales, wobei das Zählsignal durch Zählen der Anzahl von fallenden Flanken des Datenabtastsignales innerhalb des Intervalles, in dem das Datenabtastsignal aktiviert ist, gene­ riert wird.

26. Dateneingabeschaltkreis, gekennzeichnet durch:
erste zwischenspeichernde Mittel mit einem ersten Register zum Zwischenspeichern erster Daten, die in Reaktion auf eine an­ steigende Flanke eines ersten Pulssignales eines Datenabtast­ signals eingegeben werden, einem zweiten Register zum Emp­ fangen und Zwischenspeichern von Ausgabedaten des ersten Registers in Reaktion auf eine fallende Flanke eines ersten Pulssignales des Datenabtastsignals, einem dritten Register zum Empfangen und Zwischenspeichern von Ausgabedaten des zweiten Registers in Reaktion auf eine ansteigende Flanke eines zweiten Pulssignales des Datenabtastsignals und einem vierten Register zum Empfangen und Zwischenspeichern von Ausgabe­ daten des dritten Registers in Reaktion auf eine fallende Flanke des zweiten Pulssignals;
zweite zwischenspeichernde Mittel mit einem fünften Register zum Zwischenspeichern zweiter Daten, die in Reaktion auf die fallende Flanke des ersten Pulssignales des Datenabtastsignals eingegeben werden, einem sechsten Register zum Empfangen und Zwischenspeichern von Ausgabedaten des fünften Regis­ ters in Reaktion auf die ansteigende Flanke des zweiten Puls­ signales des Datenabtastsignals und einem siebten Register zum Empfangen und Zwischenspeichern von Ausgabedaten des sechsten Registers in Reaktion auf die fallende Flanke des zwei­ ten Pulssignals;
dritte zwischenspeichernde Mittel zum Zwischenspeichern dritter Daten, die in Reaktion auf die ansteigende Flanke des zweiten Pulssignals des Datenabtastsignals in das dritte Register über das erste Register und das zweite Register eingegeben werden, zum Zwischenspeichern vierter Daten, die in Reaktion auf die fallende Flanke des zweiten Pulssignals des Datenabtastsignals in das sechste Register über das fünfte Register eingegeben werden, und zum Empfangen und Zwischenspeichern von Daten des vierten Registers der ersten Zwischenspeichermittel in Re­ aktion auf ein Anzeigesignal, das in Reaktion auf die fallende Flanke des zweiten Pulssignales des Datenabtastsignals gene­ riert wird;
vierte zwischenspeichernde Mittel zum Empfangen und Zwi­ schenspeichern von Daten, die in dem siebten Register der zweiten zwischenspeichernden Mittel in Reaktion auf das Anzei­ gesignal zwischengespeichert werden;
fünfte zwischenspeichernde Mittel zum Empfangen und Zwi­ schenspeichern von Daten, die in dem dritten Register der ers­ ten zwischenspeichernden Mittel in Reaktion auf das Anzeige­ signal zwischengespeichert werden; und
sechste zwischenspeichernde Mittel zum Empfangen und Zwi­ schenspeichern von Daten, die in dem sechsten Register der zweiten zwischenspeichernden Mittel in Reaktion auf das Anzei­ gesignal gespeichert werden.

27. Dateneingabeverfahren zum Eingeben von Daten in ein Halbleiter­ speicherbauelement, gekennzeichnet durch die folgenden Schritte:

• - Konvertieren von N-Bits serieller Daten in N-Bits paralleler Daten synchron zu einem Datenabtastsignal;
• - Übermitteln der N-Bits paralleler Daten an einen ersten Schalt­ kreis in Reaktion auf ein vorgegebenes Signal, das nach der letzten fallenden Flanke des Datenabtastsignals abgegeben wird; und
• - Ausgeben der N-Bits paralleler Daten des ersten Schaltkreises zu einem zweiten Schaltkreis in Abhängigkeit von einem Takt­ signal, das von einem externen Taktsignal abgeleitet wird.

28. Dateneingabeverfahren nach Anspruch 27, dadurch gekennzeich­ net, dass das vorgegebene Signal aus dem Zählsignal, das von ei­ nem Zähler erzeugt wird, abgeleitet wird.

29. Dateneingabeverfahren nach Anspruch 27 oder 28, dadurch ge­ kennzeichnet, dass das Taktsignal durch Teilen des externen Takt­ signales abgeleitet wird.