DE212008000060U1

DE212008000060U1 - Speichersystem mit fehlerfreien Strobesignalen

Info

Publication number: DE212008000060U1
Application number: DE212008000060U
Authority: DE
Original assignee: Mosaid Technologies Inc
Current assignee: Mosaid Technologies Inc
Priority date: 2007-07-19
Filing date: 2008-07-08
Publication date: 2010-05-27
Anticipated expiration: 2018-07-09
Also published as: US20090021998A1; KR20100039343A; US7652932B2; TWI462113B; US20100097869A1; TW200912949A; WO2009009867A1; US7889580B2; KR101359453B1

Abstract

Präambeldetektionsschaltung in einem Mikroelektroniksystem, umfassend:
einen ersten Komparator eingerichtet zum Empfangen eines Taktsignals des Typs, bei dem eine Präambelperiode mit einem Anfang und einem Ende einer Reihe von regelmäßigen Impulsen im Spannungspegel des Taktsignals vorangeht, wobei ein Übergang des Taktsignals von einem unbestimmten Logikpegel auf einen gewählten High-Logikpegel oder Low-Logikpegel am Anfang der Präambelperiode stattfindet,
einen zweiten Komparator eingerichtet zum Empfangen eines Komplements des Taktsignals, wobei ein Übergang des Komplements des Taktsignals von dem unbestimmten Logikpegel auf den anderen der Logikpegel an dem Anfang der Präambelperiode stattfindet,
die Präambeldetektionsschaltung eingerichtet zum Erzeugen einer Anzeige dessen, dass der Anfang der Präambelperiode stattgefunden hat, durch:
i) Detektieren des Übergangs des Taktsignals auf der Basis dessen, wann der Spannungspegel des Taktsignals einen ersten Schwellenwert eines Spannungsbereichs überquert, und
ii) Detektieren des Übergangs des Komplements des Taktsignals auf der Basis dessen, wann der Spannungspegel des Komplements des Taktsignals einen...

Description

HINTERGRUND DER OFFENBARUNG
Zu mikroelektronischen Schaltungen gehören verschiedene Schaltungskomponenten und ein Schaltungskomponententyp, der in diesen Schaltungen oft zu finden ist, ist ein Komparator. Der Komparator ist ein Schaltungselement mit zwei Eingängen, als positiv und negativ gekennzeichnet, und einem Ausgang. Je nachdem, welcher Eingang größer ist, wechselt der Ausgang auf HIGH oder LOW Pegel.
Der Fachmann versteht, dass die von Komparatoren empfangenen Signale oft verrauscht sind. Wenn die Eingangsspannung des empfangenen Signals nahe an der Schwellenspannung des Komparators liegt, liegt ein potenzielles Problem darin, dass ein geringes Rauschen die Spannung an dem Eingang rasch auf Werte knapp über oder unter der Schwellenspannung für den Komparator schwanken lassen kann. Dies kann Ausgangs-„Störungen” verursachen, die in der übergeordneten Schaltung, vielleicht zum Beispiel einer Steuerschaltung, die von der Komparatorausgang beeinflusst wird, Instabilität verursachen können.
Zu bestehenden Lösungen außerhalb des Gebiets von Speichersystemen zählen Lösungen, die einen Schmitt-Trigger einsetzen. Diesbezüglich versteht der Fachmann, dass ein Schmitt-Trigger Rückkopplung nutzt, so dass der aktuelle Ausgangszustand den Eingangswert im Wesentlichen „verstärkt”. Wenn zum Beispiel der Ausgangszustand aktuell der Logikpegel „High” (logische „1”) ist, gibt es keinen Wechsel des Ausgangs zum Logikpegel „Low” (logische „0”), sofern die Eingangsspannung nicht wesentlich unter eine untere Schwellenspannung abfällt. Umgekehrt gibt es, wenn der Ausgangszustand aktuell logisch „0” ist, keinen Wechsel des Ausgangs zu logisch „1”, sofern die Eingangsspannung nicht wesentlich über eine obere Schwellenspannung ansteigt. Die Differenz zwischen den zwei Schwellenspannungen kann als die Hysteresespannung bezeichnet werden.
Ein Problem bei Schmitt-Triggern ist, dass sie nicht zum Betrieb in Speichersystemen konzipiert sind, und die Hysteresegrundsätze wurden daher, wie es scheint, noch nicht im Zusammenhang mit der Bereitstellung von fehlerfreien Strobesignalen in einem Speichersystem angewendet.
KURZDARSTELLUNG
Es ist eine Aufgabe der Erfindung, ein verbessertes Speichersystem bereitzustellen.
Nach einem Aspekt der Erfindung ist eine Präambeldetektionsschaltung in einem Mikroelektroniksystem vorgesehen. Das Schaltung ermöglicht das Empfangen eines Taktsignals des Typs, bei dem eine Präambelperiode mit einem Anfang und einem Ende einer Reihe von regelmäßigen Impulsen im Spannungspegel des Taktsignals vorangeht. Ein Übergang des Taktsignals von einem unbestimmten Logikpegel auf einen gewählten High-Logikpegel oder Low-Logikpegel findet am Anfang der Präambelperiode statt. Die Schaltungermöglicht das Empfangen eines Komplements des Taktsignals. Ein Übergang des Komplements des Taktsignals von dem unbestimmten Logikpegel auf den anderen der Logikpegel findet am Anfang der Präambelperiode statt. Die Schaltungermöglicht das Erzeugen einer Anzeige, dass der Anfang der Präambelperiode stattgefunden hat, durch Folgendes: i) Detektieren des Übergangs des Taktsignals auf der Basis dessen, wann der Spannungspegel des Taktsignals einen ersten Schwellenwert eines Spannungsbereichs überquert, und ii) Detektieren des Übergangs des Komplements des Taktsignals auf der Basis dessen, wann der Spannungspegel des Komplements des Taktsignals einen zweiten Schwellenwert des Spannungsbereichs überquert.
Nach einem weiteren Aspekt der Erfindung ist eine Indikationsschaltung in einem Speichersystem vorgesehen, in dem ein Taktsignal und ein Komplement des Taktsignals erzeugt werden. Das Taktsignal ist von dem Typ, bei dem eine Präambelperiode mit einem Anfang und einem Ende einer Reihe von regelmäßigen Impulsen im Spannungspegel des Taktsignals vorangeht. Ein Übergang des Taktsignals von einem unbestimmten Logikpegel auf einen gewählten High-Logikpegel oder Low-Logikpegel findet am Anfang der Präambelperiode statt. Ein Übergang des Komplements des Taktsignals von dem unbestimmten Logikpegel auf den anderen der Logikpegel findet am Anfang der Präambelperiode statt. Die Schaltung weist einen ersten Komparator mit einem ersten und einem zweiten Eingang auf. Der erste Komparator ist so ausgelegt, dass er, wenn das Taktsignal und eine erste Bezugsspannung an dem ersten bzw. zweiten Eingang des ersten Komparators empfangen werden, eine Änderung der Polarität einer Spannungsdifferenz zwischen der Spannung des Taktsignals und der ersten Bezugsspannung detektiert. Ein zweiter Komparator hat einen ersten und einen zweiten Eingang. Der zweite Komparator ist so ausgelegt, dass er, wenn das Komplement des Taktsignals und eine zweite Bezugsspannung an dem ersten bzw. zweiten Eingang des zweiten Komparators empfangen werden, eine Änderung der Polarität einer Spannungsdifferenz zwischen der Spannung des Komplements des Taktsignals und der zweiten Bezugsspannung detektiert. Die Schaltung weist auch eine Logik-Schaltungsanordnung auf zum Erzeugen einer Indikation dessen, dass der Anfang der Präambelperiode stattgefunden hat, durch den Übergang eines Ausgangssignals der Logik-Schaltungsanordnung auf einen aktiven Logikpegel. Die Indikation wird erzeugt, wenn die Übergänge der Taktsignale detektiert werden.
Nach noch einem weiteren Aspekt der Erfindung ist eine Speichersteuerungsschaltung zum Detektieren eines Übergangs eines Datenzeitsteuerungssignals von einem unbestimmten Logikpegel auf einen gewählten High-Logikpegel oder Low-Logikpegel vorgesehen. Die Schaltung weist einen Komparator auf, der einen ersten Eingang, einen zweiten Eingang und einen Ausgang hat. Der erste und der zweite Eingang empfangen das Datenzeitsteuerungssignal bzw. eine Bezugsspannung. Der Logikpegel eines Signals von dem Ausgang wechselt als Reaktion auf eine Änderung der Polarität einer Spannungsdifferenz zwischen der Spannung des Datenzeitsteuerungssignals und der Bezugsspannung. Die Bezugsspannung liegt nahe genug an einem der Logikpegel, wodurch zumindest eine beträchtliche Verhütung potenzieller falscher positiver Detektionen erzielt wird.
So werden verbesserte Signalübergangsdetektionsschaltungen für Speichersysteme bereitgestellt.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Im Folgenden wird jetzt beispielhaft auf die Begleitzeichnungen Bezug genommen. Es zeigt:
1 ein Blockdiagramm eines SDRAM-Arbeitsspeichers (Synchronous Dynamic Random Access Memory), der eine Datenstrobetakt-(DQS, data strobe clock)-Freigabeschaltung gemäß einer beispielhaften Ausführungsform aufweist;
2 ein Zeitdiagramm, das ein DQS über eine Anzahl von Zeitperioden darstellt;
3 eine schematische Schaltungsdarstellung einer Anzahl von Speichersteuerungsschaltungen einschließlich einer DQS-Übergangsdetektionsschaltung gemäß einer beispielhaften Ausführungsform;
4 ein Zeitdiagramm, dass den Betrieb einer Präambelanzeigeschaltung in der DQS-Freigabeschaltung von 3 darstellt;
5 eine schematische Schaltungsdarstellung einer DQS-Übergangsdetektionsschaltung gemäß einer alternativen beispielhaften Ausführungsform und
6 ein Zeitdiagramm, das den Betrieb der DQS-Übergangsdetektionsschaltung von 5 darstellt.
In verschiedenen Figuren wurden zur Bezeichnung ähnlicher Komponenten eventuell ähnliche oder die gleichen Bezugsnummern verwendet.
AUSFÜHRLICHE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
1, wobei nun auf die Zeichnungen Bezug genommen wird, ist ein Blockdiagramm eines Synchronous Dynamic Random Access Memory (SDRAM) Geräts 10, dass eine Speichersteuerung 20 und einen Double Data Rate Synchronous Dynamic Random Access Memory (DDR SDRAM) 22 aufweist. In Bezug auf den DDR SDRAM 22 versteht der Fachmann, dass eine seiner charakteristischen Eigenschaften der Betrieb mit der doppelten Geschwindigkeit im Verhältnis zum Takt ist, weil das Zwischenspeichern von oder der Zugriff auf Daten an der steigenden und der abfallenden DQS-Flanke erfolgt. Der illustrierte DDR SDRAM 22 ist durch Verbindungen mit der Speichersteuerung 20 verbunden, umfassend einen unidirektionalen Bus 24 zum Senden von Adressen, Befehlen und Taktsignalen von der Speichersteuerung 20 zu dem DDR SDRAM 22, einen bidirektionalen Bus 26 zum Schreiben von Daten (DQ) in den DDR SDRAM 22 und zum Lesen von DQ aus dem Speicher und bidirektionale Verbindungen 28 und 29 zum Leiten des Datenstrobetakts (DQS) bzw. des DQS-Komplements.
Wie der Fachmann versteht, ist DQS ein spezielles Taktsignal, das wiederum ein Typ von Datenzeitsteuerungssignal ist. DQS wird auch in Lese- und Schreibvorgängen eingesetzt. DQS ist, teilweise in Übereinstimmung mit einem typischen Taktsignal, eine Folge elektronischer Impulse für einen Teil eines Schreib- oder Lesevorgangs; zu anderen Zeitpunkten, an denen kein Lese- oder Schreibvorgang stattfindet, befindet sich DQS aber in einem Zustand hoher Impedanz und auf einem unbestimmten Logikpegel (zwischen logisch „1” und logisch „0”. Bei einem Schreibvorgang wird DQS von der Speichersteuerung 20 synchron mit den Schreibdaten erzeugt und in einigen Beispielen wird auch DQ für den Schreibvorgang in einen geeigneten Puffer eingegeben in Erwartung der Speicherung auf vom Fachmann verstandene Weise, insbesondere mit den steigenden und abfallenden Flanken des DQS in einem Daten Latch. Bei einem Lesevorgang werden DQS und Lesedaten aus dem DDR SDRAM 22 von dem Speicher synchron erzeugt und DQ für den Lesevorgang wird, wie der Fachmann versteht, in einigen Beispielen in einen geeigneten Puffer eingegeben in Erwartung der Speicherung mit den steigenden und abfallenden Flanken des DQS in einem Daten Latch.
Bevor mit der vorliegenden Beschreibung des SDRAM-Geräts 10 fortgefahren wird, ist zu beachten, dass die Speichersteuerung 20 und der DDR SDRAM 22 viele einzelne Schaltkreise und Komponenten zur Durchführung ihrer jeweiligen Funktionen umfassen. Da ein Fachmann nicht zu wissen braucht, wie alle Komponenten der Speichersteuerung 20 und des DDR SDRAM 22 konstruiert oder modifiziert werden, um die Vorteile der hierin offenbarten Lehre zu nutzen, versteht es sich, dass nur relevante Schaltkreise und Komponenten hier im Detail gezeigt und beschrieben werden.
Im Folgenden wird nun auf die Speichersteuerung 20 von 1 Bezug genommen. Diese ist in einigen Beispielen eine anwendungsspezifische integrierte Schaltung (ASIC: Application-Specific Integrated Circuit). Die Speichersteuerung 20 betreibt einen Haupttakt. Die Speichersteuerung 20 hat in einer physischen Schnittstelle (PHY) 302 auch eine DQS-Freigabeschaltung 32, die aus dem ankommenden DQS-Signal 28 ein gegattertes DQS erzeugt. Die DQS-Freigabeschaltung 32 wird später in Verbindung mit der Beschreibung für eine ausführlichere Darstellung noch weiter beschrieben.
Nun wird auf 2 Bezug genommen. 2 veranschaulicht Signalübergänge für DQS, wenn DQ als Reaktion auf die Übertragung von Daten aus dem DDR SDRAM 22 erfasst wird. Zusätzlich zu dem DQS erlaubt das dargestellte Komplement von DQS (DQS#) in einfacher Weise das Anlegen von steigenden Flanken an durch steigende Flanken ausgelöste Schaltungsanordnungen zu einem Zeitpunkt, wenn abfallende DQS-Flanken stattfinden. In einigen alternativen Beispielen könnten auch andere DQS-verwandte Signale (mit Signalverläufen, die sich von den abgebildeten Signalverläufen unterscheiden) in Verbindung mit einem Lesebefehl erzeugt werden. Zum Beispiel könnten Signale ähnlich dem illustrierten DQS und DQS#, aber mit einem Tastverhältnis von bedeutend weniger als 50%, erzeugt werden. Außerdem versteht es sich, dass der hierin verwendete Begriff „Komplement” sich auf ein praktisches, nicht aber ein mathematisches Komplement bezieht. Zum Beispiel sind DQS und DQS# normalerweise um einige Grad von dem theoretischen Betrag von 180° abweichend gegeneinander verschoben.
Zum Zweck der vorliegenden Diskussion ist es angebracht, die Aktivität in dem DQS-Signalverlauf in fünf Zeitperioden zu unterteilen. Während einer ersten Zeitperiode T1 ist DQS im Zustand hoher Impedanz. Die nächste Periode ist die in 2 als T2 bezeichnete Präambelperiode. Dies ist gewöhnlich eine kurze Einstellungsperiode, wie z. B. geringfügig kürzer als ein Taktzyklus, damit DQ richtig gelesen werden kann. Nach T2 kommt T3, während der DQ an Flanken von DQS gelesen wird (im illustrierten Beispiel sowohl steigende als auch abfallende). Im Idealfall sind diese Flanken jeweils so genau wie möglich auf die Mitte von einem der Datenaugen der Daten D0, D1, D2 und D3 ausgerichtet. Wie dem Fachmann verständlich ist, kann eine Verzögerungsregelschleife (DLL: Delay Locked Loop) verwendet werden, um die 90°-Phasenverschiebung des DQS zu erzeugen, so dass seine Flanken richtig ausgerichtet sind.
Nach T3 kommt die in 2 als T4 gekennzeichnete Postambelperiode. Wie T2 ist auch T4 gewöhnlich eine kurze Periode (z. B. geringfügig kürzer als ein halber Taktzyklus), um die richtige Terminierung des Lesevorgangs zu gewährleisten. Am Ende von T4 findet ein Übergang zu einer letzten dargestellen Periode T5 statt and zu diesem Zeitpunkt kehrt das DQS wieder in den Zustand zurück, in dem es sich während T1 befand (d. h. hohe Impedanz).
Für Zeitperioden vor und nach einem Lesevorgang wird DQS daher im Zustand hoher Impedanz sein. Wie erwähnt, ist die Spannung, die dem Zustand, der der hohen Impedanz entspricht, zugeordnet ist, grob auf mittlerer Höhe zwischen logisch „1” und logisch „0”. In tatsächlichen Ausführungen schwankt die Spannung von DQS (und der Signalausgang von beispielsweise jedem das DQS zwischenspeichernden Komparator mit einem mittleren Spannungsschwellenwert) jedoch bedeutend über und unter die oben erwähnte mittlere Spannung hinaus. Sicherzustellen, dass die Signalschwankungen kein anomales Verhalten wie z. B. fehlerhaftes Lesen von DQ, wenn keine Daten verfügbar sind, verursachen, ist bekanntermaßen problematisch.
Es wird nun auf die 1 und 3 Bezug genommen. 3 zeigt eine schematische Schaltungsdarstellung einer DQS-Übergangsdetektionsschaltung gemäß einer beispielhaften Ausführungsform. In dem illustrierten Beispiel ist die DQS-Übergangsdetektionsschaltung eine DQS-Freigabeschaltung 32. Auch befindet sich die dargestellte DQS-Übergangsdetektionsschaltung innerhalb der PHY 302 der Speichersteuerung 20; in einigen Ausführungsbeispielen könnte sich die DQS-Übergangsdetektionsschaltung aber an anderer Stelle in dem SDRAM-Element 10 befinden, wie z. B. in dem DDR SDRAM 22.
Die PHY 302 ist auf eine dem Fachmann bekannte Weise in eine Anzahl von Byte-Lanes unterteilt. Insbesondere ist die dargestellte PHY 302 in eine Byte-Spur 304 für Ein-/Ausgaben (I/O), eine Byte-Spur 308 für Schnittstellen-Zeitsteuerungsmodule (ITM: Interface Timing Modules) und eine Byte-Spur 312 für PLL(s) unterteilt. Die dargestellten Byte-Spuren 304 und 308 sind praktischerweise weiter in unterteilbare Zellen unterteilt (von denen zwei in 3 mit 316 gekennzeichnet sind). Wie der Fachmann erkennt, erleichtert die Verwendung von unterteilbaren Zellen die Verflechtung von Strom- und Datensignalen unter Berücksichtigung von inneren und äußeren Bond-Pads und ihre Verwendung sorgt zudem für größere Flexibilität im Vergleich zu dem Fall, wenn die Byte-Spuren 304 und 308 nicht weiter in unterteilbare Zellen unterteilt wären. Die abgebildete Freigabeschaltung 32 fällt in sechs unterteilbare Zellen 316 (drei Zellen der Byte-Spur 304 und drei Zellen der Byte-Spur 308); in alternativen Beispielen kann die DQS-Freigabeschaltung aber in weniger oder zusätzliche unterteilbare Zellen fallen. In wenigstens einem Beispiel ist es einfach, dass die Zellen, die jeweils separat Komparatoren 340 und 344 enthalten, zwei Exemplare der gleichen Zelle sind.
Die dargestellte Freigabeschaltung 32 weist eine Präambelindikationsschaltung 326, DQS-Freigabelogikschaltungsanordnung 330, DQS-Sperr-FIFO-(First In First Out-)Schaltungsanordnung 332, Multiplexschaltungsanordnung 334, Multiplexschaltungsanordnung 338 und die Komparatoren 340 und 344 auf. Eingangssignale zu der Freigabeschaltung 32 umfassen ein DQS-Signal, ein DQS#-Signal, ein write_data-Datenschreibsignal, ein write_enable-Schreibfreigabesignal und einen Systemtakt. Ausgangssignale von der Freigabeschaltung 32 umfassen ein Ausgangssignal der Multiplexschaltungsanordnung 334 und ein Ausgangssignal der Multiplexschaltungsanordnung 338.
Nun wird auf die Präambelindikationsschaltung 326 Bezug genommen. Die Indikationsschaltung 326 weist Komparatoren 350 und 354 und ein UND-Gatter 356 (mit Invertierung an einem der Schaltungseingänge) auf. Der nichtinvertierende und der invertierende Eingang des Komparators 350 sind elektrisch mit DQS bzw. einem unteren Schwellenwert V_IL eines Spannungsbereichs verbunden. Der nichtinvertierende und der invertierende Eingang des Komparators 354 sind elektrisch mit DQS# bzw. einem oberen Schwellenwert V_IH des Spannungsbereichs V_IL–V_IH verbunden. Der Ausgang des Komparators 350 ist elektrisch mit dem Eingang des UND-Gatters 356 mit vorangehender Invertierung verbunden. Der Ausgang des Komparators 354 ist elektrisch mit dem anderen Eingang des UND-Gatters 356 verbunden. Der Ausgang des UND-Gatters 356 ist elektrisch mit der Freigabelogikschaltungsanordnung 330 verbunden.
Im Folgenden wird nun der Betrieb der Präambelindikationsschaltung 326 während der DQS-Präambelperiode (Periode T2 in 2) unter Bezugnahme auf 3 und 4 erläutert. 4 ist ein Zeitdiagramm, das Folgendes zeigt: DQS und DQS# (in dem dargestellten Beispiel verrauscht), DL (Ausgangssignal des Komparators 350), DH (Ausgangssignal des Komparators 354) und PI (Ausgang des UND-Gatters 356).
Mit Bezug auf Zeitpunkt t₁, der einem Augenblick des Übergangs von der Periode hoher Impedanz zu der Präambelperiode entspricht, ist nun zu sehen, dass die Spannung von DQS zum logischen LOW abzufallen beginnt und die Spannung von DQS# zum logischen HIGH anzusteigen beginnt. Wenn die Spannung von DQS zum logischen LOW abzufallen beginnt, durchkreuzt DQS daraufhin Spannung V_IL (zum Zeitpunkt t₂ in dem dargestellten Beispiel). Der DQS-Übergang wird daher erkannt und als Reaktion wechselt das Ausgangssignal DL des Komparators 350 vom logischen HIGH auf logischen LOW, wie der Übergangspfeil 402 anzeigt.
Während die Spannung von DQS zum Zeitpunkt t₁ zum logischen HIGH abzufallen beginnt, beginnt die Spannung von DQS# zu diesem Zeitpunkt zum logischen HIGH hin anzusteigen. DQS# durchkreuzt dann Spannung V_IH (zum Zeitpunkt t₂ in dem dargestellten Beispiel). Der DQS#-Übergang wird daher erkannt und als Reaktion wechselt das Ausgangssignal DH des Komparators 354 vom logischen LOW auf den logischen HIGH, wie der Übergangspfeil 406 anzeigt. Daher werden an den Eingängen des UND-Gatters Signale auf Logikpegeln, die zum Erzeugen eines logischen HIGH an einem Ausgangssignal PI (Ausgang des UND-Gatters 356) notwendig sind, empfangen. Das logische LOW wird nämlich an dem Eingang mit vorangehender Invertierung empfangen und das logische HIGH wird an dem anderen Eingang empfangen. Bei logisch HIGH stellt das Ausgangssignal PI eine Indikation bereit, dass die Präambelperiode stattgefunden hat, wie unten erläutert wird. (Es versteht sich, dass die beispielhaften Ausführungsformen nicht auf jene spezifischen Beispiele begrenzt sind, bei denen die Präambelanzeige ein Übergang von logisch LOW (Pegel L) auf logisch HIGH (Pegel H) ist.)
In dem dargestellten Beispiel wird das Ausgangssignal PI von der DQS-Freigabeschaltungsanordnung 330 empfangen. Ausgang 360 der Freigabeschaltungsanordnung 330 ist elektrisch mit den Auswahleingängen der Multiplexschaltungsanordnungen 334 und 338 verbunden und ein Wechsel des Ausgangs 360 bei der nächsten Taktflanke, der durch die von der Präambelanzeigeschaltung 326 empfangene Präambelanzeige hervorgerufen wird, führt daher dazu, dass unterschiedliche DQS-DQS#-Signale von den Komparatoren 340 und 344 selektiv durch die Multiplexschaltungsanordnungen 334 bzw. 338 geleitet werden.
Zusätzlich dazu, dass sie teilweise von dem Ausgang der Präambelindikationsschaltung 326 gesteuert wird, wird die Freigabelogikschaltungsanordnung 330 zumindest in einem Beispiel auch teilweise von dem Ausgang der Sperr-FIFO-Schaltungsanordnung 332 gesteuert, die wiederum teilweise von den Eingangssignalen „write_data” und „write_enable” gesteuert wird. „write_data” definiert das Datenschreibbit und „write_enable” verursacht das Einschalten des Ausgangspuffers, wenn das Signal auf einem aktiven Logikpegel ist.
In Bezug auf ein erstes differenzielles DQS-Signal, das durch die Multiplexschaltungsanordnung 334 hindurchgeführt wird, phasenverschiebt die Verzögerungsschaltung 364 (z. B. ein (DLL)) das erste differenzielle DQS zur richtigen Ausrichtung auf DQ durch. In dem illustrierten Beispiel weist die Verzögerungsschaltung 364 eine Slave-DLL auf. Diesbezüglich versteht es sich, dass es für jede Slave-DLL in einer Speichersteuerung eine entsprechende Master-DLL, ebenfalls in dieser Speichersteuerung, gibt. Die Master-DLL leitet einen 0°-Takt ab, der mit dem Haupttakt phasengesperrt ist, und auch 90°-, 180°- und 270°-Phasen. Die Slave-DLL erzeugt eine konstante 90°-Phasenverschiebung.
Nach der Phasenverschiebung durch die Verzögerungsschaltung 364 wird das erste verzögerte differenzielle DQS entlang einer Leiterbahn 366 verfügbar gemacht, wobei ein Treiber 368 dies ermöglicht, wie der Fachmann versteht. Der Takteingang eines Latches 370 (im dargestellten Beispiel ein D-Flipflop) ist elektrisch mit der Leiterbahn 366 verbunden, um das verzögerte differenzielle DQS-Signal zu empfangen.
In Bezug auf ein zweites differenzielles DQS-Signals, das durch die Multiplexschaltungsanordnung 338 hindurchgeführt wird, phasenverschiebt die Verzögerungsschaltung 372 (z. B. ein DLL) das zweite differenzielle DQS zur richtigen Ausrichtung auf DQ. Das zweite verzögerte differenzielle DQS wird dann entlang einer Leiterbahn 376 verfügbar gemacht, wobei ein Treiber 378 dies ermöglicht, wie der Fachmann versteht. Der Takteingang eines Latches 380 (im dargestellten Beispiel ein D-Flipflop) ist elektrisch mit der Leiterbahn 376 verbunden, um das verzögerte differenzielle DQS-Signal zu empfangen.
Im dargestellten Beispiel empfangen beide Latches 380 und 370 DQ an ihren jeweiligen Eingängen, wie vom Treiber 384 auf eine dem Fachmann verständliche Weise ermöglicht. Die nächsten Daten von DQ werden jeweils abwechselnd entweder von Latch 370 oder 380 an einen Datenerfassungs-FIFO geliefert, je nachdem, für welches Latch der Takteingang zu diesem Zeitpunkt aktiviert wird.
5 ist eine schematische Schaltungsdarstellung einer DQS-Übergangsdetektionsschaltung 530 gemäß einer alternativen beispielhaften Ausführungsform. Die illustrierte Schaltung 530 ist in Bezug auf ihre Präzisionshysteresecharakteristik einem Schmitt-Trigger ähnlich, aber ein Fachmann müsste verstehen, dass die in 5 gezeigte Schaltung, anders als ein Schmitt-Trigger, präzise Hystereseauslösepunkte hat.
Die illustrierte Schaltung 530 weist zwei Komparatoren 532 und 536, ein RS-Latch 540 und eine Anzahl von Invertern auf. Im Betrieb korrigiert die Schaltung 530 ein Signal VI (DQS-Signal), das an Eingänge der Komparatoren 532 und 536 angelegt wird, und gibt an Schaltungsausgang 544 ein korrigiertes Signal aus. Es versteht sich, dass das Signal VI wenigstens in gewissem Grad fehlerhaft oder verzerrt sein könnte. Zum Beispiel kann das Signal VI verrauscht sein. Ein Fachmann erkennt auch, dass das illustrierte RS-Latch 540 ein Freigabelatch (zustandsgesteuert) ist; es ist aber zu beachten, dass bei einer Anzahl von in Betracht gezogenen Ausführungsformen jede geeignete Speicherschaltungsanordnung, die auf ähnliche Weise wie ein RS-Latch funktioniert, eingesetzt werden könnte.
Was die Komparatoren 532 und 536 betrifft, so sind diese in wenigstens einige Beispielen Spezialkomparatoren zur Verwendung als Chipeingabepuffer. In der illustrierten Schaltung 530 ist nichtinvertierender Eingang 548 des Komparators 532 mit dem Signal VI gekoppelt und invertierender Eingang 552 ist mit einer Bezugsspannung VR1 (oberer Schwellenwert einer Hysteresespannung) gekoppelt. In Bezug auf den Komparator 536 ist invertierender Eingang 554 mit dem Signal VI gekoppelt und nichtinvertierender Eingang 558 ist mit einer Bezugsspannung VR0 (unterer Schwellenwert der Hysteresespannung) gekoppelt. Die dargestellten Komparatoren 532 und 536 sind beide mit Spannungsquellen MVDD und MVDDQ versehen, wobei die Spannungsquelle MVDD zwischen MVDDQ und Massepotenzial liegt. In einigen Beispielen ist MVDDQ die I/O-Signalspannung, die eine aus 2,5 V, 1,8 V und 1,5 V gewählte ist, und MVDD ist die Chip-Core-Spannung, die aus 1,0 V und 1,2 V ausgewählt ist.
Ausgang 560 des Komparators 532 ist mit einem SET-Eingang des RS-Latches 540 gekoppelt, der in der dargestellten beispielhaften Ausführungsform der Eingang 562 von NAND-Gatter 564 ist. Was Ausgang 568 des anderen Komparators in der Schaltung 530 betrifft, so ist dieser mit dem Eingang des Inverters 572 gekoppelt. Der Ausgang des Inverters 572 ist mit einem RESET-Eingang des RS-Latches 540 gekoppelt, der in der veranschaulichten beispielhaften Ausführungsform Eingang 576 von NAND-Gatter 578 ist. Zwei zusätzliche NAND-Gatter innerhalb des RS-Latches 540 sind über Kreuz gekoppelte NAND-Gatter 582 und 584. Ausgang 586 des NAND-Gatters 564 ist mit Eingang 588 des NAND-Gatters 582 gekoppelt, während Ausgang 590 des NAND-Gatters 578 mit Eingang 592 des NAND-Gatters 584 gekoppelt ist. Das dargestellte RS-Latch 540 weist auch Inverter 594 und 596 auf, die mit den Ausgängen der NAND-Gatter 582 bzw. 584 gekoppelt sind. Diese Inverter helfen, eine Störung an den NAND-Gatter-Ausgängen zu verhindern, die fehlerhafte Zustandswechsel verursachen könnte. Die Inverter 594 und 596 fungieren auch als Treiber.
Solange das an den Eingang 548 des Komparators 532 angelegte Signal VI, wobei noch auf 5 Bezug genommen wird, über der an den Eingang 552 angelegten Bezugsspannung des oberen Schwellenwerts VR1 liegt, ist der Zustand des Ausgangs 560 logisch „1”. Aber in dem Fall, in dem das an den Eingang 548 des Komparators 532 angelegte Signal VI unter die Bezugsspannung des oberen Schwellenwerts VR1 abfällt, wechselt der Zustand am Ausgang 560 von logisch „1” auf logisch „0”. Was den anderen Komparator betrifft, so ist der logische Zustand am Ausgang 568 logisch „0”, solange das an den Eingang 554 des Komparators 536 angelegte Signal VI unter der an den Eingang 558 angelegten Bezugsspannung des unteren Schwellenwerts VR0 liegt. Aber in dem Fall, in dem das an den Eingang 554 des Komparators 536 angelegte Signal VI über die Bezugsspannung des unteren Schwellenwerts VR0 ansteigt, wechselt der Zustand am Ausgang 568 von logisch „0” auf logisch „1”.
Ob der Zustand des illustrierten RS-Latches 540 „gesetzt” oder „zurückgesetzt” ist, hängt auf der Basis von Obigem davon ab, wo die Spannung des Signals VI im Verhältnis zu den Bezugsspannungen VR1 und VR0 liegt. Wenn die Spannung des Signals VI über der Bezugsspannung VR1 liegt, werden logisch „1” und logisch „0” an den SET bzw. den RESET Eingang angelegt. Wie der Fachmann erkennt, „setzt” diese Bedingung das RS-Latch 540 (d. h. verursacht, dass am Ausgang 544 logisch „1” erscheint). Wenn die Spannung des Signals VI zwischen der Bezugsspannung VR1 und der Bezugsspannung VR0 liegt, wird sowohl am SET- als auch am RESET-Eingang logisch „0” angelegt. Wie der Fachmann erkennt, ist diese Bedingung die „Haltezustand” für das RS-Latch 540 (d. h. der Zustand, in dem der Ausgang 544 der gleiche bleibt). Schließlich wird, wenn die Spannung des Signals VI unter der Bezugsspannung VR0 liegt, logisch „0” und logisch „1” an den SET- bzw. den RESET-Eingang angelegt. Es versteht sich, dass diese Bedingung das RS-Latch 540 „zurücksetzt” (d. h. verursacht, dass am Ausgang 544 logisch „0” erscheint). In Bezug auf ein an einem Eingang jedes der NAND-Gatter 564 und 578 empfangenes Freigabesignal (ENABLE) lässt das RS-Latch 540 Latch-Eingangssignale durch, wenn dieses Signal auf logisch LOW ist, und hält den Zustand, wenn das Signal auf logisch HIGH ist.
Im Folgenden wird nun der Betrieb der DQS-Übergangsdetektionsschaltung 530 mit einem als VI an die nichtinvertierenden Eingangsanschlüsse der Komparatoren 532 und 536 angelegten verrauschten DQS-Signal unter Bezugnahme auf 6 erläutert. Wie in dem Zeitdiagramm ersichtlich ist, wechselt der Logikpegel am SET-Eingang des RS-Latches 540 an Zeitpunkten wie z. B. t_y auf logisch HIGH, wenn VI über die Bezugsspannung des oberen Schwellenwertes VR1 ansteigt. Außerdem wechselt der Logikpegel am RESET-Eingang des RS-Latches 540 an Zeitpunkten wie z. B. t_x auf logisch HIGH, wenn VI unter die Bezugsspannung des unteren Schwellenwertes VR0 abfällt.
Es ist zu sehen, dass VI an den Zeitpunkten t_u und t_v momentan über (unter) die Bezugsspannung schnellt (abfällt), wodurch am RESET-Eingang (SET-Eingang) ein entsprechender momentaner Pegelübergang von H nach L in dem Signal verursacht wird. Diese kurzlebigen Zustandsänderungen erzeugen im RS-Latch 540 keine Ausgangswertveränderung. Insbesondere führt der momentane Pegelübergang von logisch HIGH nach logisch LOW in dem Signal am RESET-Eingang nach der Schwellenüberquerung an t_u nicht zu einer Änderung des Logikpegels des illustrierten Ausgangssignals Q, weil, wie der Fachmann verstehen wird, logisch LOW an beiden Eingängen eines RS-Latches bedeutet, dass Q(t + Δ) = Q(t) (d. h. was häufig als der „Haltezustand” bezeichnet wird). Desgleichen (und aus im Wesentlichen dem gleichen Grund) führt der momentane Pegelübergang von logisch HIGH nach logisch LOW in dem Signal am SET-Eingang nach der Schwellenüberquerung zum Zeitpunkt t_v nicht zu einer Änderung der Logikpegel des dargestellten Ausgangssignals Q.
Bezug nehmend auf 2 und 6 sollte das Ausgangssignal Q allgemein trotz Rauschen in VI ein fehlerfreies Strobesignal sein, solange: i) das verrauschte DQS-Signal während der Perioden T2, T3 und T4 nicht anomal durch den gesamten Hysteresespannungsbereich ansteigt/abfällt und ii) das verrauschte DQS-Signal während der unbestimmten Perioden (T1 und T5) innerhalb des Hysteresespannungsbereichs bleibt. Es wird theoretisiert, dass die DQS- Übergangsdetektionsschaltung 530 in gewissen Speichersystemen unzulänglich sein kann, weil die Wahrscheinlichkeit, dass das verrauschte DQS-Signal während gewisser unbestimmter Perioden nicht innerhalb des Hysteresespannungsbereichs bleibt, einfach zu hoch ist. Zum Beispiel ist es nicht ungewöhnlich, dass zu einem Zeitpunkt unmittelbar nach dem Abschluss der Postambel (d. h. am Anfang von T5) ein Klingeln (Ringing) (wie in 6 dargestellt) auftritt. Infolge eines solchen Klingelns kann DQS so auf eine Spannung nahe am logischen HIGH und vielleicht über VR1 hochschnellen, dass anomales Verhalten des oben in dieser Beschreibung erwähnten Typs verursacht wird.
Mit Bezug auf das veranschaulichte Beispiel ist zu sehen, dass die in dem Eingangssignal VI vorhandene Präambel und die Postambel in dem Ausgangssignal Q fehlen. Es ist aber zu beachten, dass dies nicht für alle Beispiele für fehlerfreie Strobesignale charakteristisch ist, die von in Betracht gezogenen Schaltungsausführungsformen erzeugt werden, welche Ähnlichkeit mit der DQS-Übergangsdetektionsschaltung 530 haben. Zum Beispiel könnte die Erzeugung eines Ausgangsstrobesignals, das eine Präambel aufweist, durch die Aufnahme von nur einigen relativ unkomplizierten Schaltungsanordnungen in die DQS-Übergangsdetektionsschaltung 530 erzielt werden.
Wieder mit Bezug auf 1 ist zu beachten, dass eine einzelne Speichersteuerung 20 und ein einzelner DDR SDRAM 22 nur zum Zweck der bequemen Darstellung abgebildet wurden, und es versteht sich, dass beispielhafte Ausführungsformen in keinerlei Weise auf SDRAM-Elemente begrenzt sind, die nur aus einem einzelnen Controller bestehen, der Befehle an einen einzelnen Speicher-Chip leitet. In einigen Beispielen weist das SDRAM-Element 10 eine einzelnen Speichersteuerung 20 und mehrere DDR SDRAM 22 auf. In anderen Beispielen weist das SDRAM-Element 10 mehrere Speichersteuerungen 20 und mehrere DDR SDRAM 22 auf.
Es wurden zwar beispielhafte Ausführungsformen mit Bezug auf DDR SDRAM beschrieben, es versteht sich aber, dass wenigstens einige beispielhafte Ausführungsformen in anderen Speicherelementen eingesetzt werden können, die nicht als DDR SDRAM eingestuft sein könnten. Zum Beispiel können wenigstens einige beispielspielhafte Ausführungsformen in QDR SDRAM (Quad Data Rate SDRAM) und XDR SDRAM (Extreme Data Rate SDRAM) eingesetzt werden.
Die in der vorangehenden ausführlichen Beschreibung beispielhafter Ausführungsformen beschriebenen diversen Schaltungen und Schaltungskomponenten können als von dem Typ betrachtet werden, der bekannte Vorgänge an elektronischen Signalen durchführt. Dem Fachmann werden alternative Schaltungen oder Schaltungskomponenten bekannt sein, die als gleichwertig erkannt werden, weil sie die gleichen Vorgänge an den Signalen bereitstellen.
Gewisse Anpassungen und Modifikationen der beschriebenen Ausführungsformen sind möglich. Die oben besprochenen Ausführungsformen gelten daher als veranschaulichend und nicht als beschränkend.

Claims

Präambeldetektionsschaltung in einem Mikroelektroniksystem, umfassend: einen ersten Komparator eingerichtet zum Empfangen eines Taktsignals des Typs, bei dem eine Präambelperiode mit einem Anfang und einem Ende einer Reihe von regelmäßigen Impulsen im Spannungspegel des Taktsignals vorangeht, wobei ein Übergang des Taktsignals von einem unbestimmten Logikpegel auf einen gewählten High-Logikpegel oder Low-Logikpegel am Anfang der Präambelperiode stattfindet, einen zweiten Komparator eingerichtet zum Empfangen eines Komplements des Taktsignals, wobei ein Übergang des Komplements des Taktsignals von dem unbestimmten Logikpegel auf den anderen der Logikpegel an dem Anfang der Präambelperiode stattfindet, die Präambeldetektionsschaltung eingerichtet zum Erzeugen einer Anzeige dessen, dass der Anfang der Präambelperiode stattgefunden hat, durch: i) Detektieren des Übergangs des Taktsignals auf der Basis dessen, wann der Spannungspegel des Taktsignals einen ersten Schwellenwert eines Spannungsbereichs überquert, und ii) Detektieren des Übergangs des Komplements des Taktsignals auf der Basis dessen, wann der Spannungspegel des Komplements des Taktsignals einen zweiten Schwellenwert des Spannungsbereichs überquert.
Präambeldetektionsschaltung nach Anspruch 1, bei dem das Taktsignal ein Datenstrobetakt-(DQS, data strobe clock)-Signal ist und das Komplement des Taktsignals ein Komplement des DQS-Signals ist.
Präambeldetektionsschaltung nach Anspruch 1 oder 2, bei dem der gewählte der Logikpegel der Low-Logikpegel ist und der andere der Logikpegel der High-Logikpegel ist.
Präambeldetektionsschaltung nach einem der Ansprüche 1 bis 3, bei dem der erste Komparator an einem seiner Eingänge eine Bezugsspannung an dem ersten Schwellenwert empfängt.
Präambeldetektionsschaltung nach Anspruch 4, bei dem der eine der Eingänge des ersten Komparators ein invertierender Eingang ist und der erste Schwellenwert höher als der zweite Schwellenwert ist.
Präambeldetektionsschaltung nach einem der Ansprüche 1 bis 4, bei dem der zweite Komparator an einem seiner Eingänge eine Bezugsspannung an einem zweiten Schwellenwert empfängt.
Präambeldetektionsschaltung nach einem der Ansprüche 1 bis 6, bei dem der eine der Eingänge des zweiten Komparators ein invertierender Eingang ist und der erste Schwellenwert höher als der zweite Schwellenwert ist.
Indikationsschaltung in einem Speichersystem, in dem ein Taktsignal und ein Komplement des Taktsignals erzeugt werden, wobei das Taktsignal von dem Typ ist, bei dem eine Präambelperiode mit einem Anfang und einem Ende einer Reihe von regelmäßigen Impulsen im Spannungspegel des Taktsignals vorangeht, wobei ein Übergang des Taktsignals von einem unbestimmten Logikpegel auf einen gewählten High-Logikpegel oder Low-Logikpegel am Anfang der Präambelperiode stattfindet, wobei ein Übergang des Komplements des Taktsignals von dem unbestimmten Logikpegel auf den anderen der Logikpegel am Anfang der Präambelperiode stattfindet, wobei die Schaltung Folgendes umfasst: einen ersten Komparator mit ersten und zweiten Eingängen, wobei der erste Komparator die Aufgabe hat, wenn das Taktsignal und eine erste Bezugsspannung an dem ersten bzw. zweiten Eingang des ersten Komparators empfangen werden, eine Änderung der Polarität einer Spannungsdifferenz zwischen der Spannung des Taktsignals und der ersten Bezugsspannung zu detektieren, einen zweiten Komparator mit ersten und zweiten Eingängen, wobei der zweite Komparator die Aufgabe hat, wenn das Komplement des Taktsignals und eine zweite Bezugsspannung an dem ersten bzw. zweiten Eingang des zweiten Komparators empfangen werden, eine Änderung der Polarität einer Spannungsdifferenz zwischen der Spannung des Komplements des Taktsignals und der zweiten Bezugsspannung zu detektieren, und eine Logik-Schaltungsanordnung zum Erzeugen einer Indikation dessen, dass der Anfang der Präambelperiode stattgefunden hat, durch den Übergang eines Ausgangssignals der Logik-Schaltungsanordnung auf einen aktiven Logikpegel, wobei die Indikation erzeugt wird, wenn die Übergänge der Taktsignale detektiert werden.
Indikationsschaltung nach Anspruch 8, bei der die Übergänge auf eine im Wesentlichen gleichzeitige Weise stattfinden.
Indikationsschaltung nach Anspruch 8 oder 9, bei der die Änderung der Polarität der Spannungsdifferenz zwischen der Spannung des Taktsignals und der ersten Bezugsspannung von positiv auf negativ ist und die Änderung der Polarität der Spannungsdifferenz zwischen der Spannung des Komplements des Taktsignals und der zweiten Bezugsspannung von negativ auf positiv ist.
Indikationsschaltung nach einem der Ansprüche 8 bis 10, bei der die Logikschaltungsanordnung ein UND-Gatter umfasst.
Indikationsschaltung nach Anspruch 11, bei der die Logikschaltungsanordnung ferner einen Inverter mit einem Eingang und einem Ausgang umfasst, wobei der Eingang des Inverters elektrisch mit einem Ausgang des ersten Komparators verbunden ist, wobei der Ausgang des Inverters elektrisch mit einem Eingang des UND-Gatters verbunden ist.
Indikationsschaltung nach einem der Ansprüche 8 bis 12, bei der der unbestimmte Logikpegel in einen Bereich fällt, der nach oben von der zweiten Bezugsspannung begrenzt wird und nach unten von der ersten Bezugsspannung begrenzt wird.
Speichersteuerungsschaltung zum Detektieren eines Übergangs eines Datenzeitsteuerungssignals von einem unbestimmten Logikpegel auf einen gewählten High-Logikpegel oder Low-Logikpegel, wobei die Schaltung umfasst: einen Komparator, der einen ersten Eingang, einen zweiten Eingang und einen Ausgang hat, wobei der erste und zweite Eingang die Aufgabe haben, das Datenzeitsteuerungssignal bzw. eine Bezugsspannung zu empfangen, wobei Logikpegel ein Signal von dem Ausganglogikpegel in Reaktion auf eine Änderung der Polarität einer Spannungsdifferenz zwischen der Spannung des Datenzeitsteuerungssignals und der Bezugsspannung und die Bezugsspannung nahe genug an dem einem der Logikpegel liegt, wodurch zumindest eine wesentliche Verhütung potenzieller falscher positiver Übergangsdetektionen erzielt wird.
Speichersteuerungsschaltung nach Anspruch 14, ferner umfassend einen zweiten Komparator, der einen ersten Eingang, einen zweiten Eingang und einen Ausgang hat, wobei der erste und zweite Eingang des zweiten Komparators die Aufgabe haben, ein Komplement des Datenzeitsteuerungssignals bzw. eine weitere Bezugsspannung zu empfangen.
Speichersteuerungsschaltung nach Anspruch 14, ferner umfassend einen zweiten Komparator, der einen ersten Eingang, einen zweiten Eingang und einen Ausgang hat, wobei der erste und zweite Eingang des zweiten Komparators die Aufgabe haben, das Datenzeitsteuerungssignals bzw. eine weitere Bezugsspannung zu empfangen.
Speichersteuerungsschaltung nach Anspruch 16, bei der zwischen der Bezugsspannung und der weiteren Bezugsspannung eine Hysteresespannung besteht.
Übergangsdetektionsschaltung eingerichtet zum Detektieren eines Übergangs in einem Datenzeitsteuerungssignal von einem unbestimmten Logikpegel auf einen gewählten High-Logikpegel oder Low-Logikpegel, umfassend: einen Komparator mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang, wobei der erste Eingang eingerichtet ist zum Empfangen eines Datenzeitsteuerungssignals, wobei der zweite Eingang eingerichtet ist zum Empfangen einer Bezugsspannung, die nahe genug an einem der Logikpegel ist, um potenzielle falsche positive Übergangsdetektionen im Wesentlichen zu verhüten, und wobei der Ausgang eingerichtet ist zum Ausgeben eines Signals, das auf einem Logikpegel ist, wenn eine Spannungsdifferenz zwischen der Spannung des Datenzeitsteuerungssignals und der Bezugsspannung eine erste Polarität hat, und das als Reaktion auf die Änderung der Spannungsdifferenz zwischen der Spannung des Datenzeitsteuerungssignals und der Bezugsspannung auf die andere Polarität auf den anderen Logikpegel wechselt.
Übergangsdetektionsschaltung nach Anspruch 18, bei dem das Datenzeitsteuerungssignal ein Datenstrobetakt-(DQS, data strobe clock)-Signal ist.
Übergangsdetektionsschaltung nach Anspruch 18 oder 19, bei die Übergangsdetektionsschaltung in einer physischen Schnittstelle (PHY) eingerichtet ist.