TWI410982B - 記憶體控制器中資料觸發信號的校正電路及其校正方法 - Google Patents

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Description

記憶體控制器中資料觸發信號的校正電路及其校正方法
本發明是有關於記憶體控制器，且特別是有關於一種記憶體控制器中資料觸發信號(data strobe signal，以下簡稱DQS信號)的校正電路及其校正方法。
一般來說，記憶體控制器(memory controller)可用來存取記憶體模組，例如動態隨機存取記憶體模組(dynamic random access memory module，以下簡稱DRAM模組)。當記憶體控制器發出寫入指令(write command)時，資料可從記憶體控制器傳送至於記憶體模組中的DRAM晶片並儲存。而當記憶體控制器發出讀取指令(read command)時，資料可從記憶體模組中的DRAM晶片傳送至記憶體控制器，最終傳遞至處理器進行處理。
以雙倍資料速率(double data rate，以下簡稱DDR)記憶體模組或者雙倍資料速率雙列記憶體模組(DDR dual in-line memory module，簡稱DDR DIMM)為例，一個DDR交易(DDR transaction)包括以下的步驟：
根據指令時脈(command clock)，記憶體控制器由指令線(command lines)以及位址線(address lines)送出指令。而於下一個指令時脈(command clock)時，所有DDR記憶體模組會由指令線以及位址線上讀取此指令，並且決定與此指令相關的DDR記憶體模組。接著，此相關的DDR記憶體模組中的所有DRAM晶片即根據指令來準備儲存或讀取資料。
當指令為讀取指令時，此DDR記憶體模組上的所有DRAM晶片會開始驅動資料串列信號(以下簡稱DQ信號)與資料觸發信號(以下簡稱DQS信號)。或者，當指令為寫入指令時，DQ信號與DQS信號則由記憶體控制器所驅動。之後，DQ信號與DQS信號即可開始動作(toggling)。一般來說，假設一個記憶體模組中有八個DRAM晶片，則會有64條DQ信號以及8條DQS信號，而DQ信號是傳遞資料，DQS信號是傳遞資料時脈(data clock)。
請參照第一圖A與B，其所繪示為DDR記憶體模組上的信號。一般來說，記憶體控制器230可控制四個DDR記憶體模組。為了解釋方便，第一圖A與B中僅繪示二個DDR記憶體模組100、200。其中，第一圖A繪示記憶體控制器230輸出的四個指令時脈信號(CMDCLK0～3)、四個晶片選擇信號(chip select signal，CS0～3)、指令信號、位址信號。由圖中可知，第一DDR記憶體模組100中包括8個DRAM晶片101～108、暫存器(register)120；第二DDR記憶體模組200中包括8個DRAM晶片201～208、暫存器220。而記憶體控制器230產生的指令信號與位址信號，例如，位址信號(A0～A13)、列位址觸發信號(row address strobe，簡稱RAS信號)、行位址觸發信號(column address strobe，簡稱CAS信號)、寫入致能信號(write enable，簡稱WE信號)，會傳遞至所有的DDR記憶體模組100、200的暫存器120、220。
記憶體控制器230可輸出四組指令時脈信號(CMDCLK0～3)以及四個晶片選擇信號(CS0～CS3)至個別的DDR記憶體模組100、200的暫存器120、220。也就是說，利用第一圖A所繪示的信號即可得知第一DDR記憶體模組100中的DRAM晶片101～108或者第二DDR記憶體模組200中的DRAM晶片201～208需要讀取資料或者寫入資料的位址。
請參照第一圖B，其所繪示為DDR記憶體模組上的DQ信號與DQS信號。由第一圖B可知，第一DDR記憶體模組100中有8個DRAM晶片101～108；第二DDR記憶體模組200中有8個DRAM晶片201～208，每一個晶片需要8條DQ信號搭配1條DQS信號，而8條DQ信號又稱位元組通道(byte lane)。也就是說，一個位元組通道所傳遞的資料速度是由相對應的1條DQS信號來控制。
如第一圖B所示，第一DDR記憶體模組100與第二DDR記憶體模組200中的第一DRAM晶片101、201連接至DQ0～DQ7信號以及DQS0信號；第一DDR記憶體模組100與第二DDR記憶體模組200中的第二DRAM晶片102、202連接至DQ8～DQ15信號以及DQS1信號；第一DDR記憶體模組100與第二DDR記憶體模組200中的第三DRAM晶片103、203連接至DQ16～DQ23信號以及DQS2信號；第一DDR記憶體模組100與第二DDR記憶體模組200中的第四DRAM晶片104、204連接至DQ24～DQ31信號以及DQS3信號；第.一DDR記憶體模組100與第二DDR記憶體模組200中的第五DRAM晶片105、205連接至DQ32～DQ39信號以及DQS4信號；第一DDR記憶體模組100與第二DDR記憶體模組200中的第六DRAM晶片106、206連接至DQ40～DQ47信號以及DQS5信號；第一DDR記憶體模組100與第二DDR記憶體模組200中的第七DRAM晶片107、207連接至DQ48～DQ55信號以及DQS6信號；以及，第一DDR記憶體模組100與第二DDR記憶體模組200中的第八DRAM晶片108、208連接至DQ56～DQ63信號以及DQS7信號。
也就是說，當指令為讀取第一DDR記憶體模組100時，第一DDR記憶體模組100上的8個DRAM晶片101～108會開始驅動DQ0～63信號與DQS0～7信號。或者，當指令為寫入第一DDR記憶體模組100時，DQ0～63信號與DQS0～7信號則由記憶體控制器230所驅動。之後，DQ0～63信號與DQS0～7信號即可開始動作。
請參照第二圖A，其所繪示為讀取指令時，DDR晶片上DQ信號與DQS信號之間的關係。根據DDR記憶體模組的規格，當DDR晶片在傳遞資料時，DQ信號以及DQS信號必須相互對齊(align)。以DQ0～DQ7信號以及DQS0信號為例，DQ0～DQ7的資料必須對齊DQS0的上升緣(rising edge)以及下降緣(falling edge)。也就是說，於讀取指令時，所有的DRAM晶片輸出DQ信號與DQS信號而記憶體控制器接收DQ信號與DQS信號。一般來說，DDR晶片所產生的DQS信號是參考記憶體控制器230所提供的正相與反相時脈信號(CLK、，未繪示)所產生，因此，DQS信號、正相與反相時脈信號(CLK、)皆有相同的頻率。
請參考第二圖B，其所繪示為記憶體控制器調整DQS0信號與DQ0～7信號之間的信號關係圖。當記憶體控制器230接收到對齊的DQS0信號與DQ0～7信號之後，會將DQS0信號延遲相位90度，並利用延遲相位90度的DQS0信號(DQS0_90)來拴鎖(latch)位元組通道(DQ0～7信號)上的資料。
請參照第三圖，其所繪示為習知記憶體控制器內的DQS信號校正電路，DQS信號校正電路為一主僕式延遲鎖迴路(master-slave delay locked loop，以下簡稱主僕式DLL)，可用來延遲一個DQS信號。主僕式DLL包括：一主延遲鍊(master delay chain)300、一僕延遲鍊(slave delay chain)320、以及一相位偵測器(phase detector)330。僕延遲鍊320為主延遲鍊300的複製品(replica)，亦即，僕延遲鍊320與主延遲鍊300有相同的製程條件，並且布局在鄰近的區域，使得僕延遲鍊320與主延遲鍊300相互匹配(match)。主延遲鍊300包括串接的複數個緩衝單元301～308，例如8個緩衝單元，而每個緩衝單元301～308皆可產生一輸出信號。記憶體控制器所產生的正相時脈信號(CLK)輸入主延遲鍊300中的第一緩衝單元301以及相位偵測器330，而主延遲鍊300中第八緩衝單元308的輸出信號輸入相位偵測器330。因此，相位偵測器330即可比較正相時脈信號(CLK)以及第八緩衝單元308的輸出信號，以產生一控制電壓(Vctl )至主延遲鍊300中的所有緩衝單元301～308的控制端，用以控制每個緩衝單元301～308的傳遞延遲(propagation delay)，所以八個輸出信號之間會具有一固定相位差。由第二圖B可知，此固定相位差為45度。也就是說，第一緩衝單元301的輸出信號為正相時脈信號(CLK)延遲45度；第二緩衝單元302的輸出信號為正相時脈信號(CLK)延遲90度；第三緩衝單元303的輸出信號為正相時脈信號(CLK)延遲135度；第四緩衝單元304的輸出信號為正相時脈信號(CLK)延遲180度；第五緩衝單元305的輸出信號為正相時脈信號(CLK)延遲225度；第六緩衝單元306的輸出信號為正相時脈信號(CLK)延遲270度；第七緩衝單元307的輸出信號為正相時脈信號(CLK)延遲315度；以及，第八緩衝單元308的輸出信號為正相時脈信號(CLK)延遲360度並且與正相時脈信號(CLK)同相位。
僕延遲鍊320包括串接的複數個緩衝單元321～328，例如8個緩衝單元。而所有緩衝單元321～328的控制端也接收控制電壓(Vctl )，並且每個緩衝單元321～328皆可產生一相位信號，僕延遲鍊320中的第一個緩衝單元321接收DQS信號。
由上述說明可知，控制電壓(Vctl )可同時控制主延遲鍊300以及僕延遲鍊320中的緩衝單元301～308，321～328，使得所有緩衝單元301～308，321～328的傳遞延遲皆相同。因此，僕延遲鍊320中的第二緩衝單元322的輸出信號即為延遲相位90度的DQS信號(DQS_90)。
由於主延遲鍊300及其複製品(僕延遲鍊320)的匹配的程度是正比於，其中，W為電晶體的通道寬度(channel width)、L為通道長度(channel length)。由於製程技術的改進，電晶體通道長度以及通道寬度會越來越小，因此，主延遲鍊300與僕延遲鍊320的匹配程度隨著製程的進步而越來越差。如此，將導致僕延遲鍊320中的第二緩衝單元322的輸出信號無法與DQS信號準確地相差相位90度。
本發明的目的在於提出一種記憶體控制器中資料觸發信號的校正電路及其校正方法，僅利用單一延遲鍊即可準確地輸出延遲相位90度的資料觸發信號。
本發明提出一種資料觸發信號的校正方法，包括下列步驟：於一第一週期中，由具有M個緩衝單元的延遲鍊中決定N個緩衝單元可以延遲一預定相位；於一第二週期中，串接該延遲鍊中的N個緩衝單元；以及，將一資料觸發信號輸入串接的該N個緩衝單元，使得該N個緩衝單元可產生延遲該預定相位的資料觸發信號。
本發明更提出一種資料觸發信號的校正電路，包括：一控制電路，接收一狀態信號而相對應的將一測試樣型或一校正數值轉換為一控制數值；一校正信號產生電路，接收一時脈信號與延遲一預定相位的時脈信號，並產生一啟始信號與一取樣信號；一多工器，接收一觸發信號、該啟始信號與該狀態信號，並根據該狀態信號相對應的輸出觸發信號或啟始信號；一延遲鍊，包括M個緩衝單元，連接至該控制電路、該多工器，用以接收該控制數值、以及該觸發信號或該啟始信號；一取樣電路，連接至該延遲鍊並根據該取樣信號產生一取樣數值；以及，一轉換電路，接收該取樣數值並轉換為校正數值並儲存於控制電路。
為了使　貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。
由於DRAM晶片揮發性地儲存資料，DRAM晶片每5～10μs必須進行刷新(refresh)動作，而每次的刷新動作需要50～70ns。也就是說，DRAM晶片於存取週期(access period)時，可進行資料的存取動作：而DRAM晶片於刷新週期(refresh period)時，可進行資料的刷新動作。
本發明可利用一條延遲鍊並於DRAM晶片的刷新週期時進行此延遲鍊的校正，使得延遲鍊能夠接收DQS信號(DQS_0)並且校正出延遲90度所需的緩衝單元數目；於存取週期時，即可利用此延遲鍊準確地輸出延遲相位90度的DQS信號(DQS_90)。
請參照第四圖，其所繪示為根據本發明較佳具體實施例的DQS信號校正電路。此DQS信號校正電路可實施於記憶體控制器內，可接收一個DQS信號(DQS_0)並且率確地輸出延遲相位90度的DQS信號(DQS_90)。DQS信號校正電路包括：一控制電路500、一多工器510、一延遲鍊520、一取樣電路530、一轉換電路540、一校正信號產生電路550。
狀態信號(state signal)可用來指示DRAM晶片的狀態，當DRAM晶片於存取週期時，於此實施例中，狀態信號為數值「0」，當DRAM晶片於刷新週期時，狀態信號為數值「1」。控制電路500中有二儲存單元，第一儲存單元501儲存一測試樣型(test pattern)，測試樣型例如為[10000000]；第二儲存單元503儲存一校正數值(calibrated value)，該校正數值為[0、x7、x6、x5、x4、x3、x2、x1]，較佳地，校正數值中僅會有一個數值“1”其餘皆為數值“0”。當狀態信號為“0”時，控制電路500輸出的控制數值P8～P1即為校正數值；反之，當狀態信號為“1”時，控制電路500輸出的控制數值P8～P1即為測試樣型。
多工器510包括一第一輸入端(0)、一第二輸入端(1)、一選擇端(S)；其中，第一輸入端(0)接收DQS信號(DQS_0)；第二輸入端(1)接收一啟始信號(start signal)；選擇端(S)接收狀態信號。也就是說，當狀態信號為“0”時，多工器510輸出端輸出DQS信號(DQS_0)；當狀態信號為“1”時，多工器510輸出端輸出啟始信號。
延遲鍊520包括多個緩衝單元521～528，每個緩衝單元521～528構造相同，皆包含三個輸入端以及一個輸出端。以第一緩衝單元521為例，第一緩衝單元521包括一第一反及閘(NAND gate，G1)、一第二反及閘(G2)、與一反閘(NOT gate，G3)。第一反及閘(G1)的二輸入端即為緩衝單元521的第一輸入端與第二輸入端；反閘(G3)的輸入端即為緩衝單元521的第三輸入端；而第一反及閘(G1)的輸出端以及反閘(G3)的輸出端連接至第二反及閘(G2)的輸入端；以及，第二反及閘(G2)的輸出端即為緩衝單元521的輸出端。
於此實施例中，每個緩衝單元521～528的第一輸入端連接至多工器510的輸出端；每個緩衝單元521～528的第二輸入端接收相對應的控制數值(P8～P1)；每個緩衝單元521～528的第三輸入端連接至下一個緩衝單元的輸出端；而最後一個緩衝單元528的第三輸入端接地，而第一緩衝單元521的輸出端可輸出延遲相位90度的DQS信號(DQS_90)。
於此實施例中，取樣電路530包括多個D型正反器531～538，每個D型正反器531～538的資料輸入端D8～D1連接至相對應緩衝單元521～528的輸出端d8～d1；每個D型正反器531～538的時脈輸入端接收一取樣信號(sampling signal)；每個D型正反器531～538的輸出端Q8～Q1皆可輸出相對應的取樣數值(sampled value，q8～q1)。
於此實施例中，轉換電路540可接收取樣數值q8～q1並轉換成為校正數值x7～x1並輸入控制電路500中的第二儲存單元503。轉換電路540包括多個互斥或閘(XOR gate)541～547，第一互斥或閘541接收q1與q2並輸出x7；第二互斥或閘542接收q2與q3並輸出x6；第三互斥或閘543接收q3與q4並輸出x5；第四互斥或閘544接收q4與q5並輸出x4；第五互斥或閘545接收q5與q6並輸出x3；第六互斥或閘546接收q6與q7並輸出x2；第七互斥或閘547接收q7與q8並輸出x1。
於此實施例中，校正信號產生電路550包括一第一D型正反器552、第二D型正反器554。第一D型正反器552的資料輸入端(DD1)接收狀態信號；第一D型正反器552的時脈輸入端接收時脈信號(CLK_0)；第一D型正反器552的資料輸出端(QQ1)可輸出啟始信號。第二D型正反器554的資料輸入端(DD2)連接至第一D型正反器552的資料輸出端(QQ1)；第二D型正反器554的時脈輸入端接收延遲相位90度的時脈信號(CLK_90)；第二D型正反器554的資料輸出端(QQ2)可輸出取樣信號。較佳地，時脈信號(CLK_0)與DQS信號(DQS_0)具有相同的頻率，且時脈信號(CLK_0)即為記憶體控制器提供至DDR晶片的時脈信號。
當反及閘輸入信號為“a”以及“1”時，反及閘可輸出，因此可等效為一反閘。而反及閘輸入信號為“a”以及“0”時，反及閘可輸出。接著，以下介紹DQS校正電路於刷新週期以及存取週期時的運作。
請參照第五圖A與B，其所繪示為DQS信號校正電路於刷新週期時的等效電路及其信號。於此實施例中，於刷新週期時，狀態信號為“1”，此時控制電路500將第一儲存單元501儲存的測試樣型作為控制數值P8～P1[10000000]並輸出。因此，延遲鍊520中的每個緩衝單元521～528可等效為具有一輸入端與一輸出端。所有緩衝單元521～528串接，第八個緩衝單元528輸入端可接收啟始信號並依序傳遞至第一緩衝器521。
請參照第五圖B，其所繪示為DQS信號校正電路於刷新週期時的等效電路運作信號示意圖。於狀態信號為“1”以及時脈信號(CLK_0)的上升緣時，啟始信號由低準位轉換至高準位。此時，啟始信號會由第八緩衝單元528依序傳遞至第一緩衝單元521。由於所有的緩衝單元521～528具有相同的傳遞延遲Δt1，因此，每個緩衝單元521～528的輸出信號d8～d1上升緣會間隔Δt1。
於此實施例中，於延遲相位90度的時脈信號(CLK_90)上升緣時，取樣信號由低準位轉換至高準位。此時，取樣電路530中的D型正反器531～538，即可將緩衝單元521～528的輸出信號d8～d1進行取樣並成為取樣數值q8～q1。根據第五圖B，取樣數值q8～q1為[11110000]。因此，轉換電路540可接收取樣數值q8～q1並轉換成為校正數值x1～x7[0001000]，並且將校正數值x1～x7[0001000]儲存於控制電路500的第二儲存單元503，也就是說，於此實施例中，轉換電路540偵測取樣數值出現轉態的位置，並將轉態的位置儲存於控制電路500的第二儲存單元503。因此，於存取週期時，控制電路500即可以第二儲存單元503中的校正數值作為控制數值P8～P1。
由上述可知，於刷新週期時，根據取樣電路530所產生的取樣數值q8～q1可以得知延遲相位90度需要的緩衝單元數目。於此實施例中，由第五圖B可知，四個緩衝單元的總延遲時間(4Δt1)可造成時脈信號(CLK_0)90度的相位延遲。
請參照第六圖，其所繪示為DQS信號校正電路於存取週期時的等效電路。於存取週期時，狀態信號為“0”，此時控制電路500將第二儲存單元503儲存的校正數值作為控制數值P8～P1[00001000]並輸出。因此，延遲鍊520中的每個緩衝單元521～528可等效為具有一輸入端與一輸出端。由於P4=“1”，因此，可等效出第四緩衝單元524至第一緩衝單元521串接，而第八緩衝單元528至第五緩衝單元525的信號皆無法影響到串接的第四緩衝單元524至第一緩衝單元521。再者，第四緩衝單元524的輸入端接收DQS信號(DQS_0)，第一緩衝單元521的輸出端可產生延遲相位90度的DQS信號(DQS_90)。
於此實施例中，於刷新週期時可偵測到四個緩衝單元可以造成延遲相位90度的信號。因此，於存取週期時，即可利用延遲鍊520中的四個串接的緩衝單元521～524，將DQS信號輸入四個串接的緩衝單元521～524，因而使得緩衝單元521的輸出端產生延遲相位90度的DQS信號(DQS_90)。
應注意到，當DQS信號校正電路的溫度改變時，延遲鍊520中緩衝單元521～528的傳遞延遲也會隨之改變。而本發明的DQS信號校正電路也可以隨時改變校正數值x7～x1，相對應地改變延遲鍊520中緩衝單元串接的數目，以準確地獲得延遲相位90度的DQS信號(DQS_90)。
舉例來說，當緩衝單元的傳遞延遲由Δt1增加為Δt2時，於刷新週期時，控制電路500將第一儲存單元501儲存的測試樣型作為控制數值P8～P1[10000000]並輸出，於此實施例中，延遲鍊520中的每個緩衝單元521～528可等效為具有一輸入端與一輸出端。所有緩衝單元521～528串接，第八個緩衝單元528輸入端可接收啟始信號並依序依照傳遞延遲Δt2傳遞至第一緩衝器521。
請參照第七圖A，其所繪示為緩衝單元的傳遞延遲增加時，DQS信號校正電路於刷新週期時的等效電路運作信號示意圖。於狀態信號為“1”以及時脈信號(CLK_0)的上升緣時，啟始信號由低準位轉換至高準位。此時，啟始信號會由第八緩衝單元528依序傳遞至第一緩衝單元521；由於所有的緩衝單元521～528具有相同的傳遞延遲Δt2，因此，緩衝單元521～528的輸出信號d8～d1上升緣會間隔Δt2。
於此實施例中，於延遲相位90度的時脈信號(CLK_90)上升緣時，取樣信號由低準位轉換至高準位。此時，取樣電路530中的D型正反器531～538，即可將緩衝單元521～528的輸出信號d8～d1進行取樣並成為取樣數值q8～q1，於此實施例中，取樣數值q8～q1為[11100000]，亦即，“1”數目減少了。轉換電路540偵測取樣數值出現轉態的位置，故校正數值為x1～x7[0010000]，亦即“1”的位置也會改變，由x4變至x3。也就是說，於存取週期時，控制數值P8～P1為[00000100]，使得延遲鍊520中串接的緩衝單元數目會變更為三個，於此實施例中，三個緩衝單元的總延遲時間(3*Δt2)可造成90度的相位延遲。
舉例而言，當緩衝單元的傳遞延遲由Δt1縮小為Δt3時，於刷新週期時，控制電路500將第一儲存單元501儲存的測試樣型作為控制數值P8～P1“10000000”並輸出，於此實施例中，延遲鍊520中的每個緩衝單元521～528可等效為具有一輸入端與一輸出端，所有緩衝單元521～528串接，第八個緩衝單元528輸入端可接收啟始信號並依序傳遞至第一緩衝器521。
請參照第七圖B，其所繪示為緩衝單元的傳遞延遲縮短時，DQS信號校正電路於刷新週期時的等效電路運作信號示意圖。於狀態信號為“1”以及時脈信號(CLK_0)的上升緣時，啟始信號由低準位轉換至高準位。此時，啟始信號會由第八緩衝單元528依序傳遞至第一緩衝單元521。由於所有的緩衝單元521～528具有相同的傳遞延遲Δt3，因此，緩衝單元521～528的輸出信號d8～d1上升緣會間隔Δt3。
於此實施例中，於延遲相位90度的時脈信號(CLK_90)上升緣時，取樣信號由低準位轉換至高準位。此時，取樣電路530中的D型正反器531～538，即可將緩衝單元521～528的輸出信號d8～d1進行取樣並成為取樣數值q8～q1。於此實施例中，取樣數值q8～q1為[11111000]，亦即，“1”數目增加了，轉換電路540偵測取樣數值出現轉態的位置，故校正數值為x1～x7[0000100]，亦即“1”的位置也會改變，由x4變至x5。也就是說，於存取週期時，控制數值P8～P1為[00010000]，使得延遲鍊520中串接的緩衝單元數目會變更為五個，於此實施例中，五個緩衝單元的總延遲時間(5*Δt3)可造成90度的相位延遲。
上述的實施例以8個緩衝單元組成延遲鍊，熟知此技藝的人士可以利用更多的緩衝單元組成延遲鍊使得延遲90度的DQS信號更準確。上述實施例之校正信號產生電路550所產生的啟始信號與取樣信號相位相差90度，而熟知此技藝的人士可以利用此方式產生任意相位差的啟始信號與取樣信號。
也就是說，本發明提供的記憶體控制器中資料觸發信號的校正方法，可於刷新週期中，由M個緩衝單元所組成的一延遲鍊中決定N個緩衝單元可以延遲一預定相位；於存取週期中，串接延遲鍊中的N個緩衝單元；並且將DQS信號(DQS_0)輸入串接的N個緩衝單元，使得N個緩衝單元可產生延遲預定相位的DQS信號。
第八圖繪示根據本發明較佳具體實施例之資料觸發信號的校正方法流程圖。步驟810，於第一週期中，例如於刷新週期中，偵測延遲校正參數，舉例而言，偵測一延遲鍊中複數個緩衝單元可以達到延遲該預定相位而決定該延遲校正參數，舉例而言，可以於刷新週期中載入一測試樣型(test pattern)測試一延遲鍊，以決定該延遲校正參數；步驟820，於第二週期中，例如於存取週期中，根據延遲校正參數將觸發信號延遲預定相位，舉例而言，根據該延遲校正參數串接該延遲鍊中的該些緩衝單元，並將該觸發信號輸入串接的該些緩衝單元，使得該些緩衝單元可產生延遲預定相位的觸發信號。
綜上所述，本發明揭露一種資料觸發信號的校正電路，包括：控制電路、校正信號產生電路、選擇器、具有M個緩衝單元之延遲鍊、取樣電路以及轉換電路，控制電路根據狀態信號而產生控制數值，以回應於該狀態信號；校正信號產生電路接收一時脈信號與一延遲預定相位的時脈信號，以產生啟始信號與取樣信號，以回應於狀態信號；選擇器接收觸發信號、啟始信號與狀態信號，並根據狀態信號產生一選擇輸出，舉例而言，選擇器相對應地輸出觸發信號或啟始信號以回應於狀態信號，選擇器可以實現為多工器或開關元件；延遲鍊耦接至控制電路與選擇器，用以接收控制數值以及選擇輸出；取樣電路耦接至延遲鍊，用以根據取樣信號產生取樣數值；轉換電路接收取樣數值並轉換為校正數值並儲存於控制電路，舉例而言，控制電路可相對應地輸出測試樣型或所儲存的校正數值輸出為控制數值。
本發明亦揭露一種資料觸發信號的校正方法，於第一週期中，偵測延遲校正參數；以及於第二週期中，根據延遲校正參數將觸發信號延遲預定相位。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
本案圖式中所包含之各元件列示如下：
100．．．第一DDR記憶體模組
101～108．．．DRAM晶片
120．．．暫存器
200．．．第二DDR記憶體模組
201～208．．．DRAM晶片
220．．．暫存器
230．．．記憶體控制器
300．．．主延遲鍊
301～308．．．緩衝單元
320．．．僕延遲鍊
321～328．．．緩衝單元
330．．．相位偵測器
500．．．控制電路
501．．．第一儲存單元
503．．．第二儲存單元
510．．．多工器
520．．．延遲鍊
521～528．．．緩衝單元
530．．．取樣電路
531～538．．．D型正反器
540．．．轉換電路
541～547．．．互斥或閘
550．．．校正信號產生電路
552．．．第一D型正反器
554．．．第二D型正反器
本案得藉由下列圖式及說明，俾得更深入之了解：
第一圖A與B所繪示為DDR記憶體模組上的信號。
第二圖A所繪示為讀取指令時DDR晶片上DQ信號與DQS信號之間的關係。
第二圖B所繪示為記憶體控制器內部調整DQS0信號與DQ0～7信號之間的關係。
第三圖所繪示為習知記憶體控制器內的DQS信號校正電路。
第四圖所繪示為根據本發明較佳具體實施例的DQS信號校正電路。
第五圖A與B所繪示為DQS信號校正電路於刷新週期時的等效電路及其信號關係圖。
第六圖所繪示為DQS信號校正電路於存取週期時的等效電路。
第七圖A與B所繪示為緩衝單元的傳遞延遲改變時DQS信號校正電路於刷新週期時的等效電路運作信號。
第八圖繪示根據本發明較佳具體實施例之資料觸發信號的校正方法流程圖。
500．．．控制電路
501．．．第一儲存單元
503．．．第二儲存單元
510．．．多工器
520．．．延遲鍊
521～528．．．緩衝單元
530．．．取樣電路
531～538．．．D型正反器
540．．．轉換電路
541～547．．．互斥或閘
550．．．校正信號產生電路
552．．．第一D型正反器
554．．．第二D型正反器

Claims (22)

  1. 一種資料觸發信號的校正方法，運用於單一的一延遲鍊，包括下列步驟：於一第一週期中，偵測一延遲校正參數；以及於一第二週期中，根據該延遲校正參數將一觸發信號延遲一預定相位；其中，該第一週期與該第二週期係連續且未重疊，且於該第一週期中載入一測試樣型測試一延遲鍊，以決定該延遲校正參數。
  2. 如申請專利範圍1所述的校正方法，其中該偵測延遲校正參數之步驟係於該第一週期中，偵測一延遲鍊中複數個緩衝單元可以延遲該預定相位而決定該延遲校正參數。
  3. 如申請專利範圍2所述的校正方法，其中該延遲該預定相位之步驟係於該第二週期中，根據該延遲校正參數串接該延遲鍊中的該些緩衝單元，並將該觸發信號輸入串接的該些緩衝單元，使得該些緩衝單元可產生延遲該預定相位的該觸發信號。
  4. 如申請專利範圍1所述的校正方法，其中該第一週期為一記憶體的一刷新週期。
  5. 如申請專利範圍1所述的校正方法，其中該第二週期為一記憶體的一存取週期。
  6. 如申請專利範圍1所述的校正方法，其中該預定相位為90度。
  7. 如申請專利範圍1所述的校正方法，其中該些緩衝單元 可以延遲一時脈信號該預定相位，且該時脈信號與該資料觸發信號的頻率相同。
  8. 如申請專利範圍1所述的校正方法，其中該觸發信號為一記憶體控制器所接收的一資料觸發信號。
  9. 一種資料觸發信號的校正電路，包括：一控制電路，用以根據一狀態信號而產生一控制數值；一校正信號產生電路，用以接收一時脈信號與一延遲一預定相位的時脈信號，以產生一啟始信號與一取樣信號，以回應於該狀態信號；一選擇器，用以接收一觸發信號、該啟始信號與該狀態信號，並根據該狀態信號產生一選擇輸出；一具有M個緩衝單元之延遲鍊，耦接至該控制電路與該選擇器，用以接收該控制數值以及該選擇輸出；一取樣電路，耦接至該延遲鍊，用以根據該取樣信號產生一取樣數值；以及一轉換電路，用以接收該取樣數值並轉換為一校正數值，並提供至該控制電路。
  10. 如申請專利範圍9所述的校正電路，其中該選擇器係為一多工器或一開關元件。
  11. 如申請專利範圍9所述的校正電路，其中該校正數值係被儲存於該控制電路。
  12. 如申請專利範圍11所述的校正電路，其中該控制電路相對應地輸出該測試樣型或所儲存的校正數值輸出為該控制數值，以回應於該狀態信號。
  13. 如申請專利範圍9所述的校正電路，其中該選擇器相 對應地輸出該觸發信號或該啟始信號以回應於該狀態信號。
  14. 如申請專利範圍9所述的校正電路，其中該控制電路包括：一第一儲存單元，儲存該測試樣型；以及一第二儲存單元，儲存該校正數值。
  15. 如申請專利範圍9所述的校正電路，其中該校正信號產生電路包括：一第一D型正反器，其資料輸入端接收該狀態信號，其時脈輸入端接收該時脈信號，其資料輸出端輸出該啟始信號；以及一第二D型正反器，其資料輸入端接收該啟始信號，其時脈輸入端接收該延遲預定相位的時脈信號，其資料輸出端輸出該取樣信號。
  16. 如申請專利範圍9所述的校正電路，其中，於該狀態信號的一第一準位時，該啟始信號可輸入串接的該M個緩衝單元，並使得該取樣電路可於所有該M個緩衝單元的輸出端進行取樣動作並產生該取樣數值。
  17. 如申請專利範圍16所述的校正電路，其中該狀態信號的該第一準位代表一記憶體的一刷新週期。
  18. 如申請專利範圍16所述的校正電路，其中，於該狀態信號的一第二準位時，根據該校正數值可決定該延遲鍊中串接的N個緩衝單元可以延遲該預定相位，並將該觸發信號輸入串接的該N個緩衝單元用以產生一延遲該預定相位的觸發信號。
  19. 如申請專利範圍18所述的校正電路，其中該狀態信號的該第二準位時為該記憶體的一存取週期。
  20. 如申請專利範圍9所述的校正電路，其中該預定相位為90度。
  21. 如申請專利範圍9所述的校正電路，其中該時脈信號與該資料觸發信號的頻率實質相同。
  22. 如申請專利範圍9所述的校正電路，其中該觸發信號為一記憶體控制器所接收的一資料觸發信號。
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