CN112687321B - 校准方法、装置及对应的延迟电路 - Google Patents

Abstract

本发明公开一种校准方法、装置及对应的延迟电路，所述方法用于对连接至存储器的控制器进行时序校准，所述方法包括：基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准，使得所述控制器对所述存储器的读数据进行采样的采样点位于所述读数据的数据段；以及基于预设的粗校准参数，对所述控制器的时钟信号进行粗校准，使得所述采样点位于所述数据段中单个数据宽度内。本发明使得控制器可快速、且准确地确定可以采样到存储器的读数据的采样点。

Description

校准方法、装置及对应的延迟电路

技术领域

本发明涉及存储器技术领域，具体涉及一种校准方法及装置。

背景技术

当存储器连接至控制器，为了确保控制器可以正常访问存储器，需要对控制器的时钟信号进行校准，否则所述存储器则无法接收到所述控制器发送的正确的数据，所述控制器也无法从所述存储器读取到正确的数据。请参阅图1，存储器输出读数据(DQ信号)的时间校准由参数tWCK2CK和tWCK2DQO来决定，tWCK2CK和tWCK2DQO是GDDR6说明书上定义的两个参数，其中，tWCK2CK表示控制器的时钟信号WCK和存储器的时钟信号CK的偏差，tWCK2DQO表示控制器的时钟信号WCK到DQ输出的延迟，这个时间是一个纳秒级的延迟，对这个量级的延迟进行校准，比较耗时。

发明内容

本发明的目的是提供一种校准方法及装置，可快速、且准确地确定可以采样到存储器的读数据的采样点。

本发明实施例提供了以下方案：

第一方面，本发明实施例提供一种校准方法，用于对连接至存储器的控制器进行时序校准，所述方法包括：

基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准，使得所述控制器对所述存储器的读数据进行采样的采样点位于所述读数据的数据段；以及

基于预设的粗校准参数，对所述控制器的时钟信号进行粗校准，使得所述采样点位于所述数据段中单个数据宽度内。

第二方面，本发明实施例提供一种校准装置，用于对连接至存储器的控制器进行时序校准，所述装置包括：

第一校准模块，用于基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准，使得对所述存储器的读数据进行采样的采样点位于所述读数据的数据段；以及

第二校准模块，用于基于预设的粗校准参数，对所述控制器的时钟信号进行粗校准，使得所述采样点位于所述数据段中单个数据宽度内。

第三方面，本发明实施例提供一种校准设备，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序以实现上述的方法的步骤。

第四方面，本发明实施例提供一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时以实现上述的方法的步骤。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明实施例校准方法通过采用不同精度的校准步骤(例如，周期校准、粗校准、细校准)对存储器的时序进行校准，可快速、且准确地确定可以采样到存储器的读数据的采样点。

附图说明

为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中存储器输出读数据的时序图。

图2是本发明实施例提供的一种校准方法的流程图。

图3是本发明实施例提供的一种计数电路的电路图。

图4是本发明另一个实施例提供的一种校准方法中周期校准的流程图。

图5及图6是本发明另一个实施例提供的一种校准方法中粗校准及细校准的流程图。

图7是本发明实施例提供的一种存储器的时序校准装置的模块图。

图8是本发明实施例提供的一种延迟电路的电路图。

图9是图7所示的延迟电路的延迟器的电路图。

图10是图8所示的延迟器的等效电路图。

图11是图8所示的延迟器的开关单元的电路图。

图12至图15是图8所示的延迟电路的输出的时钟信号的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。

请参阅图2，图2为本发明实施例提供的一种校准方法的流程图。所述校准方法用于对连接至存储器的控制器进行时序校准，使得控制器可以正常访问所述存储器。在本实施例中，以所述存储器为GDDR6 DRAM(Graphics Double Data Rate Version6，第六代版图形用双倍数据传输率存储器)为例，加以说明。

DRAM包括多个DQ引脚。每个引脚可输出不同的数据，在本实施例中，所述DRAM包括16个DQ引脚。预设数据例如，“0123456789ABCDEF”通过命令预先写入至存储器内，则在读数据校准时，所述DRAM可输出对应的读数据。所述DQ信号包括延迟段L1及数据段L2。所述延迟段L1输出非有效数据，在本实施例中，为全1(高电平)。所述数据段L2输出有效数据，数据段L2包括多个数据，数据段L2为输出的预设数据，具体地，GDDR6 DRAM进行读校准时，每次输出16个连续的数据，每个数据宽度理论上都为一个UI，预设数据必须不能为全1，可为多个连续的0数据。在本实施例中，为“0123456789ABCDEF”，其中，单个数据宽度10为数据眼(dataeye)，包括左边界11及右边界12。在本实施例中，所述数据宽度10为一个UI，UI为数据的单位间隔，通常为控制器的时钟信号WCK的时钟周期的1/2或1/4。理论上，每个数据宽度10相等。所述时钟信号WCK用于采样存储器输出的读数据或者是释放存储器的写入数据。

对所述DRAM的读数据进行采样时，需要进行16次采样，DRAM在每个读校准命令会输出16个连续的数据，每个数据的宽度理论上为一个UI。控制器对这16个数据依次进行采样，每次采样理论上也间隔一个UI的宽度。如果采样点全部落在延迟段L1，例如，A位置，则采样到数据为全1，即16个1，则需要对时钟信号进行延迟，直至当某些采样点落在数据段L2上时，例如，B位置，则采样到部分预设数据，数据为非全1，包括0。当数据非全1时，表明16个采样点已经可以采样到数据，此时，需要进行粗校准，防止采样点超过数据的右边界。如果采样点在数据段，且在单个数据的左边界与右边界之间，且采样到的数据较为准确，如果采样点在单个数据的左边界与右边界的中间位置时，可以减少时钟抖动或者电源抖动对数据输出的影响，采样到的数据更为准确，其中，如果采样的数据与预设数据一致时，则确定采样到的数据正确，例如，采样到的数据为0123456789ABCDEF，如果采样的数据与预设数据不一致，则确定采样到的数据不正确。可以理解，所述采样的数据与预设数据一致包括数据顺序及内容均一致。例如，如果采样的数据为012345*****AB****，或者0123456789FABCDE，则确定采样到的数据不正确。

请参阅图2，本发明提供的校准方法包括以下步骤：

步骤S1，基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准(Cycle校准)，使得所述控制器对所述存储器的读数据进行采样的采样点位于所述读数据的数据段。具体地，所述周期校准参数包括校准周期T_N，所述校准周期T_N＝2mUI，UI为所述存储器的读数据中的单个数据宽度，m为自然数，在本实施例中，m＝1，UI通常为时钟信号WCK的时钟周期的1/2或者1/4，所述对所述控制器的时钟信号进行周期校准，包括：

步骤S11，接收到校准控制指令。所述校准控制指令可由存储器的上级控制器发出，所述上级控制器相对于存储器独立设置在存储器的外部，或者，是和存储器一起设置在芯片内部的控制器。

步骤S12，对所述读数据进行采样，得到采样数据。

步骤S13，确定所述采样数据为非有效数据，则对所述时钟信号以所述校准周期T_N为单位进行延迟，直至所述采样数据为有效数据，则所述周期校准结束。

步骤S2，基于预设的粗校准参数，对所述时钟信号进行粗校准(Coarse校准)，使得所述采样点位于所述数据段中单个数据宽度内。当所述采样点位于所述数据段中单个数据宽度可以节省延迟段的校准时间，因此，也可以到达加快校准速度的效果。

在一个具体的实施例中，通过计数电路2对控制器的时钟信号延迟的时钟周期次数进行计数。

具体地，所述计数电路2包括多个的D触发器21及选择模块23，每个D触发器21的数据输出端Q与另一个D触发器21的数据输入端D相连而相互串联，串联后的第一个D触发器的输入端D输入控制信号rdgate，每个D触发器21的时钟信号端输入时钟信号CK，每个D触发器21的数据输出端Q与所述选择模块23的输入端相连，所述选择模块23的输入端还输入周期校准信号Cycle_code，所述时钟信号CK每延迟一次，所述计数电路2计数一次。

具体地，所述粗校准参数包括T_X＝UI/2ⁿ，n为自然数，在本实施例中，n＝2，T_X＝UI/4，所述对所述控制器的时钟信号进行粗校准，包括：

步骤S21，对所述读数据进行采样，得到采样数据。

步骤S22，确定所述采样数据与预设数据不一致，则对所述时钟信号以所述粗校准周期T_X为单位进行延迟，直至所述采样数据与预设数据一致。

步骤S22，确定所述采样数据与预设数据一致，则所述粗校准结束。

步骤S3，基于预设的细校准参数，对所述时钟信号进行细校准(Fine校准)，使得所述采样点位于所述单个数据宽度的第一边界与第二边界的中心值。

在本实施例中，所述第一边界及所述第二边界分别为所述单个数据宽度的左(起始)边界及右(结束)边界。所述细校准参数包括细校准周期T_Y＝T_X/2^L，L为自然数，在本实施例中，L＝3，T_Y＝UI/32，所述对所述控制器的时钟信号进行细校准，包括：

步骤S31，对所述时钟信号提前一个所述粗校准周期T_X。

步骤S32，对所述时钟信号延迟一个所述细校准周期T_Y。

步骤S33，对所述存储器的读数据进行采样，得到采样数据。

步骤S34，确定所述采样数据与所述预设数据不一致，则对所述时钟信号以所述细校准周期T_Y为单位进行延迟，直至所述采样数据与所述预设数据一致。

步骤S35，确定所述采样数据与所述预设数据一致，则确定当前采样点为所述单个数据宽度的第一边界。

步骤S36，对所述时钟信号延迟一个所述粗校准周期T_X，数据的有效宽度为一个UI，T_X的周期为UI/n，从左边界延迟一个T_X可以减少校准右边界的时间，也可以保证延迟不超过右边界。

步骤S37，对所述读数据进行采样，得到采样数据。

步骤S38，确定所述采样数据与所述预设数据一致，则对所述时钟信号以所述细校准周期T_Y为单位进行延迟，直至所述采样数据与所述预设数据不一致。

步骤S39，确定所述采样数据与所述预设数据不一致，对所述时钟信号提前一个所述细校准周期T_Y，并确定当前采样点为所述数据宽度的第二边界。

在实际校准过程中，仅确定所述数据宽度的第一边界或者第二边界，也可以到达加快校准速度的效果。

在另一个实施例中，所述周期校准参数还包括周期校准次数N_i及周期校准最大次数Nmax，N_i初始值为零，所述时钟信号每延迟一个所述校准周期T_N时，所述周期校准次数N_i加一，所述时钟信号每提前一个所述校准周期T_N时，所述周期校准次数N_i减一，所述对控制器的时钟信号进行周期校准，还包括：

步骤A，确定所述采样数据为非有效数据，还判断所述周期校准次数N_i是否等于Nmax。

步骤B，确定所述周期校准次数N_i等于Nmax，则发出错误提示。

步骤C，确定所述周期校准次数N_i不等于Nmax，还将所述周期校准次数N_i加一。

另外，所述粗校准参数还包括粗校准次数X_i及粗校准最大次数Xmax，X_i初始值为零，所述时钟信号每延迟一个所述粗校准周期T_X时，所述粗校准次数X_i加一，所述时钟信号每提前一个所述粗校准周期T_X时，所述粗校准次数X_i减一，所述细校准参数还包括细校准次数Y_i及细校准最大次数Ymax，Y_i初始值为零，所述时钟信号每延迟一个所述细校准周期T_Y时，所述细校准次数Y_i加一，所述时钟信号每提前一个所述细校准周期T_Y时，所述细校准次数Y_i减一，所述方法还包括：

步骤D，在每次对所述时钟信号延迟一个所述细校准周期Y_i之前，还判断所述细校准次数Y_i是否等于所述细校准最大次数Ymax。

步骤E，确定所述细校准次数Y_i小于所述细校准最大次数Ymax，则直接将所述时钟信号延迟一个所述细校准周期Y_i，且将所述细校准次数Y_i加一。

步骤F，确定所述细校准次数Y_i等于所述细校准最大次数Ymax，通过细校准不能完成校准，需再次通过粗校准对时钟信号进行延迟，因此，则还判断所述粗校准次数X_i是否等于所述粗校准最大次数Xmax。

步骤G，确定所述粗校准次数X_i等于所述粗校准最大次数Xmax；则将所述时钟信号延迟一个所述粗校准周期X_i，且所述粗校准次数X_i加一后，再将所述时钟信号延迟一个所述细校准周期Y_i，且将所述细校准次数Y_i加一。

步骤H，确定所述细校准次数Y_i等于所述细校准最大次数Ymax，且所述粗校准次数X_i等于所述粗校准最大次数Xmax，则发出增加所述周期校准次数N_i的请求，所述请求表明，通过粗校准及细校准不能完成校准，需再次通过周期校准对时钟信号进行延迟。

步骤I，接收到增加所述周期校准次数N_i的请求时，则判断所述周期校准次数N_i是否等于Nmax，以响应所述请求。

步骤J，确定所述周期校准次数N_i等于Nmax，则发出错误提示。

步骤K，确定所述周期校准次数N_i不等于Nmax，则将所述周期校准次数N_i加1。

可以理解，所述细校准参数还包括细校准最小次数Ymin，在将所述时钟信号每提前一个所述细校准周期T_Y之前，所述方法还包括：

步骤a，判断所述细校准次数Y_i是否等于所述细校准最小次数Ymin，确定所述细校准次数Y_i小于所述细校准最小次数Ymin，则直接将所述时钟信号提前一个所述细校准周期T_Y，且将所述细校准次数Y_i减一。

步骤b，确定所述细校准次数Y_i等于所述细校准最小次数Ymin，则将所述时钟信号提前一个所述粗校准周期T_x，且将所述细校准次数X_i减一后，再将所述时钟信号提前一个所述细校准周期T_Y，且将所述细校准次数Y_i减一。

请参阅图3、图4及图5，在具体实施例中，所述校准方法包括以下步骤：

步骤S101，接收到校准控制指令，周期校准开始。

步骤S102，对读数据进行采样，得到采样数据。

步骤S103，判断所述采样数据是否包括“0”，如果采样数据不包括“0”，则进入步骤S104，如果采样数据包括“0”，则进入步骤S106。

步骤S104，判断N_i是否等于Nmax，如果N_i不等于Nmax，则进入步骤S105。如果N_i等于Nmax，则进入步骤S107。

步骤S105，将时钟信号延迟一个校准周期T_N，同时，将周期校准次数N_i加一，即N_i＝N_i-1+1，其中，N_i-1表示上一次DRAM的时钟信号延迟时钟周期T₀的次数，返回至步骤S102，重复步骤S104、S105，直至判断采样读数据中包括“0”，则进入步骤S106。

步骤S106，周期校准结束。

步骤S107，发出错误提示。

步骤S201，对时钟信号进行粗校准。

步骤S400，在粗校准过程中，通过粗校准及细校准不能完成校准，需再次通过周期校准对时钟信号进行延迟，此时，控制器发送增加周期校准次数的请求cycle_inc，如果接收到控制器发送的增加周期校准次数的请求cycle_inc，则进入步骤S203。

步骤S500，在粗校准过程中，校准完成，则直接退出。

步骤S203，判断N_i是否等于Nmax，如果N_i不等于Nmax，则进入步骤S204。如果N_i等于Nmax，则进入步骤S107。

步骤S204，将时钟信号延迟一个校准周期T_N，同时，将周期校准次数N_i加一，即N_i＝N_i-1+1，然后，返回至步骤S201，重新开始粗校准。

在步骤S201，对时钟信号进行粗校准之后，进入步骤S205。

步骤S205，对读数据进行采样。

步骤S206，将所述采样数据与预设数据进行比较，如果二者不一致，则进入步骤S207，如果二者一致，则进入步骤S211。

步骤S207，将时钟信号延迟一个粗周期T_X，同时，将粗校准次数X_i加一，即X_i＝X_i-1+1，其中，X_i-1表示上一次时钟信号延迟粗校准周期T_X的次数。

步骤S208，对读数据进行采样。

步骤S209，将采样数据与预设数据进行比较，如果二者不一致，则进入步骤S210，如果二者一致，则进入步骤S211。

步骤S210，判断X_i是否等于Xmax，如果X_i不等于Xmax，则返回至步骤S207，继续将时钟信号以粗校准周期T_X为单位进行延迟，如果N_i等于Nmax，则进入步骤S400。

步骤S211，对所述时钟信号提前一个所述粗校准周期T_X，同时，将粗校准次数X_i减一，即X_i＝X_i-1-1。

步骤S212，对所述时钟信号延迟一个所述细校准周期T_Y，同时，将细校准次数Y_i加一，即Y_i＝Y_i-1+1。

步骤S213，对读数据进行采样。

步骤S214，将所述采样数据与预设数据进行比较，如果二者不一致，则进入步骤S215，如果二者一致，则进入步骤S219。

步骤S215，判断Y_i是否等于Ymax，如果Y_i不等于Ymax，则进入步骤S216，如果Y_i等于Ymax，则进入步骤S217。

步骤S216，对所述时钟信号延迟一个所述细校准周期T_Y，同时，将细校准次数Y_i加一，即Y_i＝Y_i-1+1，并返回至步骤S213。

步骤S217，判断X_i是否等于Xmax，如果X_i不等于Xmax，则进入步骤S218，如果N_i等于Nmax，则进入步骤S400。

步骤S218，将时钟信号延迟一个粗周期T_X，同时，将粗校准次数X_i加一，即X_i＝X_i-1+1，并返回至步骤S216。

步骤S219，判断X_i是否等于Xmax，如果X_i不等于Xmax，则进入步骤S400，如果N_i等于Nmax，则进入步骤S300。

步骤S300，确定采样点的左边界。

步骤301，将时钟信号延迟一个粗周期T_X，同时，将粗校准次数X_i加一，即X_i＝X_i-1+1。

步骤S302，对读数据进行采样。

步骤S303，将所述采样数据与预设数据进行比较，如果二者不一致，则进入步骤S304，如果二者一致，则进入步骤S308。

步骤S304，判断Y_i是否等于Ymin，如果Y_i等于Ymin，则进入步骤S305，如果Y_i不等于Ymin，则进入步骤S306。

步骤S305，将时钟信号提前一个粗周期T_X，同时，将粗校准次数X_i减一，即X_i＝X_i-1-1。

步骤S306，将时钟信号提前一个细周期T_Y，同时，将粗校准次数Y_i加一，即Y_i＝Y_i-1+1。

步骤S307，确定采样点的右边界。

步骤S308，判断Y_i是否等于Ymax，如果Y_i不等于Ymax，则进入步骤S309，如果Y_i等于Ymax，则进入步骤S310。

步骤S309，对所述时钟信号延迟一个所述细校准周期T_Y，同时，将细校准次数Y_i加一，即Y_i＝Y_i-1+1，并返回至步骤S302。

步骤S310，判断X_i是否等于Xmax，如果X_i不等于Xmax，则进入步骤S311，如果X_i等于Xmax，则进入步骤S312。

步骤S311，将时钟信号延迟一个粗周期T_X，同时，将粗校准次数X_i加一，即X_i＝X_i-1+1，并返回至步骤S301。

步骤S312，判断N_i是否等于Nmax，如果N_i不等于Nmax，则进入步骤S400，如果N_i等于Nmax，则进入步骤S307。

步骤S313，根据步骤S300中确定的左边界及及步骤S307中确定的右边界，确定中心值。

步骤S500，校准完成。

基于与方法同样的发明构思，本发明实施例还提供了一种校准装置，用于对连接至存储器的控制器进行时序校准，如图5所示为所述装置100实施例的结构示意图，所述装置100包括：

第一校准模块10，用于基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准，使得所述控制器对所述存储器的读数据进行采样的采样点位于所述读数据的数据段。

第二校准模块20，用于基于预设的粗校准参数，对所述控制器的时钟信号进行粗校准，使得所述采样点位于所述数据段中单个数据宽度内。

在另一实施例中，所述装置100还包括：

第三校准模块30，用于基于预设的细校准参数，对所述控制器的时钟信号进行细校准，使得所述采样点位于所述单个数据宽度的第一边界与第二边界的中心值。

基于与前述实施例中同样的发明构思，本发明实施例还提供一种存储器的时序校准设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现前文任一所述方法的步骤。

基于与前述实施例中同样的发明构思，本发明实施例还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现前文任一所述方法的步骤。

请参阅图8，基于与前述实施例中同样的发明构思，本发明实施例还提供一种延迟电路3用于在校准过程中对时钟信号进行延迟。所述延迟电路3包括选择单元31及延迟单元32。

所述选择单元31包括4路选择器311，每个选择器311接收4路4相位的分频时钟信号及选择控制信号，所述分频时钟信号的时钟周期为T₀，所述每个选择器311根据所述选择信号分别选择输出其中1路的分频时钟信号。

所述延迟单元32包括4路延迟器321，每个所述延迟器321接收所述选择单元31的输出的2路不同的分频时钟信号及延迟控制信号，每个所述延迟单元32根据所述延迟控制信号分别选择输入1路分频时钟信号，使得所述延迟单元32输出所述延迟信号，所述延迟信号与所述时钟信号之间的延迟为(N*a*T₀)/4*q，其中，N为选择单元31的延迟参数，在本实施例，1≤N≤4，且为自然数，a由所述延迟控制信号确定，q由所述延迟器32确定，且1<a<q，a、q为自然数。

请参阅图9，每个延迟器321包括结构相同的第一延迟子单元A、第二延迟子单元B及反相器321a，所述第一延迟子单元A及所述第延迟子单元B用于根据延迟控制信号选择1路分频时钟信号，通过所述反相器321输出。请参阅图11，每个第一延迟子单元或者每个二延迟子单元包括q个开关组合。在本实施例中，q＝32，1<a<32，且a为自然数，所述延迟信号与所述时钟信号之间的延迟为(N*a*T₀)/128。

请参阅图11，每个开关组合包括第一开关元件、第二开关元件、第三开关元件及第四开关元件，所述第一开关元件的第一端连接第一工作电压，第二端连接第二开关元件的第一端，第三端输入所述分频时钟信号；所述第二开关的第二端输入所述延迟信号，所述第二开关的第三端连接所述反相器的输入端；所述第三开关元件的第一端连接第二工作电压，第二端连接第四开关元件的第一端，第三端输入所述分频时钟信号；所述第四开关的第二端输入所述延迟信号，所述第四开关的第三端连接所述反相器的输入端。

在本实施例中，所述第一开关元件及所述第二开关元件为pmos管，所述第三开关元件及所述第四开关元件为nmos管。

在一个具体的实施例中，在本实施例中，以P＝1为例，加以说明。

每个选择器311接收4路4相位的分频时钟信号clk_000/clk_090/clk_180/clk_270及选择信号clk_sel。

具体地，请参阅表1，选择信号Clk_sel<1:0>选择clk_000/clk_090/clk_180/clk_270中一个作为clk_p1的输出。例如，N＝1，clk_sel<1:0>的值为00时，clk_p1输出clk_000，clk_p2输出clk_090，clk_p3输出clk_180，clk_p4输出clk_270，所述延迟信号与所述时钟信号之间的延迟为a*T₀/128。

表1

其中，当clk_sel＝00时，clk_000输出到clk_p1，clk_090输出到clk_p2，clk_180输出到clk_p3，clk_270输出到clk_p4。clk_p1和clk_p2经对应的延迟器321插值输出clk_000_o；clk_p2和clk_p3经对应的延迟器321插值输出clk_090_o；clk_p3和clk_p4经对应的延迟器321插值输出clk_180_o；clk_p4和clk_p1经对应的延迟器321插值输出clk_270_o；clk_000_o/clk_090_o/clk_180_o/clk_270_o的延迟由add<31:0>确定。

当clk_sel＝01、10、11时，延迟单元32的输出情况与clk_sel＝00大致相同，因此，在此不再赘述。具体输出clk_000_o/clk_090_o/clk_180_o/clk_270_o的时序可参阅图12、图13、图14及图15。

请参阅图10，所示为每个延迟电路32的等效电路图，每个第一延迟子单元A包括第一开关单元tr-inv_p1，每个第二延迟子单元B包括第二开关单元tr-inv_p2，第一开关单元tr-inv_p1导通时，第二开关单元tr-inv_p2关闭。

延迟信号add<31:0>包括多个延迟信号add-n(0)、add-n(1)、...、add-n(32)。多个延迟信号add-n(0)、add-n(1)、...、add-n(32)通过控制每个开关组合中第一开关单元tr-inv_p1及第二开关单元tr-inv_p2，确定clk_p1和clk_p2的作用比例，从而确定输出的延迟。其中，add<31:0>的值都为0时，输出的clk_n完全由clk_p2确定；add<31:0>的值都为1时，输出的clk_n完全由clk_p1确定。

每个延迟器321的固定延迟为t1，32相位的延迟为T₀/128，add<31:0>的值为a，0≤a≤31，则clk_000_o的延迟为：Td_000＝t1+(a*T₀)/128；Td_090＝t1+(a*T₀)/128；因此，clk_000_o和clk_090_o之间的延迟为T₀/4。当clk_000和clk_090之间的延迟不是标准的T₀/4，有一个偏差Δ，即clk_000和clk_090之间的延迟为T₀/4+Δ。clk_000_o的延迟为：Td_000＝t1+a·(T₀/4+Δ)/32；Td_090＝t1+a·(T₀/4-Δ)/32；clk_000_o和clk_090_o之间的延迟为T₀/4-Δ≤T₀/4+(1-a/16)Δ≤T₀/4+Δ。

本发明实施例中提供的技术方案，至少具有如下技术效果或优点：

本发明实施例校准方法通过采用不同精度的校准步骤(例如，周期校准、粗校准、细校准)对存储器的时序进行校准，可快速、且准确地确定可以采样到存储器的读数的采样点。

本发明实施例延迟电路的输出时钟是由输入时钟clk_000/clk_090/clk_180/clk_270插值产生的，可减少输入时钟clk_000/clk_090/clk_180/clk_270之间的延迟偏差，且延迟电路的延迟时间是基于时钟周期的，故不随电压，温度和工艺变化而变化。本发明中，延迟单元的最小精度为128分之一的时钟周期，和电压、温度及工艺没有关系。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、装置(模块、系统)和计算机程序产品的流程图和/或方框图来描述。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式计算机或者其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

本实施例公开了：A1.一种校准方法，用于对连接至存储器的控制器进行时序校准，其特征在于，所述方法包括：

基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准，使得所述控制器对所述存储器的读数据进行采样的采样点位于所述读数据的数据段；以及

基于预设的粗校准参数，对所述控制器的时钟信号进行粗校准，使得所述采样点位于所述数据段中单个数据宽度内。

A2、根据权利要求A1所述的校准方法，其特征在于，所述方法还包括：

基于预设的细校准参数，对所述控制器的时钟信号进行细校准，使得所述采样点位于所述单个数据宽度的第一边界与第二边界的中心值。

A3、根据权利要求A2所述的校准方法，其特征在于，所述周期校准参数包括校准周期T_N，所述校准周期T_N＝2mUI，UI为所述存储器的读数据中单个数据宽度，m为自然数，所述对所述控制器的时钟信号进行周期校准，包括：

接收到校准控制指令；

对所述读数据进行采样，得到采样数据；以及

确定所述采样数据为非有效数据，则对所述控制器的时钟信号以所述校准周期T_N为单位进行延迟，直至所述采样数据为有效数据，则所述周期校准结束。

A4、根据权利要求A3所述的校准方法，其特征在于，所述粗校准参数包括粗校准周期T_X＝UI/2ⁿ，n为自然数，所述对所述控制器的时钟信号进行粗校准，包括：

对所述读数据进行采样，得到采样数据；

确定所述采样数据与预设数据不一致，则对所述控制器的时钟信号以所述粗校准周期T_X为单位进行延迟，直至所述采样数据与所述预设数据一致；

确定所述采样数据与所述预设数据一致，则所述粗校准结束。

A5、根据权利要求A4所述的校准方法，其特征在于，所述细校准参数包括细校准周期T_Y＝T_X/2^L，L为自然数，所述对所述控制器的时钟信号进行细校准，包括：

对所述控制器的时钟信号提前一个所述粗校准周期T_X；

对所述控制器的时钟信号延迟一个所述细校准周期T_Y；

对所述存储器的读数据进行采样，得到采样数据；

确定所述采样数据与所述预设数据不一致，则对所述控制器的时钟信号以所述细校准周期T_Y为单位进行延迟，直至所述采样数据与所述预设数据一致；以及

确定所述采样数据与所述预设数据一致，则确定当前采样点为所述单个数据宽度的第一边界。

A6、根据权利要求A5所述的校准方法，其特征在于，所述对所述控制器的时钟信号进行细校准，还包括：

对所述控制器的时钟信号延迟一个所述粗校准周期T_X；

对所述读数据进行采样，得到采样数据；

确定所述采样数据与所述预设数据一致，则对所述控制器的时钟信号以所述细校准周期T_Y为单位进行延迟，直至所述采样数据与所述预设数据不一致；

确定所述采样数据与所述预设数据不一致，则对所述控制器的时钟信号提前一个所述粗校准周期T_X，同时，对所述控制器的时钟信号提前一个所述细校准周期T_Y，并确定当前采样点为所述数据宽度的第二边界。

A7、根据权利要求A6所述的校准方法，其特征在于，所述周期校准参数还包括周期校准次数N_i及周期校准最大次数Nmax，N_i初始值为零，所述控制器的时钟信号每延迟一个所述校准周期T_N时，所述周期校准次数N_i加一，所述控制器的时钟信号每提前一个所述校准周期T_N时，所述周期校准次数N_i减一，所述对所述控制器的时钟信号进行周期校准，还包括：

确定所述采样数据为非有效数据，还判断所述周期校准次数N_i是否等于Nmax；

确定所述周期校准次数N_i等于Nmax，则发出错误提示；以及

确定所述周期校准次数N_i不等于Nmax，还将所述周期校准次数N_i加一。

A8、根据权利要求A7所述的校准方法，其特征在于，所述粗校准参数还包括粗校准次数X_i及粗校准最大次数Xmax，X_i初始值为零，所述时钟信号每延迟一个所述粗校准周期T_X时，所述粗校准次数X_i加一，所述时钟信号每提前一个所述粗校准周期T_X时，所述粗校准次数X_i减一，所述细校准参数还包括细校准次数Y_i及细校准最大次数Ymax，Y_i初始值为零，所述时钟信号每延迟一个所述细校准周期T_Y时，所述细校准次数Y_i加一，所述时钟信号每提前一个所述细校准周期T_Y时，所述细校准次数Y_i减一，所述方法还包括：

在每次对所述时钟信号延迟一个所述细校准周期Y_i之前，还判断所述细校准次数Y_i是否等于所述细校准最大次数Ymax；

确定所述细校准次数Y_i小于所述细校准最大次数Ymax，则直接将所述时钟信号延迟一个所述细校准周期Y_i，且将所述细校准次数Y_i加一；

确定所述细校准次数Y_i等于所述细校准最大次数Ymax，则还判断所述粗校准次数X_i等于所述粗校准最大次数Xmax；

确定所述粗校准次数X_i等于所述粗校准最大次数Xmax；则将所述时钟信号延迟一个所述粗校准周期X_i，且所述粗校准次数X_i加一后，再将所述时钟信号延迟一个所述细校准周期Y_i，且将所述细校准次数Y_i加一；

确定所述细校准次数Y_i等于所述细校准最大次数Ymax，且所述粗校准次数X_i等于所述粗校准最大次数Xmax，则发出增加所述周期校准次数N_i的请求。

A9、根据权利要求A8所述的校准方法，其特征在于，所述方法还包括：

接收到增加所述周期校准次数N_i的请求时，则判断所述周期校准次数N_i是否等于Nmax，以响应所述请求；

确定所述周期校准次数N_i等于Nmax，则发出错误提示；以及

确定所述周期校准次数N_i不等于Nmax，则将所述周期校准次数N_i加1。

A10、根据权利要求A6所述的校准方法，其特征在于，所述细校准参数还包括细校准最小次数Ymin，在将所述时钟信号每提前一个所述细校准周期T_Y之前，所述方法还包括：

判断所述细校准次数Y_i是否等于所述细校准最小次数Ymin，确定所述细校准次数Y_i小于所述细校准最小次数Ymin，则直接将所述时钟信号提前一个所述细校准周期T_Y，且将所述细校准次数Y_i减一；

确定所述细校准次数Y_i等于所述细校准最小次数Ymin，则将所述时钟信号提前一个所述粗校准周期T_x，且将所述细校准次数X_i减一后，再将所述时钟信号提前一个所述细校准周期T_Y，且将所述细校准次数Y_i减一。

B1、一种校准装置，用于对连接至存储器的控制器进行时序校准，其特征在于，所述装置包括：

第一校准模块，用于基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准，使得对所述存储器的读数据进行采样的采样点位于所述读数据的数据段；以及

第二校准模块，用于基于预设的粗校准参数，对所述控制器的时钟信号进行粗校准，使得所述采样点位于所述数据段中单个数据宽度内。

B2、根据权利要求B1所述的校准装置，其特征在于，所述校准装置还包括延迟电路，所述延迟电路包括：

选择单元，所述选择单元包括4路选择器，每路选择器接收1路4相位的分频时钟信号及选择控制信号，所述分频时钟信号的时钟周期为T₀，所述每个选择器根据所述选择控制信号分别选择输出其中1路的分频时钟信号；以及

延迟单元，所述延迟单元包括4路延迟器，每个所述延迟器接收所述选择单元的输出的2路不同的分频时钟信号及延迟控制信号，每个所述延迟器根据所述延迟控制信号分别选择输入1路4相位的分频时钟信号，使得所述延迟单元输出所述延迟信号，所述延迟信号与所述时钟信号之间的延迟为(N*a*T₀)/4q，其中，N为选择单元的延迟参数，在本实施例，1≤N≤4，且N为自然数，a由所述延时控制信号确定，q由所述延迟器确定，且1<a<q，a、q为自然数。

B3、根据权利要求B2所述的校准装置，其特征在于，每个延迟器包括结构相同的第一延迟子单元、第二延迟子单元及反相器，所述第一延迟子单元及所述第二延迟子单元用于根据延迟信号选择1路分频时钟信号，通过所述反相器输出，每个第一延迟子单元或者每个第二延迟子单元包括q个开关组合。

B4、根据权利要求B3所述的校准装置，其特征在于，每个开关组合包括第一开关元件、第二开关元件、第三开关元件及第四开关元件，所述第一开关元件的第一端连接第一工作电压，第二端连接第二开关元件的第一端，第三端输入所述分频时钟信号；所述第二开关的第二端输入所述延迟信号，所述第二开关的第三端连接所述反相器的输入端；所述第三开关元件的第一端连接第二工作电压，第二端连接第四开关元件的第一端，第三端输入所述分频时钟信号；所述第四开关的第二端输入所述延迟信号，所述第四开关的第三端连接所述反相器的输入端。

B5、根据权利要求B4所述的校准装置，其特征在于，所述第一开关元件及所述第二开关元件为pmos管，所述第三开关元件及所述第四开关元件为nmos管。

C1、一种校准设备，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序以实现权利要求1至10任一所述的方法的步骤。

D1、一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时以实现权利要求A1至A10任一所述的方法的步骤。

E1、一种延迟电路，其特征在于，所述延迟电路包括：

选择单元，所述选择单元包括4路选择器，每路选择器接收1路4相位的分频时钟信号及选择控制信号，所述分频时钟信号的时钟周期为T₀，所述每个选择器根据所述选择控制信号分别选择输出其中一路的分频时钟信号；以及

延迟单元，所述延迟单元包括4路延迟器，每个所述延迟器接收所述选择单元的输出的2路不同的分频时钟信号及延迟控制信号，每个所述延迟器根据所述延迟控制信号分别选择输入一路4相位的分频时钟信号，使得所述延迟单元输出所述延迟信号，所述延迟信号与所述时钟信号之间的延迟为(N*a*T₀)/4q，其中，N为选择单元31的延迟参数，在本实施例，1≤N≤4，且N为自然数，a由所述延时控制信号确定，q由所述延迟器确定，且1<a<q，a、q为自然数。

E2、根据权利要求E1所述的延迟电路，其特征在于，每个延迟器包括结构相同的第一延迟子单元、第二延迟子单元及反相器，所述第一延迟子单元及所述第二延迟子单元用于根据延迟信号选择一路分频时钟信号，通过所述反相器输出，每个第一延迟子单元或者每个第二延迟子单元包括q个开关组合。

E3、根据权利要求E2所述的延迟电路，其特征在于，每个开关组合包括第一开关元件、第二开关元件、第三开关元件及第四开关元件，所述第一开关元件的第一端连接第一工作电压，第二端连接第二开关元件的第一端，第三端输入所述分频时钟信号；所述第二开关的第二端输入所述延迟信号，所述第二开关的第三端连接所述反相器的输入端；所述第三开关元件的第一端连接第二工作电压，第二端连接第四开关元件的第一端，第三端输入所述分频时钟信号；所述第四开关的第二端输入所述延迟信号，所述第四开关的第三端连接所述反相器的输入端。

E4、根据权利要求E3所述的延迟电路，其特征在于，所述第一开关元件及所述第二开关元件为pmos管，所述第三开关元件及所述第四开关元件为nmos管。

Claims (20)

1.一种校准方法，用于对连接至存储器的控制器进行时序校准，其特征在于，所述方法包括：

基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准，使得所述控制器对所述存储器的读数据进行采样的采样点位于所述读数据的数据段；以及

基于预设的粗校准参数，对所述控制器的时钟信号进行粗校准，使得所述采样点位于所述数据段中单个数据宽度内；

所述周期校准参数包括校准周期T_N，所述校准周期T_N＝2mUI，UI为所述存储器的读数据中单个数据宽度，m为自然数，所述对所述控制器的时钟信号进行周期校准，包括：

接收到校准控制指令；

对所述读数据进行采样，得到采样数据；以及

确定所述采样数据为非有效数据，则对所述控制器的时钟信号以所述校准周期T_N为单位进行延迟，直至所述采样数据为有效数据，则所述周期校准结束。

2.根据权利要求1所述的校准方法，其特征在于，所述方法还包括：

基于预设的细校准参数，对所述控制器的时钟信号进行细校准，使得所述采样点位于所述单个数据宽度的第一边界与第二边界的中心值。

3.根据权利要求2所述的校准方法，其特征在于，所述粗校准参数包括粗校准周期T_X＝UI/2ⁿ，n为自然数，所述对所述控制器的时钟信号进行粗校准，包括：

对所述读数据进行采样，得到采样数据；

确定所述采样数据与预设数据不一致，则对所述控制器的时钟信号以所述粗校准周期T_X为单位进行延迟，直至所述采样数据与所述预设数据一致；

确定所述采样数据与所述预设数据一致，则所述粗校准结束。

4.根据权利要求3所述的校准方法，其特征在于，所述细校准参数包括细校准周期T_Y＝T_X/2^L，L为自然数，所述对所述控制器的时钟信号进行细校准，包括：

对所述控制器的时钟信号提前一个所述粗校准周期T_X；

对所述控制器的时钟信号延迟一个所述细校准周期T_Y；

对所述存储器的读数据进行采样，得到采样数据；

确定所述采样数据与所述预设数据不一致，则对所述控制器的时钟信号以所述细校准周期T_Y为单位进行延迟，直至所述采样数据与所述预设数据一致；以及

确定所述采样数据与所述预设数据一致，则确定当前采样点为所述单个数据宽度的第一边界。

5.根据权利要求4所述的校准方法，其特征在于，所述对所述控制器的时钟信号进行细校准，还包括：

对所述控制器的时钟信号延迟一个所述粗校准周期T_X；

对所述读数据进行采样，得到采样数据；

确定所述采样数据与所述预设数据一致，则对所述控制器的时钟信号以所述细校准周期T_Y为单位进行延迟，直至所述采样数据与所述预设数据不一致；

确定所述采样数据与所述预设数据不一致，则对所述控制器的时钟信号提前一个所述粗校准周期T_X，同时，对所述控制器的时钟信号提前一个所述细校准周期T_Y，并确定当前采样点为所述数据宽度的第二边界。

6.根据权利要求5所述的校准方法，其特征在于，所述周期校准参数还包括周期校准次数N_i及周期校准最大次数Nmax，N_i初始值为零，所述控制器的时钟信号每延迟一个所述校准周期T_N时，所述周期校准次数N_i加一，所述控制器的时钟信号每提前一个所述校准周期T_N时，所述周期校准次数N_i减一，所述对所述控制器的时钟信号进行周期校准，还包括：

确定所述采样数据为非有效数据，还判断所述周期校准次数N_i是否等于Nmax；

确定所述周期校准次数N_i等于Nmax，则发出错误提示；以及

确定所述周期校准次数N_i不等于Nmax，还将所述周期校准次数N_i加一。

7.根据权利要求6所述的校准方法，其特征在于，所述粗校准参数还包括粗校准次数X_i及粗校准最大次数Xmax，X_i初始值为零，所述时钟信号每延迟一个所述粗校准周期T_X时，所述粗校准次数X_i加一，所述时钟信号每提前一个所述粗校准周期T_X时，所述粗校准次数X_i减一，所述细校准参数还包括细校准次数Y_i及细校准最大次数Ymax，Y_i初始值为零，所述时钟信号每延迟一个所述细校准周期T_Y时，所述细校准次数Y_i加一，所述时钟信号每提前一个所述细校准周期T_Y时，所述细校准次数Y_i减一，所述方法还包括：

在每次对所述时钟信号延迟一个所述细校准周期Y_i之前，还判断所述细校准次数Y_i是否等于所述细校准最大次数Ymax；

确定所述细校准次数Y_i小于所述细校准最大次数Ymax，则直接将所述时钟信号延迟一个所述细校准周期Y_i，且将所述细校准次数Y_i加一；

确定所述细校准次数Y_i等于所述细校准最大次数Ymax，则还判断所述粗校准次数X_i等于所述粗校准最大次数Xmax；

确定所述粗校准次数X_i等于所述粗校准最大次数Xmax；则将所述时钟信号延迟一个所述粗校准周期X_i，且所述粗校准次数X_i加一后，再将所述时钟信号延迟一个所述细校准周期Y_i，且将所述细校准次数Y_i加一；

确定所述细校准次数Y_i等于所述细校准最大次数Ymax，且所述粗校准次数X_i等于所述粗校准最大次数Xmax，则发出增加所述周期校准次数N_i的请求。

8.根据权利要求7所述的校准方法，其特征在于，所述方法还包括：

接收到增加所述周期校准次数N_i的请求时，则判断所述周期校准次数N_i是否等于Nmax，以响应所述请求；

确定所述周期校准次数N_i等于Nmax，则发出错误提示；以及

确定所述周期校准次数N_i不等于Nmax，则将所述周期校准次数N_i加1。

9.根据权利要求5所述的校准方法，其特征在于，所述细校准参数还包括细校准最小次数Ymin，在将所述时钟信号每提前一个所述细校准周期T_Y之前，所述方法还包括：

判断所述细校准次数Y_i是否等于所述细校准最小次数Ymin，确定所述细校准次数Y_i小于所述细校准最小次数Ymin，则直接将所述时钟信号提前一个所述细校准周期T_Y，且将所述细校准次数Y_i减一；

确定所述细校准次数Y_i等于所述细校准最小次数Ymin，则将所述时钟信号提前一个所述粗校准周期T_x，且将所述细校准次数X_i减一后，再将所述时钟信号提前一个所述细校准周期T_Y，且将所述细校准次数Y_i减一。

10.一种校准装置，用于对连接至存储器的控制器进行时序校准，其特征在于，所述装置包括：

第一校准模块，用于基于预设的周期校准参数，对所述控制器的时钟信号进行周期校准，使得对所述存储器的读数据进行采样的采样点位于所述读数据的数据段；以及

第二校准模块，用于基于预设的粗校准参数，对所述控制器的时钟信号进行粗校准，使得所述采样点位于所述数据段中单个数据宽度内；

所述校准装置还包括延迟电路，所述延迟电路用于在确定采样数据为非有效数据时，对所述控制器的时钟信号以所述校准周期为单位进行延迟，直至所述采样数据为有效数据；其中，所述采样数据为基于校准控制指令对所述读数据进行采样得到的。

11.根据权利要求10所述的校准装置，其特征在于，所述延迟电路包括：

选择单元，所述选择单元包括4路选择器，每路选择器接收1路4相位的分频时钟信号及选择控制信号，所述分频时钟信号的时钟周期为T₀，每个所述选择器根据所述选择控制信号分别选择输出其中1路的分频时钟信号；以及

延迟单元，所述延迟单元包括4路延迟器，每个所述延迟器接收所述选择单元的输出的2路不同的分频时钟信号及延迟控制信号，每个所述延迟器根据所述延迟控制信号分别选择输入1路4相位的分频时钟信号，使得所述延迟单元输出延迟信号，所述延迟信号与所述时钟信号之间的延迟为(N*a*T₀)/4q，其中，N为选择单元的延迟参数，1≤N≤4，且N为自然数，a由所述延迟控制信号确定，q由所述延迟器确定，且1<a<q，a、q为自然数。

12.根据权利要求11所述的校准装置，其特征在于，每个延迟器包括结构相同的第一延迟子单元、第二延迟子单元及反相器，所述第一延迟子单元及所述第二延迟子单元用于根据延迟信号选择1路分频时钟信号，通过所述反相器输出，每个第一延迟子单元或者每个第二延迟子单元包括q个开关组合。

13.根据权利要求12所述的校准装置，其特征在于，每个开关组合包括第一开关元件、第二开关元件、第三开关元件及第四开关元件，所述第一开关元件的第一端连接第一工作电压，第二端连接第二开关元件的第一端，第三端输入所述分频时钟信号；所述第二开关的第二端输入所述延迟信号，所述第二开关的第三端连接所述反相器的输入端；所述第三开关元件的第一端连接第二工作电压，第二端连接第四开关元件的第一端，第三端输入所述分频时钟信号；所述第四开关的第二端输入所述延迟信号，所述第四开关的第三端连接所述反相器的输入端。

14.根据权利要求13所述的校准装置，其特征在于，所述第一开关元件及所述第二开关元件为pmos管，所述第三开关元件及所述第四开关元件为nmos管。

15.一种校准设备，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序以实现权利要求1至9任一所述的方法的步骤。

16.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时以实现权利要求1至9任一所述的方法的步骤。

17.一种延迟电路，其特征在于，所述延迟电路用于在确定采样数据为非有效数据时，对控制器的时钟信号以校准周期为单位进行延迟，直至所述采样数据为有效数据；其中，所述采样数据为基于校准控制指令对读数据进行采样得到的；所述延迟电路包括：

选择单元，所述选择单元包括4路选择器，每路选择器接收1路4相位的分频时钟信号及选择控制信号，所述分频时钟信号的时钟周期为T₀，每个选择器根据所述选择控制信号分别选择输出其中一路的分频时钟信号；以及

延迟单元，所述延迟单元包括4路延迟器，每个所述延迟器接收所述选择单元的输出的2路不同的分频时钟信号及延迟控制信号，每个所述延迟器根据所述延迟控制信号分别选择输入一路4相位的分频时钟信号，使得所述延迟单元输出延迟信号，所述延迟信号与所述时钟信号之间的延迟为(N*a*T₀)/4q，其中，N为选择单元31的延迟参数，在本实施例，1≤N≤4，且N为自然数，a由所述延迟控制信号确定，q由所述延迟器确定，且1<a<q，a、q为自然数。

18.根据权利要求17所述的延迟电路，其特征在于，每个延迟器包括结构相同的第一延迟子单元、第二延迟子单元及反相器，所述第一延迟子单元及所述第二延迟子单元用于根据延迟信号选择一路分频时钟信号，通过所述反相器输出，每个第一延迟子单元或者每个第二延迟子单元包括q个开关组合。

19.根据权利要求18所述的延迟电路，其特征在于，每个开关组合包括第一开关元件、第二开关元件、第三开关元件及第四开关元件，所述第一开关元件的第一端连接第一工作电压，第二端连接第二开关元件的第一端，第三端输入所述分频时钟信号；所述第二开关的第二端输入所述延迟信号，所述第二开关的第三端连接所述反相器的输入端；所述第三开关元件的第一端连接第二工作电压，第二端连接第四开关元件的第一端，第三端输入所述分频时钟信号；所述第四开关的第二端输入所述延迟信号，所述第四开关的第三端连接所述反相器的输入端。

20.根据权利要求19所述的延迟电路，其特征在于，所述第一开关元件及所述第二开关元件为pmos管，所述第三开关元件及所述第四开关元件为nmos管。

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