JPH01138673A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、メモリ回路に係り、特に集積回路化された非
同期型ＩＣメモリ回路に関する。

外部クロックを用いない非同期型メモリ回路のライトサ
イクルに於ては、アドレス入力の論理変化から外部よシ
供給さハる書き込み信号（外部ライト信号）の入力迄の
時間が規定されており、通常コれをアドレスセットアツ
プ時間ｔＡｌｌの意味する所は、ライトサイクルの前の
サイクルで選択されていたアドレスに誤書き込み金しな
いように、そのアドレスに対応するワードライン又はピ
ットラインが非選択になり几後に外部ライト信号に対応
する内部のライト信号が発生するように、アドレス入力
と外部ライト信号との間に時間に関する一定の制約を設
は友ものである。

さて、このｔＡ８という規格を満念す定めに、従来性な
われていたメモリ回路の設計例について述べる。以下、
−例としてｔＡ８が零の場合について考える。

第１図に示される従来例のメモリ回路、すなわチ、アド
レスバラフッ回路Ｂ、アドレスｆ　：２−　ｆ回路ＤＥ
、メモリセルアレイＣ１入出カッ櫂ツファ回路ＩＯ及び
ライト信号バッファ回路ＷＢで構成されるメモリ回路に
おいて、外部ライト信号ＷＥは遅延回路りを通シインバ
ータ回路工により内部ライト信号Ｗとして取シ込まれ１
．入出力バッファ回路工０を制御する。

第２図を参照し動作について説明する。時刻Ｔ２．にお
いてＲＯＷ側のアドレス入力Ａ、が論理変化すると、変
化前後のアドレスに対応する２つのワードラインＷＬｋ
、　ＷＬ、が時間Ｔ□後の時刻Ｔ２□においてクロス変
化し旧いアドレスに代わって新しいアドレスが選択され
る。一方、外部ライト信号ＷＥは上記時刻Ｔ２１におい
て入力され、遅延回路りを経てインバータ回路工に入力
され、時間Ｔ。

を経た時刻Ｔ２５において内部ライト信号Ｗとして取り
込まれる。この信号Ｗにより、上記の新しいアドレスに
データが葺き込まれる。ここで上記の旧いアドレスに書
き込みをしない之めには、ＴＡ　＜　Ｔｗ　　　　　　
・・−・・・・・（１）であることが必要である。従来
は、第１図における遅延回路りの遅延時間を調整するこ
とにより、（１）式を満ｔすように設計するのが一般的
であり念。

しかし、上記遅延時間は、製造のバラツキ、を源変動等
により犬きく変化するものであジ、その分の余裕産金見
込んで設計する必要があり、その余裕度を見積ること自
体難かしいことであるばかりでなく、余裕度を見込むこ
とにより内部ライト信号の巾ＴｗＰが短かくなり罹災な
書き込みが困難になったり、高速動作が困難になる等の
欠点がめった。

本発明の目的は、上記し几アドレスセットアツプ時間ｔ
Ａ８に関する欠点を取り除き、製造バラツキ等に対する
余裕度を見込む必要のないメモリ回路を提供することに
ある。

本発明の構成及び実施例について説明する前に内部同期
型メモリ回路について説明する。本発明の出願人は既に
特願昭５４−４６８４８において、非同期型であってし
かも同期型と同程度の速度電力積のメモリ回路を提案し
次。この既出類の発明によるメモリ回路は、外部からク
ロックを受けることなく内部でクロック（内部クロック
）全発生させるもので、内部クロックは少くとも１つ以
上のアドレス入力の論理変化が起きた場合にのみ発生さ
れるようにしたものである。即ち、上記出口によるメモ
リ回路は、アドレス入力の論理変化を検知する手段と、
少くとも１つ以上のアドレス入力に関して論理変化が起
こった場合にのみ内部クロックを発生させる手段とを含
むことを特徴とする。

上記検知手段は、アドレス入力を遅延させる回路と、前
記アドレス入力及び前記遅延回路の出力を各々第１及び
第２の入力とする排他的論理和回路とで構成でき、上記
内部クロック発生手段は、前記排他的論理和回路の出力
を入力とするＯＲ回路で構成できる。この既出類発明に
よるメモリ回路は、内部で発生した内部クロックをあた
かも同期型における外部からのクロックと同様に利用す
るもので、メモリ回路は基本的には同期型の構成をとる
。この意味で、このメモリ回路を内部同期型メモリ回路
と呼ぶことにする。

次に、上記内部同期型メモリ回路につい、て第３図ない
し第５１Ｊを参照して説明する。

内部同期泣メモリ［ｊ２１路は、第３図に示すようにア
ドレスバッファ回路Ｂ、アドレスデコーダ回路ＤＥ、メ
モリセルアレイＣ１入出力パツフア回路ＩＯ及び内部ク
ロック発生回路Ｇで構成される。

内部クロック発生回路Ｇから発生される内部クロックＣ
Ｅが上記各ブロックに供給される。上記内部クロック発
生回路は、第４図に示すように、アドレス入力Ａ。、Ａ
４．・・・、Ａｎの各々全排他的論理和回路ＥＸｏ、Ｅ
Ｘ、、・・・、　ＥＸｎの各々の一人力及び遅延回路り
。、Ｄｌ、・・・、Ｄｎの各々の入力に供給すると共に
、遅延回路り。、Ｄｌ・・・ｌ　Ｄｎの各々の出力ＤＡ
Ｏｒ　ＤＡｌ　’・・・ｔＤＡｌｌｌ一対応する排他的
論理和回路ＥＸ　　、ＥＸ４．・・・、ＥＸｎの各々の
他の入力に供給する。排他的論理和回路ＥＸ（３＃　Ｅ
ＸＩ　＊・・・。

ＥＸｎの各々の出力ｏｓｏ、　ｏｓ、　、−・・、０８
ｎｉＯＲ回路ＯＲに入力し、ＯＲ回路ＯＲから内部クロ
ックＣＥｉ出力することによりｗ成される。

第５図により動作について説明する。ここでは−例とし
てアドレス入力Ａ。が論理変化したときについて説明す
る。アドレス人力Ａ。が時刻Ｔ５．にて＠種変化すると
、排他的論理和回路ＥＸｏはアドレス人力Ａ。の遅延１
６号ＤＡｏが遅延回路り。の遅延時間Ｔｄに応じた期間
上記論理変化に至らないｍめ。

時刻Ｔ５□迄の期間Ｔｄにわ九りて高レベルの出力発生
する。この高レベルの出力Ｏ８ｏはＯＲ回路ＯＲを介し
て内部クロックＣＥとして出力される。時刻Ｔ５２を過
ぎると遅延出力ＤＡｏはアドレス入力Ａｏと同−劇埋レ
ベルとなシ、出力Ｏ８ｏは低レベルとなる。さらに時刻
Ｔ５２でアドレス人力Ａ。のレベルが復帰すると桝び時
刻Ｔ５４迄の遅延回路り。の遅延時間Ｔ、にわたってア
ドレス入力Ａ。とその遅延信号ＤＡｏとに不一致が生じ
、排他的論理和回路ＥＸ０の出力Ｏ８ｏが高レベルとな
シ、高レベルの内部クロックＣＥとして出力される０以
上は、アドレス入力Ａ。のみが論理変化した場合である
が、１つ以上のいずれのアドレス入力が論理変化した場
合も同様の動作が行なわれることは明らかである。以上
のようにして発生し次内部クロックＣＥをあたかも同期
型における外部からのクロックと同様に用いることによ
り各１０ツクが同期的に動作する。

又、各ブロックが必ずしもすべて同期的に動作する必要
はなく、例えはアドレスバッファ回路Ｂが非同期的に１
作するようにしても何ら差し支えはない。史に、各ブロ
ックの制御信号として必ずしも内部クロックＣＥを直接
用いる必蚤はなく、内部クロックＣＥｉ用いて通常よく
知られ次男法で作られる制御信号で各ブロックを動作さ
せるようにしても側ら差し支えない。

以上のように、先出願発明によれば、外部からクロック
を受けることなく内部でクロックを発生することにより
、非同期型の使い易さと、同期型の速度電力積を合わせ
持りた改良されたメモリ回路を得ることが出来る。以上
、内部同期型メモリ回路について説明した。

本発明によるメモリ回路は、内部同期型であって外部ラ
イト信号が内部クロックにより同期されてメモリ回路内
部に取り込まれること全特徴とする。

本発明の実施例について、第６図、第７図を参照して説
明する。第６図に示すように、内部クロック発生回路Ｇ
よシ内部クロックＣＥが発生される。この内部クロック
発生回路は第４図に示したものが用いられる。内部クロ
ックＣＥを入力としてこれを屓次遅延処理、さらには論
理処理することにより制御信号発生回路Ｇ１から制御信
号ＣＩＩ〜ＣＥ４が発生される。アドレスパクファ回路
Ｂ１アドレスデコーダ回路ＤＥ、メモリセルアレイＣ入
出力パラフッ回路ＩＱは各々制御信号ＣＥＩ〜ＣＩＥ４
により制御される。更に、内部ライト信号Ｗは、外部ラ
イト信号ＷＥの逆相信号とアドレスデコーダ回路の制御
信号ＣＥ２とを入力とするＡＮＤ回路Ａより出力される
。

第７図に示すタイミング図を用いて動作について説明す
る。時刻Ｔ７１においてＲＯＷアドレス入力Ａ、が変化
すると、内部クロックＣＥが発生し一定期間Ｔｄ後の時
刻Ｔ７□において消滅する。アドレスデコーダ回路ＤＥ
の制御信号ＣＥ２は時刻Ｔ７１から時刻Ｔ７□の期間低
レベルとなってアドレスデコーダ回路ＤＥをリセット状
態にし、時刻Ｔ７□において高レベルとなってイネーブ
ル状態にする。これに対応して、ワードラインｗＬｋ、
　ＷＬ、は上記リセット状態の時には共に低レベルにあ
り、時刻Ｔ７□において選択されたワードラインＷＬｅ
が高レベルとなる。一方、Ｔ７１において入力された外
部ライト信号ＷＥは時刻Ｔ７□において前記制御信号Ｃ
Ｅ２が高レベルとなって初めて内部ライト信号Ｗとして
メモリ回路内部に取込まれる。そこで時刻Ｔ７゜におい
て、選択されたメモリセルへの書き込みが可能となる０
時刻Ｔ７５において外部ライト信号ＷＥが高レベルとな
ると、内部ライト伯°号Ｗが低レベルとなって書き込み
可能状態が終了する。

以上の説明から明らかなように、内部ライト信号Ｗはア
ドレスデコーダ回路ＣＥを制御するイｇ号ＣＥ２に同期
して発生されるので、前のサイクルで選択された旧いア
ドレスへ書き込むことはあり得ない。即ち、ｔＡＢとい
う規格は論理的に満足される訳であり、製造のバラツキ
、電源変動等に対する余裕度を考慮する必要がない。

以上の説明においては、ｔＡｓ＝０□としたが、本発明
は、この仮定により制限を受けるものではないことは明
らかである。又、　ＲＯＷアドレス入力が変化した場合
について説明したが、いずれのアドレス入力が変化した
場合でも本発明が有効であることは明らかである。

又、外部ライト信号を取υ込む際の同期信号としてアド
レスデコーダ回路のｕ１惧借号を用いたが他の制御信号
を用いてもよいことは明らかである。

なお、制？ｎ倍号発生回路は通常よく知られた手法によ
り容易に設計出来る。次に本発明を適用したメモリ回路
の具体例を第８図および第９図を参照して説明する。

本具体例ではＰチャンネルＭＯ８ＴとＮチャンネルＭＯ
８Ｔとを用いたＣ　−ＭＯ８講成０場合について示す。

ＸデコーダはＰチャンネルＭＯ８Ｔ　Ｑ、４〜Ｑｊ７お
よびＮチャンネルＭＯＳ　Ｔ　Ｑ５、〜Ｑ５７？宮む。

ここでコントロール信号ＣＥ２が本発明においてアドレ
ス信号の変化を検知して発生される信号Ｏ８，を適当な
遅延処理して得られるものであり、ここではこの信号Ｃ
Ｅ２がＰチャンネルＭｏ８ＴＱ１４１　Ｑ１５のダート
に与えられて低レベルのときこれらのトランジスタをリ
セット用、すなわちダイヤミックタイプの負荷として動
作させる。ｉた信号ＣＥ２はＮチャンネルＭ　ＯＳ　Ｔ
　Ｑ５Ｂ　＋　Ｑ５４のダートにも与えられ高レベルの
ときこのＸデコーダ回路をイネーブル状態とする。この
ようにこの例では相補のイざ号ＣＥ２．ＣＥ２を設ける
かわりに回路側で１つの信号ＣＥ２’ｆｚ相補的に利用
するように構成されている。メモリセルはＰチャンネル
ＭＯ８Ｔ　Ｑ　　、　ＱＰ２、ＮチャンネルＭＯ８ＴＱ
Ｎｌ　１　ＱＮ２により構成され、一対の交叉接続点は
それぞれｒ−）がワード線ｗＬｋに接続されたトランス
ファーｆ　−）　トしてのＮチャンネルＭＯ８ＴＱア７
．ＱＴ□を介して一対のデイジット線り、　、　Ｄ。

に接続される。このデイノットＤ５．Ｄ２はＰチャネル
ＭＯ８Ｔ　Ｑ　１、〜Ｑ、３によｐ、コントロール信号
ＣＥ３が低レベルの期間、リセット状態、すなわちプリ
チャージされる。ＰチャンネルＭｏ８ＴＱ２９〜ｑｇｔ
　、Ｎチャンネｋ　ＭＯ８Ｔ　Ｑ５　Ｂ　〜Ｑ６１はセ
７スアンデを構成し、コントロール信号ＣＥ　４’の低
レベル期間にリセット状態とされ、コントロール信号Ｃ
Ｅ　４’の高レベル期間でイネーブル状態となる。Ｙデ
コーダ１０は同様にコントロール信号ＣＥ２′の低レベ
ルでリセット高レベルでイネ−グル状態とされ、イネー
ブル状態におｈてＹ選択ＭＯ８Ｔ　Ｑ６ｏをコントロー
ルする。出力ラッチ回路１３はセンタアングの出力をダ
ートＱ２７１　Ｑ２Ｂを介して受けてコントロール信号
ＣＥ４に応答してこれを保持し、ＰチャンネルＭｏ５Ｔ
Ｑ２５．Ｑ２６ノプツシユーグル形式の出力回路を、蛎
動し、出方を入出力端子Ｉ１０に供給する。Ｐチャンネ
ルＭＯ８ＴＱ１８〜Ｑ２ｏは書き込み回路のリセット機
能を有し、コン）ｃｒ−ル信号ＣＥ５の低レベルに応じ
てデイジット線Ｄ１．　Ｄ、をプリチャージする。アン
ドｒ−４１１，１２、ＰチャンネＡ／　ＭＯ８Ｔ　Ｑ２
１〜Ｑ２４は書き込み枢動回路であり、ＣＦ２が高レベ
ルのとき内部書き込み信号Ｗの高レベル時に入出力端子
Ｉ１０のデータ金相補の形でそれぞれ２つのグッシ＾−
デル形式のインバータを介してデイジット線り、　、　
Ｄ、に与えるように動作する。

第９図にアドレスの変化を受けて内部フロックＯ６，が
発生され、さらに信号Ｏ８１に基いて周知の方法等によ
り各機能回路に最適な各コントロール信号ＣＥ２〜ＣＥ
５のタイミング関係の一例を示す。データ出力（１沖端
子での）は各機能ブロックのリセットが終了してイネー
ブル状態になりてからアクセスされたアドレスのデータ
が有効となる。

【図面の簡単な説明】

第１図は、従来例を示すメモリ回路のブロック図、第２
図は、そのタイミング図、第３図は、内部同期型メモリ
回路のブロック図、第４図は、第３図に於ける内部クロ
ック発生回路の一例を示す回路図、第５図は、そのタイ
ミング図、第６図は本発明の実施例を示すメモリ回路の
ブロック図、第７図は、そのタイミング図、第８図は本
発明を適用したメモリ回路を示す図、第９図は第８図の
回路で用いられるタイミング信号を示す図である。 ＡＯＩ　Ａ１　＃・・・、　Ａ１１　ｒ　ＡＩ・・・ア
ドレス入力、Ｂ・・・アドレスバッファ回路、ＤＥ・・
・アドレスデコーダ回路、Ｃ・・・メモリセルアレイ、
ＩＯ・・・入出力バッファ回路、ＷＢ・・・ライト信号
バッファ回路、Ｇ・・・内部クロック発生回路、ＣＥ・
・・内部クロック、Ｄｏ、　Ｄ、　、−、Ｄ、、、　Ｄ
−・・遅延回路、ＥＸｏ、　ＥＸｌ。 ・・・、　ＥＸｎ・・・排他的論理和回路、ＯＲ・・・
ＯＲ回路、■・・・インバータ回路、Ｇ１・・・制御信
号発生回路、ＣＥＩ〜ＣＥ４・・・制御信号、Ａ・・・
ＡＮＤ回路、ＷＥ・・・外部ライト信号、Ｗ・・・内部
ライト信号。 第１図 第２図 第３図 Ｇ 第４図 Ｔｓ＋　、　Ｔ５２　　　　　Ｔ５３　　Ｔ５４第４図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. アドレス入力の論理変化を検知する手段と、少くとも１
   つ以上のアドレス入力に関して論理変化が起こった場合
   にのみ内部クロックを発生させる手段と、変化後のアド
   レス入力に基いてアドレスの選択を行なうアドレスデコ
   ーダと、外部より供給される書き込み信号を前記内部ク
   ロックにより同期せしめて内部書き込み信号を発生する
   手段と、前記内部書き込み信号を受ける書き込み回路と
   を含み、前記内部書き込み信号は前記アドレスデコーダ
   の動作開始に実質的に同期して発生されることを特徴と
   するメモリ回路。