TWI462113B - 具有不受破壞的選通信號之記憶體系統 - Google Patents

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Description

具有不受破壞的選通信號之記憶體系統
微電子電路包括各種不同電路組件，且該等電路中常發現的電路組件之一類型係一比較器。該比較器係一電路元件，其具有標示正與負的兩個輸入及一輸出。該輸出根據較大的輸入變高或變低。
熟悉此項技術者應明白，藉由比較器所接收之信號常常為雜訊。當所接收信號的輸入電壓接近比較器的臨界電壓時，一個潛在的問題係少量雜訊可使在輸入之電壓正好在高於或低於比較器的臨界電壓之值處快速波動。此可引起輸出"短時脈衝波"，其會造成更大電路不穩定，例如有可能受比較器之輸出影響的一控制電路。
在記憶體系統領域以外的既有解決方案包括應用一Schmidt觸發器之解決方案。在此方面，熟悉此項技術者將明白，一Schmidt觸發器使用回授使得電流輸出狀態本質上"強化"該輸入值。例如，若該輸出狀態當前為邏輯"高"(邏輯'1')，則不會存在向邏輯"低"(邏輯'0')之一輸出轉變，除非該輸入電壓下降至實質上低於一低臨界電壓。相反，若輸出狀態當前為邏輯'0'，則不會出現向邏輯'1'之一輸出轉變，除非該輸入電壓上升至實質上高於一高臨界電壓。該兩個臨界電壓之差可稱為磁滯電壓。
Schmidt觸發器之一問題係，其並非設計用於記憶體系統，因此滯後原理顯然先前並未用於在一記憶體系統內提供不受破壞的選通信號之背景中。
本發明之一目的係提供改良記憶體系統。
依據本發明之一方面，提供在一微電子系統中進行前置碼偵測之一方法。該方法包括接收一種類型之一時脈信號之步驟，其中該時脈信號之電壓位準中之一系列規則脈衝係在具有一開始與一結束之一前置碼週期之後。該時脈信號自一不確定邏輯位準至一高邏輯位準與一低邏輯位準中一選定位準的轉變發生在該前置碼週期開始處。該方法亦包括接收時脈信號之一補充之步驟。該時脈信號之補充自不確定邏輯位準至另一邏輯位準的一轉變出現在該前置碼週期開始處。該方法亦包括藉由以下方法產生該前置碼週期之開始已出現之指示之步驟：i)根據該時脈信號之電壓位準何時跨過一電壓範圍之一第一臨限值，偵測該時脈信號之轉變；以及ii)根據該時脈信號之補充之電壓位準何時跨過該電壓範圍之一第二臨限值，偵測該時脈信號之補充的轉變。
依據本發明之另一方面，在一記憶體系統中提供一指示電路，在該記憶體系統中產生一時脈信號及該時脈信號之一補充。該時脈信號係該時脈信號之電壓位準中之一系列規則脈衝係在具有一開始與一結束之一前置碼週期之後的類型。該時脈信號自一不確定邏輯位準至一高邏輯位準與一低邏輯位準中一選定位準的轉變出現在該前置碼週期開始處。該時脈信號之補充自不確定邏輯位準至另一邏輯位準的一轉變出現在該前置碼週期開始處。該電路包括具有 第一及第二輸入之一第一比較器。當在該第一比較器之第一與第二輸入處分別接收到該時脈信號與一第一參考電壓時，該第一比較器係調適成偵測該時脈信號之電壓與該第一參考電壓之間的一電壓差之極性變化。一第二比較器具有第一及第二輸入。當在該第二比較器之該第一與第二輸入分別接收到該時脈信號之補充及一第二參考電壓時，該第二比較器係調適成偵測在該時脈信號之補充之電壓與該第二參考電壓之間的一電壓差之極性變化。該電路亦包括邏輯電路，其用於藉由轉變成一主動邏輯位準之該邏輯電路之輸出信號產生該前置碼週期之開始已出現之指示。當偵測到時脈信號之轉變時，產生該指示。
依據本發明之又一方面，提供一記憶體控制器電路，其用於偵測一資料時序信號自一不確定邏輯位準至一高邏輯位準與一低邏輯位準中一選定位準的一轉變。該電路包括一比較器，其具有一第一輸入、一第二輸入及一輸出。該第一及第二輸入分別接收該資料時序信號及一參考電壓。自該輸出之一信號改變邏輯位準以回應在該資料時序信號之電壓與該參考電壓之間的一電壓差之極性變化。該電壓足夠接近該等邏輯位準之一，藉此實現至少實質上防止潛在錯誤正偵測。
因此，已提供用於記憶體系統之改良的信號轉變偵測電路。
現在參考圖式，圖1係一同步動態隨機存取記憶體 (SDRAM)裝置10之一方塊圖，其包括一記憶體控制器20及一雙資料速率同步動態隨機存取記憶體(DDR SDRAM)22。就DDR SDRAM 22而言，熟悉此項技術者應明白，其特徵係以相對於時脈兩倍之速度運作，此係因為在DQS上升及下降邊緣兩者皆會發生對資料之鎖存或存取。所示DDR SDRAM 22係透過包括下列之連接連接至記憶體控制器20：用於自記憶體控制器20發送位址、命令及時脈至DDR SDRAM 22之一單向匯流排24；用於將資料(DQ)寫入DDR SDRAM 22且自該記憶體讀取DQ之一雙向匯流排26；及分別用於承載資料選通時脈(DQS)及DQS之補充的雙向連接28及29。
熟悉此項技術者將明白，DQS係一特殊時脈信號，其進而係資料時序信號之類型。同樣將DQS施加於讀取與寫入操作中。與一典型時脈信號部分一致，DQS係一讀取或寫入操作之一部分的電子脈衝之一序列；然而在未發生一讀取或寫入操作的其他時間，DQS處於高阻抗且位於一不確定邏輯位準(在邏輯'1'與邏輯'0'之間)。在一寫入操作中，藉由記憶體控制器20同步產生DQS與寫入資料，且在某些範例中，亦將用於寫入操作之DQ輸入至一適當緩衝器中，該緩衝器預期係以熟悉此項技術者所瞭解之一方式尤其儲存在具有DQS之上升及下降邊緣之一資料鎖存器中。在一讀取操作中，藉由該記憶體自DDR SDRAM 22同步產生DQS及讀取資料，且如熟悉此項技術者所明白，在某些範例中，將用於讀取操作之DQ輸入至預期儲存在具有 DQS之上升及下降邊緣之一資料鎖存器中的一適當緩衝器中。
在繼續說明本發明之SDRAM裝置10之前，應注意記憶體控制器20與DDR SDRAM 22包括用於執行其個別功能的許多個別電路及組件。由於熟悉此項技術者不需要瞭解如何設計或修改記憶體控制器20與DDR SDRAM 22之所有組件，為獲得本文所揭示之教示之利益，應明白僅詳細說明且顯示相關電路及組件。
現在參考圖1之記憶體控制器20，在某些範例中，此將係一特定應用積體電路(ASIC)。該記憶體控制器20操作一主時脈。同樣，記憶體控制器20在一PHY(實體介面)302內具有一DQS啟用電路32，其自傳入的DQS信號28產生一閘控DQS。稍後將結合對一更詳細圖式之說明進一步描述DQS啟用電路32。
現參考圖2。圖2說明當回應自DDR SDRAM 22資料之轉變而捕獲DQ時，DQS之信號轉變。除DQS外，所示DQS之補充(DQS#)便利地允許當DQS之下降邊緣出現時，將上升邊緣提供至上升邊緣觸發電路。同樣，在某些替代性範例中，結合一讀取命令可產生其他與DQS相關之信號(具有不同於所說明波形之波形)。例如，可產生類似於所說明DQS及DQS#但責任週期明顯小於50%之信號。亦應明白，本文所用術語"補充"係指一實際而非數值補充。例如，將DQS及DQS#從180°之理論數量正常偏移出某一度數。
處於本討論之目的，適合將DQS波形之活動分成五個時 間週期。在一第一時間週期T1中，DQS係處於高阻抗。下一週期係圖2中標示為T2之前置碼週期。此通常係(例如)略微小於一時脈週期之一短的設定週期，以便允許正確讀取DQ。在T2後係一週期T3，在該週期期間內，在DQS之邊緣上讀取DQ(其在所示範例中上升及下降兩者)。理想的係，盡可能接近資料D0、D1、D2及D3之資料眼之一的一中心對準該等邊緣之每一個。熟悉此項技術者將明白，一延遲鎖定迴路(DLL)可用於產生DQS之90°的相位偏移以便正確對準其邊緣。
在T3之後係圖2中標示為T4之後置碼週期。如同T2，T4通常係一短週期(例如略微小於一時脈週期之一半)以便提供該讀取操作之正確終止。在T4結束時，存在至一最後所示週期T5之一轉變，且此時DQS返回至其在T1期間的狀態(即高阻抗)。
因此，在一讀取操作之前及之後的時間週期內，DQS將處於高阻抗。如上所述，指派至對應於高阻抗之狀態的電壓係大約在邏輯'1'與邏輯'0'之間的中間位準；然而，在實際實施中，DQS之電壓(及(例如)具有中間位準電壓臨限值之緩衝DQS之任何比較器之信號輸出)將在前述中間位準電壓上下顯著波動。已知確保信號波動不會引起異常行為係成問題，例如當資料不可用時錯誤讀取DQ。
現將參考圖1及3。圖3顯示依據一示範具體實施例之一DQS轉變偵測電路之一電路示意性表示。在所說明範例中，該DQS轉變偵測電路係一DQS啟用電路32。同樣，所 說明DQS轉變偵測電路係位於記憶體控制器20之PHY 302中；然而在某些實施範例中，該DQS轉變偵測電路可位於SDRAM裝置10內的其他地方，例如位於DDR SDRAM 22。
以熟悉此項技術者已知的方式將PHY 302劃分成若干位元組線路。特定言之，將所說明PHY 302劃分成用於I/O之一位元組線路304、用於介面時序模組(ITM)之一位元組線路308及用於PLL之一位元組線路312。較便利的係，將所說明位元組線路304及308進一步劃分成可拼貼之單元(該兩個單元在圖3係標示為316)。熟悉此項技術者將明白，使用可拼貼之單元有助於具有相關內部與外部黏接焊墊之功率與資料信號之交錯，且其之使用相較於未將位元組線路304及308進一步劃分成可拼貼單元之情形提供增加之靈活性。所說明啟用電路32屬於六個可拼貼單元316(三個位元組線路304之單元及三個位元組線路308之單元)內，然而在替代性範例中，DQS啟用電路可屬於較少或另外的可拼貼單元內。在至少一個範例中，每一單元分離地包含比較器340與344之該等單元為相同單元之兩個實例較為便利。
所說明啟用電路32包括一前置碼指示電路326、DQS啟用邏輯電路330、DQS停用先進先出(FIFO)電路332、多工電路334、多工電路338及比較器340及344。至啟用電路32之輸入信號包括一DQS信號、一DQS#信號、一write_data信號、一write_enable信號及一系統時脈。自啟用電路32 之輸出信號包括多工電路334之一輸出信號，及多工電路338之一輸出信號。
現在將參考前置碼指示電路326。該指示電路326包括比較器350及354以及一AND邏輯閘極356(在該等閘極輸入之一處反相)。將比較器350之非反相及反相輸入分別電性連接至DQS及一電壓範圍之一較低臨限值VIL 。將比較器354之非反相及反相輸入分別電性連接至DQS#及VIL －VIH 電壓範圍之一較高臨限值VIH 。將比較器350之輸出電性連接至先前反相之AND邏輯閘極356之輸入。將比較器354之輸出電性連接至AND邏輯閘極356之另一輸入。將AND邏輯閘極356之輸出電性連接至啟用邏輯電路330。
現在將結合圖3及4說明在DQS前置碼週期(圖2中之週期T2)期間前置碼指示電路326之操作。圖4係說明下列之一時序圖：DQS及DQS#(所說明範例中之雜訊)、DL(比較器350之輸出信號)、DH(比較器354之輸出信號)及PI(AND邏輯閘極356之輸出)。
現在結合時間t1 可見，DQS之電壓開始朝邏輯低下降，且DQS#之電壓開始朝邏輯高上升，時間t1 對應於自高阻抗週期至前置碼週期之時間的一轉變時刻。由於DQS之電壓開始朝邏輯低下降，因此DQS後續跨越電壓VIL (在所說明範例中在時間t2 時)。因此偵測到該DQS轉變，且為回應此，比較器350之輸出信號DL自邏輯高轉變為邏輯低，如轉變箭頭402所示。
當DQS之電壓在時間t1 開始朝邏輯低下降時，此時， DQS#之電壓開始朝邏輯高上升。接著，DQS#跨過電壓VIH (在所說明範例中為時間t2處)。因此偵測到該DQS#轉變，且為回應此，比較器354之輸出信號DH自邏輯低轉變為邏輯高，如轉變箭頭406所示。因此，在AND邏輯閘極356之輸入處接收處於對輸出信號PI(AND邏輯閘極356之輸出)產生邏輯高所需的邏輯位準之信號。亦即，在先前反相之輸入處接收邏輯低，且在另一輸入接收邏輯高。在邏輯高處，輸出信號PI提供前置碼週期已出現之指示，如下文所說明。(應明白，示範具體實施例並不限於其中前置碼指示為係低至高邏輯位準轉變的特定範例。)
在所說明範例中，藉由DQS啟用邏輯電路330接收輸出信號PI。將啟用邏輯電路330之輸出360電性連接至多工電路334及338之選擇輸入，因此，藉由自前置碼指示電路326接收之前置碼指示造成的在下一時脈邊緣上輸出360中之一變化導致自比較器340及344之差動DQS－DQS#信號經選擇分別穿過多工電路334及338。
除部分受前置碼指示電路326之輸出控制外，在至少一範例中，啟用邏輯電路330亦部分受停用FIFO電路332控制，其進而部分受輸入信號"寫入資料"及"寫入啟用"控制。"write_data"定義寫入資料位元，"write_enable"使得當該信號處於一主動邏輯位準時，輸出緩衝器啟用。
相對於穿過多工電路334之一第一差動DQS信號，延遲電路364(例如一DLL)相位偏移該第一差動DQS以與DQ正確對準。在所說明範例中，延遲電路364包括一從屬 DLL。在此方面，應明白，對於一記憶體控制器中之任何從屬DLL，在該記憶體控制器內亦將存在一對應主DLL。主DLL導出相位鎖定至主時脈之一0°時脈，且亦驅動90°、180°及270°相位。從屬DLL建立一恆定90°相位偏移。
藉由延遲電路364偏移相位，借助於促進此之一驅動器368使第一延遲差動DQS沿一電路徑366可用，如熟悉此項技術者所瞭解。將一鎖存器370之時脈輸入(所說明範例中之一D正反器)電性連接至路徑366以接收該延遲差動DQS信號。
相對於穿過多工電路338之一第二差動DQS信號，延遲電路372(例如一DLL)相位偏移該第二差動DQS以與DQ正確對準。接著，借助於促進此之一驅動器378使該第二延遲差動DQS沿一電路徑376可用，如熟悉此項技術者所瞭解。將一鎖存器380之時脈輸入(所說明範例中之一D正反器)電性連接至路徑376以接收該延遲差動DQS信號。
在所說明範例中，由於驅動器384以熟悉此項技術者瞭解之一方式加以推動，鎖存器380及370兩者在其個自輸入接收DQ。以一交替方式將DQ之每一個下一資料自鎖存器370或380提供至一資料捕獲FIFO，此取決於此時哪一鎖存器使其時脈輸入變成主動。
圖5係顯示依據一替代性示範具體實施例之一DQS轉變偵測電路530之一電路示意性表示。所說明電路530相對於其精確滯後特徵類似於一Schmidt觸發器，但與一Schmidt觸發器不同，熟悉此項技術者應明白，圖5所示之電路具 有用於滯後之精確觸發點。
所示電路530包括兩個比較器532及536、一R－S鎖存器540及若干反相器。在操作時，電路530修正應用在比較器532及536之輸入的一信號VI(DQS信號)，在電路輸出544處輸出一修正信號。應明白，可將信號VI破壞或失真至至少某種程度。例如，信號VI可為雜訊。同樣，熟悉此項技術者將明白，所說明R－S鎖存器540係一啟用鎖存器(位準觸發型)；然而應明白，在若干預期具體實施例中，可應用以類似於一R－S鎖存器之一方式運行之任何適當的儲存電路。
相對於比較器532及536，在至少某些範例中，該等比較器係設計成用作晶片輸入緩衝器之專用比較器。在所說明電路530中，將比較器532之非反相輸入548耦合至信號VI且反相輸入552耦合至一參考電壓VR1(一磁滯電壓之高臨限值)。相對於比較器536，將反相輸入554耦合至信號VI，且將非反相輸入558耦合至一參考電壓VR0(磁滯電壓之低臨限值)。所說明比較器532及536兩者均具有電壓源MVDD及MVDDQ，該電壓源MVDD為中間MVDDQ及接地電位。在某些範例中，MVDDQ係I/O發信電壓，其係2.5V、1.8V與1.5V中一選定電壓，且MVDD係晶片核心電壓，其係1.0V與1.2V中一選定電壓。
將比較器532之輸出560耦合至RS鎖存器540之一SET輸入，其在所說明具體實施例範例中係NAND閘極564之輸入562。相對於電路530中之另一比較器之輸出568，將其耦 合至反相器572之輸入。將反相器572之輸出耦合至R－S鎖存器540之一RESET輸入，其在所說明具體實施例範例中係NAND閘極578之輸入576。R－S鎖存器540中另外兩個額外NAND閘極係交叉耦合之NAND閘極582與584。將NAND閘極564之輸出586耦合至NAND閘極582之輸入588，而將NAND閘極578之輸出590耦合至NAND閘極584之輸入592。所說明R－S鎖存器540亦包括分別耦合至NAND閘極582與584之輸出之反相器594與596。該等反相器有助於防止在NAND閘極輸出處之一短時脈衝波，其會引起錯誤反轉。反相器594與596亦提供驅動。
仍參考圖5，只要施加於比較器532之輸入548處之信號VI高於施加於輸入552處之高臨限參考電壓VR1，則在輸出560處之狀態將為邏輯'1'。然而，在其中施加於比較器532之輸入548處之信號VI下降至低於高臨限參考電壓VR1之情形下，在輸出560處之狀態將自邏輯'1'轉變成邏輯'0'。對於另一比較器，只要施加於比較器536之輸入554處之信號VI低於施加於輸入558處之低臨限參考電壓VR0，則在輸出568處之狀態將為邏輯'0'。然而，在其中施加於比較器536之輸入554處之信號VI上升至高於該低臨限參考電壓VR0之情形下，在輸出568處之狀態將自邏輯'0'轉變成邏輯'1'。
根據以上所述，所說明R－S鎖存器540究竟係"設定"或"重設"將取決於信號VI之電壓相對於參考電壓VR1與VR0落於何處。若信號VI之電壓高於參考電壓VR1，則將邏輯 '1'與邏輯'0'分別施加於SET與RESET輸入上。熟悉此項技術者將明白，此條件"設定"R－S鎖存器540(即引起邏輯'1'出現在輸入544)。若信號VI之電壓在參考電壓VR1與參考電壓VR0之間，則邏輯'0'將施加於SET與RESET輸入兩者上。熟悉此項技術者將明白，此條件係R－S鎖存器540之"保持"條件(即在輸出544處之狀態保持相同)。最後，若信號VI之電壓低於參考電壓VR0，則邏輯'1'與邏輯'0'分別將施加於SET與RESET輸入上。應瞭解，此條件"重設"R－S鎖存器540(即引起邏輯'0'出現在輸出544)。相對於在NAND閘極564與578之每一個的一輸入處接收之一ENABLE信號，R－S鎖存器540在此信號為邏輯低時傳遞鎖存器輸入信號，且在該信號為邏輯高時保持該狀態。
現在將結合圖6說明DQS轉變偵測電路530之操作，該電路530具有在比較器532及536之非反相輸入端子處施加為VI之一雜訊DQS信號。自該時序圖可見，在時間例如為ty 時，當VI上升至高於臨限參考電壓VR1時，在R－S鎖存器540之SET輸入之邏輯位準變成邏輯高。此外，在時間例如為tx 時，當VI下降至低於低臨限參考電壓VR0時，在R－S鎖存器540之RESET輸入處的邏輯位準變成邏輯高。
可見在時間tu 與tv 時，VI暫時跳至高於(下沈至低於)參考電壓，此引起在RESET輸入(SET輸入)處信號之一對應暫時邏輯高至低之轉變。該等短暫存在之轉變不會在R－S鎖存器540中產生一輸出值改變。特定言之，在tu 處的臨界交叉之後，在RESET輸入處之信號中的暫時邏輯高至低之轉 變不會導致所說明輸出信號Q之邏輯位準之變化，此係因為，如熟悉此項技術者將明白，在一R－S鎖存器之兩輸入之邏輯低意味Q(t＋△)＝Q(t)(即其通常稱作"保持"狀態)。同樣(基本上出於相同原因)，在tv 處之臨界交叉之後，在SET輸入處之信號的暫時邏輯高至低轉變不會導致所說明輸出信號Q之邏輯位準的變化。
結合圖2與圖6兩者，輸出信號Q一般應為與VI中雜訊無關之一未受破壞之選通信號，只要：i)在週期T2、T3與T4期間，雜訊DQS信號不會不規則地跳至/下沉超過整個磁滯電壓範圍；且ii)在不確定週期(T1與T5)期間，雜訊DQS信號保留在磁滯電壓範圍內。理論上，在特定記憶體系統中，DQS轉變偵測電路530可為不充分的，此係因為在特定不確定週期期間，雜訊DQS信號不會保持在磁滯電壓範圍內的幾率簡直太高。例如，一振鈴(例如圖6所說明)出現在剛好完成前置碼之後的一時間點(即在T5開始時)並非不正常。由於此迴圈，DQS可以引起本文前述之類型的反常行為之一方式暴漲至相對接近於邏輯高之一電壓，且可能高於VR1。
相對於所說明範例，可見，在輸入信號VI中出現之前置碼及後置碼在輸出信號Q中遺失。然而應瞭解，此並非藉由具有類似於DQS轉變偵測電路530之預期電路具體實施例產生的不受破壞選通信號之所有範例的特性。例如，藉由僅添加一些相對不複雜之電路至DQS轉變偵測電路530，可實現包括一前置碼之一輸出選通之產生。
再參考圖1，應注意，僅便於說明才顯示一單一記憶體控制器20及一單一DDR SDRAM 22，且應明白，示範具體實施例絕非限於僅由提供命令至一單一記憶體晶片之一單一控制器組成的SDRAM裝置。在某些範例中，SDRAM裝置10將包括一單一記憶體控制器20及多個DDR SDRAM 22。在另一些範例中，SDRAM裝置10將包括多個記憶體控制器20及多個DDR SDRAM 22。
儘管已結合DDR SDRAM說明示範具體實施例，但應瞭解，至少一些示範具體實施例可施加於可不歸類為DDR SDRAM之其他記憶體裝置中。例如，至少某些示範具體實施例可施加於四倍資料速率SDRAM(QDR SDRAM)及極大資料速率SDRAM(XDR SDRAM)中。
在示範具體實施例之先前詳細說明中說明的各種電路及電路組件可視為對電子信號執行已知操作之一類型。熟悉此項技術者將具有更改電路或電路組件之知識，其係視為等效的，因為其提供對該等信號之相同操作。
可對所說明的具體實施例進行某些調適及修改。因此，以上說明的具體實施例係視為具說明性而非限制性。
10‧‧‧同步動態隨機存取記憶體裝置
20‧‧‧記憶體控制器
22‧‧‧雙資料速率同步動態隨機存取記憶體
24‧‧‧單向匯流排
26‧‧‧雙向匯流排
28‧‧‧雙向連接
29‧‧‧雙向連接
32‧‧‧DQS啟用電路
302‧‧‧實體介面
304‧‧‧位元組線路
308‧‧‧位元組線路
312‧‧‧位元組線路
316‧‧‧可拼貼單元
330‧‧‧DQS啟用邏輯電路
332‧‧‧DQS停用先進先出電路
334‧‧‧多工電路
340‧‧‧比較器
344‧‧‧比較器
350‧‧‧比較器
354‧‧‧比較器
356‧‧‧AND邏輯閘極
360‧‧‧輸出
364‧‧‧延遲電路
366‧‧‧電路徑
368‧‧‧驅動器
370‧‧‧鎖存器
372‧‧‧延遲電路
376‧‧‧電路徑
378‧‧‧驅動器
380‧‧‧鎖存器
384‧‧‧驅動器
530‧‧‧DQS轉變偵測電路
532‧‧‧比較器
536‧‧‧比較器
540‧‧‧R－S鎖存器
544‧‧‧電路輸出
548‧‧‧非反相輸入
552‧‧‧反相輸入
554‧‧‧反相輸入
560‧‧‧輸出
562‧‧‧輸入
564‧‧‧NAND閘極
572‧‧‧反相器
576‧‧‧輸入
578‧‧‧NAND閘極
582‧‧‧NAND閘極
584‧‧‧NAND閘極
588‧‧‧輸入
590‧‧‧輸出
592‧‧‧輸入
594‧‧‧反相器
596‧‧‧反相器
現在藉由範例參考附圖，其中：圖1係依據一示範具體實施例之同步動態隨機存取記憶體裝置之一方塊圖，其包括一資料選通時脈(DQS)啟用電路；圖2係說明在若干時間週期上之一DQS之一時序圖； 圖3係依據一示範具體實施例包括一DQS轉變偵測電路的若干記憶體控制器電路之一電路示意性表示；圖4係說明在圖3之DQS啟用電路中一前置碼指示電路之操作的一時序圖；圖5係說明依據一替代性示範具體實施例之一DQS轉變偵測電路之一電路示意性表示；以及圖6係說明圖5之DQS轉變偵測電路之操作的一時序圖。
在不同圖中所用的類似或相同參考數字係表示類似組件。
10‧‧‧同步動態隨機存取記憶體裝置
20‧‧‧記憶體控制器
22‧‧‧雙資料速率同步動態隨機存取記憶體
24‧‧‧單向匯流排
26‧‧‧雙向匯流排
28‧‧‧雙向連接
29‧‧‧雙向連接
32‧‧‧DQS啟用電路
302‧‧‧實體介面

Claims (13)

  1. 一種用於一微電子系統中之前置碼偵測之方法，該方法包括以下步驟：接收一類型之一時脈信號，在該類型中，該時脈信號之電壓位準中之一系列規則脈衝係在具有一開始與一結束之一前置碼週期之後，該時脈信號自一不確定邏輯位準至一高邏輯位準與一低邏輯位準中之一選定者的一轉變發生在該前置碼週期之該開始處；接收該時脈信號之一補充，該時脈信號之該補充自該不確定邏輯位準至該等邏輯位準中另一者之一轉變發生在該前置碼週期之該開始處；藉由以下步驟產生該前置碼週期之該開始已出現之指示：i)根據該時脈信號之該電壓位準何時跨過一電壓範圍之一第一臨限值，偵測該時脈信號之該轉變；以及ii)根據該時脈信號的該補充之該電壓位準何時跨過該電壓範圍之一第二臨限值，偵測該時脈信號之該補充之該轉變。
  2. 如請求項1之方法，其中該時脈信號係一資料選通時脈(DQS)信號且該時脈信號之該補充係該DQS信號之一補充。
  3. 如請求項1之方法，其中該等邏輯位準之該選定者係該低邏輯位準，且該等邏輯位準之另一者為該高邏輯位 準。
  4. 如請求項1至3中任一項之方法，其中藉由使其輸入之一在該第一臨限值接收一參考電壓的一第一比較器執行偵測該時脈信號內之該轉變之步驟。
  5. 如請求項4之方法，其中該第一比較器之該等輸入中之該輸入係一反相輸入，且該第一臨限值高於該第二臨限值。
  6. 如請求項1至3中任一項之方法，其中藉由使其輸入之一在第二臨限值接收一參考電壓的一第二比較器執行偵測該時脈信號之該補充內之該轉變的步驟。
  7. 如請求項1至3中任一項之方法，其中該第二比較器之該等輸入中之該輸入係一反相輸入，且該第一臨限值高於該第二臨限值。
  8. 一種指示電路，其位於一記憶體系統中，在該記憶體系統中產生一時脈信號及該時脈信號之一補充，在該時脈信號類型中，該時脈信號之電壓位準中的一系列規則脈衝在具有一開始及一結束之一前置碼週期之後，該時脈信號內自一不確定邏輯位準至一高邏輯位準與一低邏輯位準中之一選定者的一轉變發生在該前置碼週期之該開始處，該時脈信號之該補充內自該不確定邏輯位準至該等邏輯位準中另一者之一轉變發生在該前置碼週期之該開始處，該電路包括：一第一比較器，其具有第一及第二輸入，該第一比較器係用於在該第一比較器之該第一與第二輸入處分別接 收到該時脈信號及一第一參考電壓時，偵測在該時脈信號之該電壓與該第一參考電壓之間一電壓差之一極性變化；一第二比較器，其具有第一及第二輸入，該第二比較器係分別用於在該第二比較器之該第一與第二輸入處接收該時脈信號之該補充及一第二參考電壓時，偵測在該時脈信號之該補充之該電壓與該第二參考電壓之間的一電壓差之一極性變化；以及邏輯電路，其用於藉由轉變成一主動邏輯位準的該邏輯電路之一輸出信號產生該前置碼之該開始已出現之指示，該指示產生在偵測到該等時脈信號內之該等轉變時，其中該輸出信號在該主動邏輯位準時被斷定。
  9. 如請求項8之指示電路，其中該等轉變以實質上同時之一方式發生。
  10. 如請求項8之指示電路，其中在該時脈信號之該電壓與該第一參考電壓之間的該電壓差之該極性變化係自正至負，且在該時脈信號之該補充之該電壓與該第二參考電壓之間的該電壓差之該極性變化係自負至正。
  11. 如請求項8至10中任一項之指示電路，其中該邏輯電路包括一AND邏輯閘極。
  12. 如請求項11之指示電路，其中該邏輯電路進一步包括具有一輸入及一輸出之一反相器，該反相器之該輸入係電性連接至該第一比較器之一輸出，該反相器之該輸出係 電性連接至該AND邏輯閘極之一輸入。
  13. 如請求項8至10中任一項之指示電路，其中該不確定邏輯位準屬於向上受該第二參考電壓限制且向下受該第一參考電壓限制的一範圍內。
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