CN117311598A - 使用写入移位器的同步输入缓冲器控制 - Google Patents

Abstract

本公开涉及使用写入移位器的同步输入缓冲器控制。一种存储器装置包含经配置以从主机装置接收写入命令的命令接口。所述存储器装置还包含经配置以缓冲来自所述主机装置的数据的输入缓冲器。所述存储器装置进一步包含写入移位器，其经配置以接收所述写入命令中的第一写入命令，且通过所述写入移位器移位所述第一命令。所述写入移位器还经配置以当所述第一写入命令已通过所述写入移位器移位时，致使所述输入缓冲器在第一阈值的时钟循环之后被停用。所述写入移位器另外经配置以接收第二写入命令且防止所述输入缓冲器被重新启用，直到所述第二写入命令已通过所述写入移位器的第二阈值的级被移位为止。

Description

使用写入移位器的同步输入缓冲器控制

技术领域

本公开的实施例大体上涉及存储器装置。更具体来说，本公开的实施例涉及启用及停用存储器装置的输入缓冲器。

背景技术

一般来说，计算系统可包含在操作中经由电信号传递信息的电子装置。例如，计算系统可包含可通信地耦合到存储器装置的处理器，所述存储器装置例如动态随机存取存储器(DRAM)装置、铁电随机存储器(FeRAM)装置、另一随机存取存储器装置(RAM)及/或并入多于一种类型的RAM的混合装置。以此方式，处理器可与存储器装置通信以例如检索可执行指令、检索待通过处理器处理的数据及/或存储从处理器输出的数据。

主机装置(例如，处理器)可向存储器装置发送数据及命令。存储器装置利用输入缓冲器来捕获从主机装置接收的输入数据。可使用输入缓冲器启用信号选择性地停用及启用这些输入缓冲器。例如，数据选通(DQS)输入缓冲器用于缓冲从主机装置接收的DQS，其用于辅助捕获从主机装置接收的数据。还可使用DQS时钟产生器将DQS划分为4个相位。数据(DQ)输入缓冲器可用于缓冲来自主机装置的数据。在写入命令结束时，当在写入命令之间存在相对较大的间隔(例如，最小间隔为25tCK)时，可停用数据输入缓冲器以节省电力。在此输入缓冲器停用周期期间，DQS时钟产生器将复位以针对下一个传入写入同步DQS时钟的状态。在某个写入到写入时序下，此输入缓冲器停用周期可能太短而无法在所有操作条件下都正确复位DQS时钟产生器，且可能导致部分复位条件。DQS时钟产生器的此部分复位可与引起存储器装置中的故障(例如，条故障(sliver fail))的输入缓冲器启用电路系统的异步行为有关，其中数据输入缓冲器在截断输入缓冲器停用之后丢弃第二写入命令的第一数据位。

本公开的实施例可针对上文提出的问题中的一或多者。

发明内容

一方面，本公开提供一种存储器装置，其包括：命令接口，其经配置以从主机装置接收写入命令；输入缓冲器，其经配置以缓冲来自所述主机装置的数据；写入移位器，其经配置以：接收所述写入命令中的第一写入命令，且通过所述写入移位器移位所述第一命令；当所述第一写入命令已通过所述写入移位器移位时，致使所述输入缓冲器在第一阈值的时钟循环之后被停用；接收第二写入命令；以及防止所述输入缓冲器被重新启用，直到所述第二写入命令已通过所述写入移位器的第二阈值的级被移位为止。

另一方面，本公开提供一种用于操作存储器装置的方法，其包括：停用输入缓冲器；在所述存储器装置处接收写入命令；通过所述存储器装置的写入移位器传输所述写入命令；在停用所述输入缓冲器之后，抑制所述输入缓冲器的启用，直到所述写入命令已到达所述写入移位器中的接通分接点为止；以及在所述写入命令已到达所述写入移位器中的所述接通分接点之后启用所述输入缓冲器。

另一方面，本公开提供一种存储器装置，其包括：命令接口，其经配置以从主机装置接收写入命令；输入缓冲器，其经配置以缓冲来自所述主机装置的数据；输入缓冲器控制电路系统，其包括：多个触发器，其经配置以接收所述写入命令中的第一写入命令，且通过所述多个触发器移位所述第一命令；逻辑OR电路系统，其经配置以从所述多个触发器中的每一触发器接收值，且在所述第一写入命令已通过所有所述多个触发器移位之后致使所述输入缓冲器被停用；以及控制电路系统，其经配置以在所述输入缓冲器被停用之后防止所述输入缓冲器被重新启用，直到随后接收到的第二写入命令已通过所述多个触发器中的阈值数目个触发器移位为止。

附图说明

图1是说明根据本公开的实施例的具有输入缓冲器及输入缓冲器控制电路系统的存储器装置的某些特征的简化框图；

图2是根据本公开的实施例的具有写入移位器的图1的输入缓冲器及输入缓冲器控制电路系统的实施例的框图；

图3A及3B(统称为图3)是根据本公开的实施例的图2的写入移位器的电路图；

图4是根据本公开的实施例的展示输入缓冲器启用信号的图3的写入移位器的操作图形；

图5是根据本公开的实施例的展示具有小于阈值量的写入到写入间距的输入缓冲器启用信号的图3的写入移位器的操作图形；

图6是根据本公开的实施例的展示具有等于阈值量的写入到写入间距的输入缓冲器启用信号的图3的写入移位器的操作图形；

图7是根据本公开的实施例的展示具有大于阈值量的写入到写入间距的输入缓冲器启用信号的图3的写入移位器的操作图形；

图8是根据本公开的实施例的用于选择输入缓冲器控制电路系统是在快速模式还是慢速模式下操作的输入缓冲器控制电路系统的一部分的电路图；以及

图9是根据本公开的实施例的使用图8的快速模式及慢速模式的图3的写入移位器的操作图形。

具体实施方式

下面将描述一或多个特定实施例。为了提供这些实施例的简明描述，本说明书中未描述实际实施方案的全部特征。应了解，在任何此实际实施方案的开发中(如在任何工程或设计项目中)，必须进行许多实施方案特定决策以实现开发者的可随实施方案变化的特定目标，例如符合系统相关及业务相关约束。此外，应了解，此开发努力可能是复杂的且耗时的，但对于获益于本公开的所属领域的一般技术人员来说仍将为常规设计、制作及制造任务。

如先前论述，截断的输入缓冲器停用周期可引起存储器故障，其中由于四相DQS时钟产生器的部分复位，输入位的一部分被丢弃。为解决此故障，输入缓冲器控制电路系统可实施用于启用及停用数据及DQS输入缓冲器的同步解决方案，以确保数据输入缓冲器启用行为是确定性的，且确保数据及DQS输入缓冲器具有足够的复位脉冲持续时间。具体来说，输入缓冲器控制电路系统可确保仅当写入命令之间的间距(写入到写入间距)大于或等于tCk的数目(例如，31)时才会发生输入缓冲器停用。当写入到写入间距等于或大于所述数目时，输入缓冲器控制电路系统还可提供停用脉冲的最小脉冲宽度(例如，3tCK)。输入缓冲器控制电路系统进一步可针对写入到写入间距的每一额外tCk增加停用脉冲宽度达额外tCk，借此放宽较大写入到写入间距及/或较慢tCk。

现参考图，图1是说明存储器装置10的特定特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低的功率消耗、更多带宽及更多存储容量。

存储器装置10可包含数个存储体12。例如，存储体12可为DDR5 SDRAM存储体。存储体12可提供于布置于双列直插存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可包含若干SDRAM存储器芯片(例如，x8或x16个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储体12。存储器装置10表示具有数个存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储体12可进一步经布置以形成存储体群组。例如，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储体12，每一存储体群组包含2个存储体。例如，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储体12，每一存储体群组包含4个存储体。取决于整体系统的应用及设计，可利用存储器装置10上的存储体12的各种其它配置、组织及大小。

存储体12及/或存储体控制块22包含感测放大器13。如先前所述，存储器装置10在读取操作期间使用感测放大器13。具体来说，存储器装置10的读取电路系统利用感测放大器13从存储体12的存储器单元接收低电压(例如，低差分)信号，且放大小电压差，以使存储器装置10能够正确地解译数据。

存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自外部(例如，主机)装置(未展示)(例如处理器或控制器)的数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射及接收。

如将了解，命令接口14可包含数个电路(例如时钟输入电路18及命令地址输入电路20)例如以确保对信号15的适当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号差分对，即，真时钟信号Clk_t及条形时钟信号Clk_c。DDR的正时钟边缘是指上升真实时钟信号Clk_t与下降条形时钟信号Clk_c交叉的点，而负时钟边缘指示下降真实时钟信号Clk_t的转变及条形时钟信号Clk_c的上升。通常在时钟信号的正边缘上键入命令(例如，读取命令、写入命令等)且在正时钟边缘及负时钟边缘两者上发射或接收数据。

时钟输入电路18接收真时钟信号Clk_t及条形时钟信号Clk_c且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器，例如延迟锁定环路(DLL)电路30。DDL电路30基于经接收内部时钟信号CLK产生相控内部时钟信号LCLK。相控内部时钟信号LCLK供应到例如I/O接口16且用作用于确定读取数据的输出时序的时序信号。在一些实施例中，时钟输入电路18可包含将时钟信号分成多个(例如，4个)相位的电路系统。时钟输入电路18还可包含相位检测电路系统，以在若干组脉冲过于频繁地出现时检测哪个相位接收第一脉冲以使时钟输入电路18能够在若干组脉冲之间复位。

内部时钟信号/相位CLK还可提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30以协调相控内部时钟信号LCLK的产生。相控内部时钟信号LCLK可用于例如对通过IO接口16的数据进行时钟控制。

此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)且经由总线路径40提供对对应于命令的特定存储体12的存取。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储体12的存取。在一个实施例中，每一存储体12包含提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)的存储体控制块22以促进执行往返于存储体12的命令。

存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为容纳命令/地址信号(CA<13:0>)的一个14位总线。使用时钟信号(Clk_t及Clk_c)将命令/地址信号时钟控制到命令接口14。命令接口可包含命令地址输入电路20，其经配置以例如通过命令解码器32来接收及发射命令以提供对存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13：0>总线上的命令。对存储器装置10内的特定存储体12的存取与所述命令一起编码在CA<13:0>总线上。

另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供裸片终端上的命令/地址(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可用以例如在加电期间复位命令接口14、状态寄存器、状态机及类似者。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以使命令/地址总线上的命令/地址信号CA<13:0>的状态反转，这例如取决于用于特定存储器装置10的命令/地址路由。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用以多路复用信号，使得其可经交换用于实现信号到存储器装置10的某些路由。也可提供用以促进对存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用以将存储器装置10置于测试模式中用于连接性测试。

命令接口14还可用以向系统处理器或控制器提供针对可能被检测到的某些错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10发射警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置10发射警报信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，例如使用TEN信号执行的连接性测试模式，如上文描述。

借助于通过IO接口16发射及接收数据信号44，可利用上文论述的命令及时钟控制信号将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，数据可通过数据路径46发送到存储体12或从存储体12检索，数据路径46包含多个双向数据总线。通常在一或多个双向数据总线中发射及接收数据IO信号，通常称为DQ信号。对于某些存储器装置，例如DDR5 SDRAM存储器装置，IO信号可被划分为高位字节及低位字节。例如，对于x16存储器装置，IO信号可被划分为对应于例如数据信号的高位字节及低位字节的高及低IO信号(例如，DQ<15:8>及DQ<7:0>)。

为允许存储器装置10内的较高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据的外部处理器或控制器驱动(例如，针对写入命令)或由存储器装置10驱动(例如，针对读取命令)。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。与时钟信号(Clk_t及Clk_c)一样，DQS信号可提供为数据选通信号差分对(DQS_t及DQS_c)，以在读取及写入期间提供差分对信令。对于某些存储器装置，例如DDR5 SDRAM存储器装置，DQS信号差分对可划分为对应于例如发送到存储器装置10或从存储器装置10发送的数据的高位字节及低位字节的高及低数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)。

使用可将DQS的连续脉冲输出到不同时钟以产生不同相位的4相时钟产生器(4PCG)47，可将DQS划分为多个(例如，4个相位)。此外，可使用相应输入缓冲器(IB)48在存储器装置10中缓冲DQ及DQS信号。输入缓冲器控制电路系统(IBC)50可启用及停用输入缓冲器48。然而，如先前所述，短于某个宽度(例如，1到4tCk)的一些输入缓冲器停用周期可能致使4PCG 47部分复位，这可导致输入缓冲器48(例如，数据输入缓冲器)无法缓冲/丢弃经由DQ信号传输的至少一些数据位。因此，如下文论述，输入缓冲器控制电路系统50可在停用输入缓冲器之前强制最小写入到写入，且在发生停用时强制输入缓冲器停用周期的最小脉冲宽度以确保4PCG 47的完全或适当复位。

还可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可经提供到参考引脚，并且可用以通过跨越工艺、电压及温度(PVT)值的改变调整上拉及下拉电阻器来调谐输出驱动器及ODT值。由于PVT特性可影响ZQ电阻器值，因此可将ZQ校准信号提供到ZQ参考引脚，以用以调整电阻以将输入阻抗校准为已知值。如将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。

另外，可通过IO接口16将回送数据信号(LBDQ)及回送选通信号(LBDQS)提供到存储器装置10。回送数据信号及回送选通信号可在测试或调试阶段使用，以将存储器装置10设置成一种模式，其中信号通过相同引脚回送通过存储器装置10。例如，回送信号可用以设置存储器装置10以测试存储器装置10的数据输出(DQ)。回送可包含LBDQ及LBDQS两者，或者可能仅包含回送数据引脚。这通常希望用于监测由存储器装置10在IO接口16处捕获的数据。LBDQ可指示目标存储器装置，例如存储器装置10、数据操作，且因此可经分析以监测(例如，调试及/或对其执行诊断)目标存储器装置的数据操作。另外，LBDQS可指示目标存储器装置，例如存储器装置10、选通操作(例如，对数据操作的时钟控制)，且因此可经分析以监测(例如，调试及/或对其执行诊断)目标存储器装置的选通操作。

如将了解，各种其它组件，例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义可编程操作及配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等也可并入存储器装置10中。因此，应理解，图1的框图仅经提供以突出存储器装置10的某些功能特征以辅助后续详细描述。此外，尽管前文将存储器装置10论述为DDR5装置，但存储器装置10可为任何合适装置(例如，双倍数据速率类型4DRAM(DDR4)、铁电RAM装置或不同类型的存储器装置的组合)。

图2是展示输入缓冲器控制电路系统50的示意图，所述缓冲器控制电路系统包含/利用写入移位器60来产生DSIBen信号62，DSIBen信号62控制何时可在DQ输入缓冲器(DQBuff)66中缓冲DQ 64以输出经缓冲DQ信号(BuffDQ)68。如先前所述，DSIBen信号62可在写入到写入间距小于数目(例如，31tCk)时与停用输入缓冲器同步且具有确定性，且可确保停用脉冲是至少最小宽度(例如，2或3tCk)。在一些实施例中，写入移位器60可在存储器装置10的其它操作期间用于其它目的，及/或可专用于产生DSIBen信号62。

图3A及3B(统称为图3)是包含写入移位器60的输入缓冲器控制电路系统48的电路系统图。如所说明，写入电路系统包含串行连接的触发器100、102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134、136、138、140、142、144、146、148、150、154、156、158及160，统称为触发器100到160。写入移位器60接收指示传入写入信号的命令信号168、用于控制对触发器100到160的时钟控制的系统时钟(Ck)162、与Ck 162互补且用于控制对触发器100到160的时钟控制的互补时钟(CkF)164，以及用于复位触发器100到160(例如，由于存储器装置10的加电)的复位信号166。

写入移位器60还包含接收触发器102、104、106及108的输出的NOR门172，接收触发器110、112、114及116的输出的NOR门174，接收触发器118、120、122及124的输出的NOR门176，接收触发器126、128、130及132的输出的NOR门178，接收触发器134、136、138及140的输出的NOR门180，接收触发器142、144、146及148的输出的NOR门182，以及接收触发器150、152、154及156的输出的NOR门184。此外，写入移位器60包含NAND门186，其接收反相器202及NOR门172、174及176的输出作为其输入，且对输入执行逻辑NAND。此外，写入移位器60包含NAND门188，其接收NOR门178、180、182及184的输出作为其输入，且对输入执行逻辑NAND。NOR门190接收NAND门186及188的输出作为输入，且对输入执行NOR运算。换句话说，NOR门190的输出是写入移位器60的每一级的逻辑OR函数，以确保输入缓冲器48不会在管线中以写入命令停用。此外，输入缓冲器控制电路系统50将命令信号168上的1tCk宽的脉冲加宽到2tCk。移位器中的2tCk宽写入命令允许对通过移位器的写入命令的OR运算在写入命令行进通过写入移位器时归因于重叠而在无毛刺的情况下操作。此扩展还将写入启用持续时间延长1tCk。在所说明实施例中，写入移位器60包含30个级，其提供30tCk加上归因于写入命令的1tCk扩展的额外1tCk。在其它实施例中，在不改变本文论述的输入缓冲器控制技术的操作的情况下，级的数目可不同于所说明的数目。

NOR门190的输出(例如，所有级的逻辑OR函数)被传输到与Ck 162同步捕获的触发器158的数据输入，以确保针对写入命令进入写入移位器60同时写入命令在同一循环上离开写入移位器的情况，触发器160不会看到时钟毛刺。触发器158的锁存输出被作为触发器160的时钟输入传输。反相器192可用于使用触发器158的输出来提供互补时钟。触发器160充当SR锁存器，其具有用于在存储器装置10通电时复位触发器160的加电(PwrUp)信号210。到触发器160的设置引脚的输入是基于写入移位器60的触发器之间的分接点。位置可经设置(例如，2、3或4tCk)，或者，如所说明，可使用开关170(或多路复用器)来选择。接通分接点确定输入缓冲器48的启用时间，且设置最小停用脉冲宽度。开关170的输出(即，接通分接点)被传输到耦合到触发器200的低态有效设置引脚的NOR门198。到NOR门198的另一输入可为低态有效测试模式启用信号194(其可使用反相器196来反相)，所述信号可用于每当信号为低时强制启用输入缓冲器用于测试。换句话说，低态有效测试模式启用信号194绕过测试模式的正常启用时序及启用的电力节省。使用这些输入，当写入命令之间存在数个(例如，>31)tCk时，DSIBen信号62可用于停用输入缓冲器48。此外，如果DSIBen信号62具有停用脉冲，那么写入移位器60确保停用脉冲的持续时间长于阈值(例如，2、3或4tCK)。换句话说，DSIBen信号62仅可在接收到后续写入命令且将其移位达所述阈值的tCK之后的阈值持续时间之后重新启用经停用的输入缓冲器48。因此，即使DSIBen信号62在接收到新的写入命令之前在tCk上被停用，DSIBen信号62也不会被重新启用直到满足停用脉冲的阈值持续时间为止，从而减轻4PCG 47的部分复位的风险。

写入移位器60还可包含NOR门204，其对触发器102的输出及反相器202的输出执行NOR运算，以产生用于拉伸的反馈信号206，如下文论述。

图4是展示写入移位器60的操作的实施例的图形220。如所说明，图形220包含表示命令信号168的线222。图形220还包含表示在触发器100处接收的Ck 162的线224，且包含表示触发器100的输出的线226。线228表示触发器102的输出，线230表示触发器104的输出，且线232表示触发器106的输出。图形220还包含表示DSIBen信号62的线234。如所说明，命令信号168上的脉冲236被加宽到Ck 162的2tCK，且在Ck 162的下一个循环处在触发器100的输出处引起2-tCk宽脉冲238。触发器100的输出处的此脉冲238在Ck 162的下一个循环处在触发器102的输出处引起脉冲240。在触发器102的输出处的此脉冲240又在Ck 162的下一个循环处在触发器104的输出处引起脉冲242。类似地，在触发器104的输出处的此脉冲242在Ck162的下一个循环处在触发器106的输出处引起脉冲244。在触发器106的输出经由开关170用作接通分接点时，脉冲244致使DSIBen信号62被断言，如由上升边缘246所说明，以启用输入缓冲器48。

如所说明，命令信号168上的脉冲248被加宽到2tCK，且在Ck 162的下一个循环处在触发器100的输出处引起2-tCk宽脉冲250。触发器100的输出处的此脉冲250在Ck 162的下一个循环处在触发器102的输出处引起脉冲252。在触发器102的输出处的此脉冲252又在Ck 162的下一个循环处在触发器104的输出处引起脉冲254。类似地，在触发器104的输出处的此脉冲254在Ck 162的下一个循环处在触发器106的输出处引起脉冲256。由于DSIBen信号62已被断言(例如，未被解除断言，因为写入到写入间距不超过数目(例如，31))，DSIBen信号62保持断言。

如先前所述，脉冲的宽度为2tCk。写入移位器中写入命令的此扩展使脉冲能够重叠，以避免逻辑OR路径中的潜在毛刺。

图5是展示写入移位器60的操作的实施例的图形270。图形270包含用于启用DSIBen信号62的NOR门198的输出的线272。线272可为与图4中由线222表示的信号互补的信号。具体来说，由线222展示的断言对应于到逻辑高值的脉冲，而由线272展示的断言对应于到逻辑低值的脉冲。图形270还包含线274，其对应于NOR门190的输出，其指示对写入移位器60的所有级的逻辑OR运算的结果。图形270进一步包含对应于Ck 162的线276。线278对应于从触发器158输出的逻辑OR运算的同步结果。线280对应于从触发器160输出的DSIBen信号62。

三个脉冲282、284及286各自对应于进入写入移位器60的写入命令。脉冲282与284之间的写入到写入间距287小于(例如，8)tCk的阈值数目(例如，31)。因此，在脉冲282之后及在脉冲284之前，NOR门190的输出不会转变为高。类似地，脉冲284与286之间的写入到写入间距288也小于(例如，30)tCK的阈值数目。因此，在脉冲284之后及在脉冲286之前，NOR门190不会转变为高。在脉冲286之后，对于阈值数目(例如，31)的tCK，不接收其它写入命令。因此，写入移位器60的级为空，从而导致NOR门190的输出的上升边缘292转变为高。上升边缘292致使由线278表示的触发器158的输出在Ck 162的下一个时钟循环处转变为高作为上升边缘294。换句话说，触发器158将NOR门190的输出同步到Ck 162。此上升边缘294致使触发器160输出具有下降边缘296的DSIBen信号62以停用输入缓冲器。

图6是可用于利用写入移位器60的实施例的交替时序的图形300。如所说明，图形300包含与图形270相同的具有不同脉冲的线。具体来说，图形300展示指示三个不同写入命令的脉冲310、312及314。脉冲310与312之间的写入到写入间距316类似于图5的间距287(例如，8tCk)，从而不引起DSIBen信号62的改变。然而，脉冲312与314之间的写入到写入间距318等于tCK的阈值数目(例如，31)。因此，从NOR门190输出脉冲322，其指示写入移位器60的级为空。此脉冲又致使触发器158输出OR运算的同步结果，其又致使DSIBen信号62解除断言(例如，停用输入缓冲器48)，如由下降边缘326展示。阻止经由DSIBen信号62重新启用输入缓冲器48，直到在停用输入缓冲器48之后经过最小持续时间328，以允许4PCG 47完全复位。如先前论述，此最小持续时间328可由在其之后捕获接通分接点的级数来设置(例如，2、3或4tCk)，且可使用开关170或多路复用器来选择。所说明最小持续时间328为3tCK，但可为任何其它所选择的持续时间。在经过此最小持续时间328之后，可允许DSIBen信号62用DSIBen信号62的上升边缘330重新启用输入缓冲器48。

在脉冲314之后，对于阈值数目(例如，31)的tCK 320，不接收其它写入命令。因此，写入移位器60的级为空，从而导致NOR门190的输出的上升边缘332转变为高。上升边缘332致使由线278表示的触发器158的输出在Ck 162的下一个时钟循环处转变为高作为上升边缘334。换句话说，触发器158将NOR门190的输出同步到Ck 162。此上升边缘334致使触发器160输出具有下降边缘336的DSIBen信号62以停用输入缓冲器48。

图7是类似于图6的图形300的图形340，区别仅在于，写入到写入间距342比图形300的写入到写入间距318大1tCk。由于在写入到写入间距318上方的此额外1tCk的写入到写入间距342，因此下降边缘326之后的脉冲的持续时间比最小持续时间328多1tCk。换句话说，如先前所述，输入缓冲器控制电路系统50为写入到写入间距的每一额外tCk增加停用脉冲宽度达额外tCk，借此放宽较大写入到写入间距(及/或较慢tCk)。

在一些实施例中，何时将命令信号发起到写入移位器60中的时序可基于存储器装置10的Ck的频率而变化。例如，命令信号可以小于所述装置的全列地址选通(CAS)写入延时(CWL)的某个数目(例如，20tCK)发起，作为跨越存储器装置10的所有速度等级的第一可用点。然而，对于存储器装置的一些更快的操作频率，这个点可能太慢。因而，输入缓冲器控制电路系统50可基于存储器装置10的速度等级在两个不同发起点(例如，CWL–20tCks(Q20)与CWL–25tCks(Q25))之间进行选择。

存储器装置10的数据速率设置及/或修整码可用于确定用于在数据输入缓冲器启用的慢速模式(Q20)与数据输入缓冲器启用的快速模式(Q25)之间切换的拐点。尽管下文涉及相应快速及慢速模式的Q25及Q20，但一些实施例可使用其它发起点及/或可将多于两个选项用于潜在发起点。每当写入到写入间距大于或等于数目(例如，31)tCk时，两种模式仍然停用输入缓冲器。快速模式仅通过使用Q25而不是Q20将整个启用窗口加速达数目(例如，5个时钟)。修整码可经由模式寄存器输入，及/或可通过存储器装置10中的设置熔丝来设置以设置速度。例如，如果在制造期间，硅测试为快速硅，那么熔丝可设置为始终使用Q20，而不管数据速率设置是否可能另外致使存储器装置使用Q25。

图8展示输入缓冲器控制电路系统50的部分370，其包含确定是使用Q20还是Q25的解码模式电路系统360。解码模式电路系统360接收输入362(例如，数据速率设置、修整码、熔丝值及/或类似者)。解码模式电路系统360使用此输入来解码将使用哪个模式且输出FastDSIBen信号364，其指示是将Q25还是将Q20用于输入缓冲器控制。

部分370还包含用于输出Q25 366的电路系统，其比在使用Q20F 368发起的情况快五个循环在命令信号168上发起命令。Q20F 368可为Q20的补充以用于部分370中的逻辑运算目的。Q25 366及FastDSIBen信号364被传输到对其执行NAND运算且将结果输出到包含延迟376及NAND门378的扩展电路系统374的NAND门372，其中NAND门372的输出通过延迟376传递到NAND门378且绕过延迟376直接传递到NAND门378。NAND门378的拉伸输出通过反相器380、382、384及386传递。在开关388处接收反相器386的输出，开关388可用于通过确定是传输供应电压390还是传输反相器386的输出用于用作命令信号168来使用Q25 366进行启用或停用。

Q20F 368及FastDSIBen信号364被传输到NOR门392作为NOR门392的输入，以执行NOR运算且将结果输出到反相器394，然后输出到用于匹配Q25 366的路径的延迟396。延迟的输出被传输到开关397，以确定是强制使用Q20F 368还是使用来自延迟396的结果。来自开关397的输出被传输到包含延迟400及NAND门402的拉伸电路系统398，其中开关397的输出通过延迟400传递到NAND门502，且绕过延迟400直接传递到NAND门402。NAND门402还接收开关388的输出。NAND门402及Q25 366与Q20F 368之间的电路系统用于选择(例如，多路分用)一个作为所选择信号404。当选择Q20F 368时，NAND门402的输出也被拉伸。在反相器406中反相所选择及拉伸的信号404。经反相的所选择信号406与反馈信号206一起传输到NAND门408。NAND门408的输出作为命令信号168传输到触发器100。尽管由于存储器装置10的某些实施例中的潜在可用性而在在图8中描绘特定电路系统，但在一些实施例中可使用任何合适配置来拉伸及多路分用信号。

图9展示使用Q20及Q25比较时序的图形450。图形450包含对应于来自部分370的使用Q25的命令信号168的线452。线454对应于Ck 162，且线456对应于DSIBen信号62。类似地，图形450包含对应于来自部分370的使用Q20的命令信号168的线458。线460对应于Ck 162，且线462对应于DSIBen信号62。尽管展示线454及460具有相同频率，但在一些实施例中，线454可对应于可能需要利用Q25而不是Q20的更高频率。

接收三个写入命令，如由脉冲464、466及468指示，其展示为具有用于Q25使用的相应脉冲464A、466A及468A及用于Q22使用的相应脉冲464B、466B及468B。如所说明，在使用Q25时进入脉冲464A、466A及468A的写入移位器60比在使用Q20时进入对应脉冲464B、466B及468B的写入移位器60早5个循环发生。类似地，在使用Q25时上升边缘470A及474A以及下降边缘472A及476A的出现时间比使用Q20时相应上升边缘470B及474B以及下降边缘472B及476B的出现时间早5个循环。换句话说，使用Q25致使命令提前5个循环进入写入移位器60，也致使输入缓冲器48相对于使用Q20提前5个循环被被停用及重新启用。

虽然本公开可易于以各种修改及替代形式呈现，但特定实施例已通过图式中的实例展示且已在本文中详细描述。然而，应了解，本公开并不希望限于所揭示的特定形式。而是，本公开希望涵盖落于如由所附权利要求书定义的本公开的精神及范围内的全部修改、等效物及替代物。

本文中提出及主张的技术被引用并应用于具实用性的实物及具体实例，其明显改进本技术领域且因而并非抽象的、无形的或纯理论的。此外，如果附加于本说明书末尾的任何权利要求书含有指定为“用于[执行功能]的构件...”或“用于[执行功能]的步骤...”的一或多个要素，那么这些元件希望根据35U.S.C.112(f)解释。然而，对于含有以任何其它方式指定的元件的任何权利要求书，此类要素并不希望根据35U.S.C.112(f)解释。

Claims (25)

1.一种存储器装置，其包括：

命令接口，其经配置以从主机装置接收写入命令；

输入缓冲器，其经配置以缓冲来自所述主机装置的数据；

写入移位器，其经配置以：

接收所述写入命令中的第一写入命令，且通过所述写入移位器移位所述第一命令；

当所述第一写入命令已通过所述写入移位器移位时，致使所述输入缓冲器在第一阈值的时钟循环之后被停用；

接收第二写入命令；以及

防止所述输入缓冲器被重新启用，直到所述第二写入命令已通过所述写入移位器的第二阈值的级被移位为止。

2.根据权利要求1所述的存储器装置，其中所述写入移位器包括多个串行连接的触发器，通过所述触发器移位所述第一及第二写入命令。

3.根据权利要求2所述的存储器装置，其中所述写入移位器的每一级包括所述串行连接的触发器中的相应者。

4.根据权利要求3所述的存储器装置，其中所述写入移位器包括从所述串行连接的触发器中的两者之间采样的接通分接点。

5.根据权利要求4所述的存储器装置，其中在所述接通分接点之前的串行连接的触发器的数目等于对应于所述第二阈值的级的级数目。

6.根据权利要求4所述的存储器装置，其中所述写入移位器包括开关以在所述多个串行连接的触发器中选择用于所述接通分接点的不同位置。

7.根据权利要求3所述的存储器装置，其中所述写入移位器中的触发器的总数目等于所述第一阈值的时钟循环的数目。

8.根据权利要求1所述的存储器装置，其中所述写入移位器包括逻辑OR电路系统，所述逻辑OR电路系统经配置以执行所有级的逻辑OR以确定所述第一写入命令何时已通过所述写入移位器移位。

9.根据权利要求8所述的存储器装置，其中通过所述写入移位器移位包括所述写入命令通过所述写入移位器的所有级移位。

10.根据权利要求1所述的存储器装置，其包括模式选择电路系统，所述模式选择电路系统经配置以在用于向所述写入移位器发起写入命令的快速模式与用于向所述写入移位器发起写入指令的慢速模式之间进行选择。

11.根据权利要求10所述的存储器装置，其中所述模式选择电路系统经配置以基于所述存储器装置的速度等级而在所述快速模式与所述慢速模式之间进行选择。

12.根据权利要求10所述的存储器装置，其中所述模式选择电路系统经配置以基于来自所述存储器装置中熔丝的熔断值而在所述快速模式与所述慢速模式之间进行选择。

13.根据权利要求10所述的存储器装置，其中所述模式选择电路系统经配置以基于由所述主机装置设置的模式寄存器值而在所述快速模式与所述慢速模式之间进行选择。

14.根据权利要求10所述的存储器装置，其中所述快速模式对应于所述写入命令在比所述慢速模式将所述写入命令发起到所述写入移位器中早一或多个时钟循环的情况下发起到所述写入移位器中。

15.一种用于操作存储器装置的方法，其包括：

停用输入缓冲器；

在所述存储器装置处接收写入命令；

通过所述存储器装置的写入移位器传输所述写入命令；

在停用所述输入缓冲器之后，抑制所述输入缓冲器的启用，直到所述写入命令已到达所述写入移位器中的接通分接点为止；以及

在所述写入命令已到达所述写入移位器中的所述接通分接点之后启用所述输入缓冲器。

16.根据权利要求15所述的方法，其包括使用耦合到所述写入移位器中的两个可能位置的开关在这两个位置之间选择用于所述接通分接点的位置。

17.根据权利要求15所述的方法，其包括执行所述写入移位器的不同级的OR，以确定先前写入命令已退出所述写入移位器以停用所述输入缓冲器。

18.根据权利要求15所述的方法，其中停用所述输入缓冲器包括将输入缓冲器启用信号驱动到第一逻辑值，且启用所述输入缓冲器包括将所述输入缓冲器启用信号驱动到第二逻辑值。

19.根据权利要求18所述的方法，其中所述第一逻辑值包括逻辑高值，且所述第二逻辑值包含逻辑低值。

20.一种存储器装置，其包括：

命令接口，其经配置以从主机装置接收写入命令；

输入缓冲器，其经配置以缓冲来自所述主机装置的数据；

输入缓冲器控制电路系统，其包括：

多个触发器，其经配置以接收所述写入命令中的第一写入命令，且通过所述多个触发器移位所述第一命令；

逻辑OR电路系统，其经配置以从所述多个触发器中的每一触发器接收值，且在所述第一写入命令已通过所有所述多个触发器移位之后致使所述输入缓冲器被停用；以及

控制电路系统，其经配置以在所述输入缓冲器被停用之后防止所述输入缓冲器被重新启用，直到随后接收到的第二写入命令已通过所述多个触发器中的阈值数目个触发器移位为止。

21.根据权利要求20所述的存储器装置，其中所述控制电路系统包括触发器，所述触发器经配置以将来自所述逻辑OR电路系统的OR运算与所述存储器装置的时钟同步。

22.根据权利要求20所述的存储器装置，其中所述输入缓冲器控制电路系统包括开关，所述开关经配置以在多个潜在接通分接点位置之间进行选择，其中所述阈值数目个触发器对应于所述所选择接通分接点位置。

23.根据权利要求20所述的存储器装置，其中所述输入缓冲器控制电路系统包括模式解码器，所述模式解码器经配置以在所述存储器装置的快速模式与慢速模式之间进行选择。

24.根据权利要求23所述的存储器装置，其中所述模式解码器经配置以至少部分基于所述存储器装置的速度等级或所述存储器装置的熔丝中的熔断值进行所述选择。

25.根据权利要求23所述的存储器装置，其中与所述慢速模式将写入命令发起到所述多个触发器中相比，所述快速模式在更少的时钟之后将写入命令发起到所述多个触发器中。