DE102005030594A1

DE102005030594A1 - Schaltung und Verfahren zum Einstellen einer Schwellendrift über eine Temperatur bei einem CMOS-Empfänger

Info

Publication number: DE102005030594A1
Application number: DE102005030594A
Authority: DE
Inventors: Torsten Partsch
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-07-01
Filing date: 2005-06-30
Publication date: 2006-01-26
Also published as: US20070223288A1; US7289374B2; US20060003715A1

Abstract

Es ist ein Empfänger für eine Verwendung bei einer Vorrichtung, wie beispielsweise einer Speichervorrichtung, vorgesehen. Die Empfängerschaltung ist auf der gleichen integrierten Schaltung wie ein Temperatursensor (oder ein anderer Sensor) positioniert. Ein Datenempfänger und ein Strobeempfänger sind mit dem Temperatursensor gekoppelt. Ein Flip-Flop empfängt ein Dateneingangssignal von dem Datenempfänger und dieses Dateneingangssignal wird, basierend auf dem Strobeempfänger, gelatcht. Bei dem bevorzugten Ausführungsbeispiel ist der zeitliche Ablauf dieser Eingangssignale zumindest teilweise durch das Temperatursensorausgangssignal gesteuert.

Description

Die vorliegende Erfindung bezieht sich allgemein auf Schaltungen und insbesondere auf eine Schaltung und ein Verfahren zum Einstellen einer Schwellendrift über eine Temperatur bei einem CMOS-Empfänger.
Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung ist auf einen Datenempfänger in einer Vorrichtung gerichtet, wie beispielsweise einem synchronen dynamischen Direktzugriffsspeicher mit doppelter Datenrate (DDR-SDRAM; DDR-SDRAM = double data rate synchronous dynamic random access memory). Bei einem DDR-SDRAM werden Daten sowohl bei der ansteigenden Flanke als auch der abfallenden Flanke eines Taktsignals abgetastet. 1 zeigt einen bekannten DDR-Empfänger 10.

SDRAMs mit doppelter Datenrate latchen Daten VDQ bei beiden Flanken eines Datenstrobe bzw. Datenfreigabesignals DQS_in bzw. speichern dieselben zwischen. Um dies machen zu können, wird ein Datenstrobesignal VDQS an dem SDRAM empfangen und dann zu den Datenempfangs- und Zwischenspeicherblöcken getrieben. In diesen Empfangs- und Zwischenspeicherblöcken werden die Daten und Strobesignale in identischen Empfängerelementen empfangen. Das Kernelement von DDR-SDRAM-Empfängerelementen ist gewöhnlich ein Differenzverstärker 12 (14) oder eine Ableitung eines Differenzverstärkers. Bei der dargestellten Schaltung empfängt der Differenzverstärker 12 das Datensignal VDQ und der Differenzverstärker 14 empfängt das Strobesignal VDQS.

Jeder Differenzverstärker 12 (oder 14) vergleicht die Eingangsspannung an dem DQ- (oder DQS-) Knoten mit einer Referenzspannung VREF, um den Wert (HOCH oder NIEDRIG) des empfangenen Signals zu erfassen. An dem Ausgang des Datenempfängers 12 wird dann das Signal DQin durch ein Verzögerungselement 16 verzögert, um mit der Verzögerung übereinzustimmen, die benötigt wird, damit das interne DQS-Signal zu den einzelnen Empfangs- und Zwischenspeicherblöcken der Datenlatches 18 und 20 getrieben wird. Somit werden die Daten DQ und der Datenstrobe DQS bei den Latches 18 und 20 neu ausgerichtet. Die Verzögerung an dem DQS-Signal resultiert sowohl aus der RC-Verzögerung der Drähte als auch der Übergangsverzögerung des Treiberblocks 22.

Nach dem Verzögerungsblock 16 ist die Datenleitung in zwei Zwischenspeicherblöcke 18 und 20 geteilt. In diesem Fall hält ein Master-Slave-Flip-Flop (MS-FF) 18 die Daten, die bei der abfallenden Flanke von DQS gesendet werden, und ein Master-Slave-Slave-Flip-Flop (MSS-FF) 2 hält die Daten, die bei der ansteigenden Flanke von DQS gesendet werden. Die Eingangsstufen beider Latches 18 und 20 benötigen eine ausreichende Einrichtungs- und Haltezeit, um korrekt wirksam zu sein.

2 zeigt einen typischen Differenzverstärker 12. (Es ist lediglich der Verstärker 12 gezeigt, da der Verstärker 14 die gleichen Elemente umfasst.) Der Differenzverstärker 12 umfasst Transistoren 26 – 32, die als ein Stromspiegel angeordnet sind. Der Differenzverstärker 12 weist typischerweise eine gewisse Art einer Stromquelle 24 als eine Vorspannung auf, um den Verstärker zu betreiben. Ein typischer DDR-SDRAM umfasst eine Anzahl von Differenzverstärkern und der Vorspannungsstrom aller dieser Vorrichtungen kann sich auf mehrere Milliampere belaufen. Dieser relativ große Strom verbraucht einen erheblichen Teil des Leistungsbudgets eines DDR-SDRAM, besonders während Bereitschaftsmodi. Für Spezial-DDR-SDRAMs, wie beispielsweise einen Mobil-DDR-SDRAM, bei dem ein Leistungsverbrauch eines der wichtigsten Merkmale der Vorrichtung ist, ist eine leistungseffizientere Empfängerimplementierung erwünscht.

Andere Vorrichtungen verwenden CMOS-Empfänger anstelle von Differenzverstärkern. Ein CMOS-Empfänger ist im Grunde ein Inverter und umfasst einen n-Kanal-Transistor, der mit einem p-Kanal-Transistor in Reihe gekoppelt ist. CMOS-Inverter weisen jedoch verglichen mit Differenzverstärkern einen größeren Nachteil auf. Die Schwellenspannung eines CMOS-Inverters verändert sich stark über Prozesstemperatur- und Spannungsvariationen (PVT-Variationen; PVT = process temperature and voltage). Eine sich verändernde Schwelle eines Empfängers beeinflusst den Schaltpunkt dieses Empfängers. Falls die Schwelle eines Empfängers „außermittig" ist, ist der Belastungszyklus des empfangenen Signals verzerrt.

3 zeigt die Wirkungen einer derartigen Belastungszyklusverzerrung durch einen CMOS-Empfänger. Das obere Paar von Signalen (EINnomTH, AUSnomTH) zeigt das ideale Empfänger-Eingang-zu-Ausgang-Verhalten. Die Schwelle des Empfängers (gestrichelte Linie) ist in der Mitte des Eingangssignals EINnomTH. Das heißt, die Schwellenspannung ist im Wesentlichen gleich der Referenzspannung. Somit weist das Ausgangssignal AUSnomTH den gleichen Belastungszyklus auf (d. h. PWein = PWaus).

Das zweite Paar von Signalen (EINhochTH, AUShochTH) zeigt die Situation, bei der die Schwelle höher als die Referenzspannung ist. Mit Bezug auf die Figur zeigt das Signal EINhochTH, dass der Empfänger eine Schwelle aufweist, die über der Mitte des Signals EINhochTH positioniert ist. Folglich weist das Signal AUShochTH einen Belastungszyklus auf, der die niedrige Phase des Pulses begünstigt (d. h. PWein > PWaus).

Schließlich zeigt das dritte Paar (das unterste auf der Seite) von Signalen (EINniedrigTH, AUSniedrigTH) die Situation, bei der die Schwelle niedriger als die Referenzspannung ist. Wenn die Schwelle des Empfängers niedriger als die Mitte des Eingangssignals EINniedrigTH ist, begünstigt der resultierende Belastungszyklus des Ausgangssignals AUSniedrigTH die hohe Phase des Pulses (d. h. PWein > PWaus).

Diese Belastungszyklusverzerrungen beeinflussen die Einrichtungs- und Haltespanne der Eingangsstufen stark. Da ein DDR-SDRAM Daten zu beiden Flanken des VDQS zwischenspeichern muss, beeinflusst eine jegliche Abweichung der Pulsbreite das Einrichtungs- und Haltesystembudget mit einem Faktor von 2. Große Belastungszyklusverzerrungen sind deshalb nicht annehmbar, besonders bei höheren Geschwindigkeiten, bei denen das Systembudget für Einrichtungs- und Haltezeit kleiner wird.

Es ist die Aufgabe der vorliegenden Erfindung, eine Empfängerschaltung, eine synchrone dynamische Direktzugriffsspeichervorrichtung mit doppelter Datenrate und ein Verfahren zum Empfangen eines Signals mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 und Anspruch 7, eine Vorrichtung gemäß Anspruch 17 und ein Verfahren gemäß Anspruch 21 gelöst.

Diese und andere Probleme werden durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, die eine Schaltung und ein Verfahren zum Einstellen einer Schwellendrift über eine Temperatur bei einem CMOS-Empfänger vorsehen, im Allgemeinen gelöst oder umgangen, und technische Vorteile werden allgemein erreicht.

Bei einem Aspekt sieht die vorliegende Erfindung die Verwendung eines Temperatursensors auf einem Chip vor, um das Größenverhältnis von p-Kanal zu n-Kanal eines CMOS-Empfängers zu verändern, um die Schwelle dieses Empfängers über Temperaturvariationen einzustellen. Durch ein Einstellen der Schwelle und des resultierenden Ausgangsbelastungszyklus des CMOS-Empfängers ist dieser Empfänger besonders bei Anwendungen mit niedrigerer Leistung nützlich, wie beispielsweise Spezial-DDR-SDRAM-Vorrichtungen, die einen Temperatursensor aufweisen.

Bei dem bevorzugten Ausführungsbeispiel ist ein Empfänger für eine Verwendung bei einer Vorrichtung, wie beispielsweise einer Speichervorrichtung, vorgesehen. Die Empfängerschaltung umfasst einen Temperatursensor (oder einen anderen Sensor) mit einem Ausgang zum Tragen eines Signals mit einem Wert, der auf eine Temperatur (oder einen anderen Parameter) der Empfängerschaltung bezogen ist. Ein Datenempfänger und ein Strobeempfänger bzw. Freigabesignalempfänger sind mit dem Temperatursensor gekoppelt. Ein Flip-Flop empfängt eine Dateneingabe von dem Datenempfänger und diese Dateneingabe wird basierend auf dem Strobeempfänger zwischengespeichert. Bei dem bevorzugten Ausführungsbeispiel ist der zeitliche Ablauf dieser Eingänge zumindest teilweise durch das Temperatursensorausgangssignal gesteuert.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfassen die Empfängerschaltungen jeweils einen ersten Transistor (z. B. NMOS) mit einem Stromweg, der zwischen einen ersten Spannungsknoten (z. B. VSS) und den Empfängerausgang gekoppelt ist. Ein zweiter Transistor (z. B. PMOS) weist einen Stromweg auf, der zwischen einen zweiten Spannungsknoten (z. B. VDD) und den Ausgang gekoppelt ist, und ein dritter Transistor weist einen Stromweg auf, der zwischen den zweiten Spannungsknoten (z. B. VDD) und den Ausgang gekoppelt ist. Jeder dieser Transistoren weist ein Gate auf, das mit dem Eingangsknoten des Empfängers gekoppelt ist. Ein Schalter ist zwischen den dritten Transistor und den Ausgangsknoten gekoppelt. Dieser Schalter kann ansprechend auf eine Angabe ein- oder ausgeschaltet werden, um die Schwellenspannung der Empfängerschaltung einzustellen. Diese Angabe kann beispielsweise auf eine Temperatur oder andere schwellenverändernde Parameter bezogen sein.

Die Verwendung von CMOS-Empfängern resultiert in einem niedrigeren Leistungsverbrauch, was Anwendungen mit niedriger Leistung für DDR-SDRRMs zugute kommt. Die Leistungsreduzierung verglichen mit einer Schaltung mit Differenzverstärkerempfängern resultiert aus der Eliminierung der Vorspannungsströme und der Eliminierung des Stroms, der für die VREF-Signalerzeugung entweder „auf einem Chip" oder in dem System verwendet wird.

Für ein vollständigeres Verständnis der vorliegenden Erfindung und der Vorteile derselben wird nun Bezug auf die folgenden Beschreibungen in Verbindung mit den zugehörigen Zeichnungen genommen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm eines Empfängers des Stands der Technik;
2 ein Diagramm eines Differenzverstärkers des Stands der Technik;
3 ein Zeitdiagramm eines Empfängers, der den Belastungszyklus eines Signals verzerrt;
4 einen Empfänger eines bevorzugten Ausführungsbeispiels der Erfindung;
5 den Empfänger von 4 in einer Datenempfängerschaltung;
6 einen Graphen, der den Belastungszyklus des Empfängerausgangs über einer Temperatur zeigt;
7 ein Beispiel einer Eingangspegelspezifikation für DQ- und DQS-Signale; und
8 ein vereinfachtes Blockdiagramm einer Speichervorrichtung, die Aspekte der vorliegenden Erfindung verwenden kann.
Das Herstellen und Verwenden der gegenwärtig bevorzugten Ausführungsbeispiele wird unten detailliert erörtert. Es ist jedoch klar, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte vorsieht, die in einer breiten Vielfalt spezifischer Kontexte verkörpert sein können. Die spezifischen erörterten Ausführungsbeispiele sind lediglich darstellend für spezifische Weisen, um die Erfindung herzustellen und zu verwenden, und begrenzen nicht den Schutzbereich der Erfindung.
Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Kontext beschrieben, nämlich einem DDR-SDRAM. Die Erfindung kann jedoch auch auf andere Halbleitervorrichtungen angewendet werden, wo es nützlich ist, die Vorteile einer niedrigen Leistung einer CMOS-Empfängerschaltung aufzuweisen, aber auch nützlich, den Belastungszyklus der empfangenen Daten beizubehalten. Beispiele derartiger Vorrichtungen umfassen Hochgeschwindigkeitskommunikationsvorrichtungen, Logikvorrichtungen, wie beispielsweise Mikroprozessoren, und andere Typen von Speichervorrichtungen.
Einige Spezial-DDR-SDRAM-Vorrichtungen (z. B. ein Mobil-DDR-SDRAM) weisen einen Temperatursensor auf. Diese Komponente ist typischerweise auf dem Halbleiterchip gefertigt und gibt ein Signal aus, das basierend auf der Temperatur der integrierten Schaltung variiert. Bei dem bevorzugten Ausführungsbeispiel können die Informationen von dem Temperatursensor verwendet werden, um die Schwelle des CMOS-Widerstands über eine Temperatur einzustellen. Bei anderen Ausführungsbeispielen können andere Sensoren, wie beispielsweise dieselben, die Prozessvariationen, Spannungsvariationen oder andere Variationen messen, anstelle des Temperatursensors oder zusätzlich zu demselben verwendet werden.
4 zeigt einen CMOS-Empfänger mit einer temperaturgesteuerten Zweisegment-Belastungszykluseinstellung. Der Empfänger umfasst einen p-Kanal-Feldeffekttransistor 42, der mit einem n-Kanal-Feldeffekttransistor 44 in Reihe gekoppelt ist. Diese Transistoren 42 und 44 bilden den grundlegenden CMOS-Empfänger (z. B. als ein Inverter gekoppelt). Als solches umfasst der Transistor 42 einen Stromweg, der zwischen den Versorgungsknoten VDD (z. B. 3,3 V oder 2,5 V oder 1,8 V) und den Inverterausgangsknoten 46 gekoppelt ist. In ähnlicher Weise weist der Transistor 44 einen Stromweg auf, der zwischen den Masseknoten und den Ausgangsknoten 46 gekoppelt ist. Beide Transistoren 42 und 44 umfassen ein Gate, das mit dem Dateneingangsknoten DATENein gekoppelt ist. Der Inverterausgangsknoten 46 ist mit einem optionalen Treiber 56 gekoppelt.
Der CMOS-Empfänger 40 kann durch die Transistoren 48 und 50 unter Verwendung des Freigabesignals /EN deaktiviert bzw. gesperrt werden. Bei diesem Ausführungsbeispiel ist der Transistor 48 ein p-Kanal-Transistor mit einem Stromweg, der zwischen den Heraufzieh-Transistor 42 und den Versorgungsknoten VDD gekoppelt ist. Wenn das Freigabesignal /EN aktiv ist (d. h. in diesem Fall NIEDRIG), koppelt der Transistor 48 den Heraufzieh-Transistor 42 elektrisch mit der Leistungsversorgung VDD, um einen ordnungsgemäßen Betrieb des Inverters zu ermöglichen. Wenn das Freigabesignal /EN inaktiv (d, h. HOCH) ist, schaltet der Transistor 48 aus und verhindert, dass der Inverter eine Leistung empfängt.
Der Transistor 50 ist bei diesem Ausführungsbeispiel ein n-Kanal-Transistor mit einem Stromweg, der zwischen den Inverterausgangsknoten 46 und Masse gekoppelt ist. Wenn das Freigabesignal /EN aktiv (d. h. NIEDRIG) ist, ist der Transistor 50 ausgeschaltet und beeinflusst einen Betrieb nicht. Wenn das Freigabesignal /EN inaktiv (d. h. HOCH) ist, wird der Transistor 50 jedoch leitend gemacht und hält den Ausgangsknoten 46 in einem Niedrigspannungszustand.
Der CMOS-Empfänger 40 des Ausführungsbeispiels weist zumindest einen zusätzlichen Transistor 52 auf, der entweder mit dem p-Kanal-Transistor 42 oder dem n-Kanal-Transistor 44 parallel gekoppelt ist. Bei dem Beispiel von 4 ist ein p-Kanal-Transistor 52 mit dem p-Kanal-Eingangstransistor 42 parallel gekoppelt. Bei anderen Ausführungsbeispielen kann ein n-Kanal-Transistor (nicht gezeigt) mit dem Herunterzieh-Transistor 44 parallel gekoppelt sein. Bei einem gewissen Ausführungsbeispiel können mehrere dieser Transistoren enthalten sein.
Der Transistor 52 kann mit dem Steuersignal TEMP ein- oder ausgeschaltet werden, das verwendet wird, um den Schalter 54 ein- oder auszuschalten. In diesem Fall ist der Schalter 54 ein n-Kanal-Transistor mit einem Stromweg, der zwischen den Stromweg des zusätzlichen Transistors 42 und den Ausgangsknoten 46 gekoppelt ist. Das Steuersignal TEMP ist von dem Temperatursensor 58 (in 5 gezeigt) abgeleitet. Ein Addieren oder Subtrahieren dieses p-Kanal-Transistors 52 zu oder von der Schaltung kann das Größenverhältnis PFET zu NFET des Inverters 42/44 gemäß dem Wert des TEMP-Signals verändern. Ein Schalten des TEMP-Signals gemäß einer Temperaturschwelle, die durch den Temperatursensor gemessen wird, teilt den CMOS-Empfänger-Betriebsmodus in zwei Temperatursegmente (z. B. wärmer oder kälter als die Temperaturschwelle). Durch ein Verändern des PFET-zu-NFET-Verhältnisses kann die Schaltschwelle des Empfängers verändert werden. Um die Schwelleneinstellung zu verbessern, können mehr „Temperatursegmente" durch ein Hinzufügen von mehr parallelen p-Kanal- und/oder n-Kanal-Transistoren hinzugefügt werden. Jeder dieser Transistoren wäre durch unterschiedliche TEMP-Signalversionen gesteuert.
Bei dem bevorzugten Ausführungsbeispiel ist das Steuersignal TEMP ein digitales Signal, das sich in einem ersten binären Zustand (z. B. hoch) befindet, wenn die Vorrichtungstemperatur eine Temperaturschwelle überschreitet, und sich in einem zweiten binären Zustand (z. B. niedrig) befindet, wenn die Vorrichtungstemperatur unter der Temperaturschwelle ist. Bei einem alternativen Ausführungsbeispiel kann der Transistor 52 durch ein analoges Steuersignal TEMP in dem linearen Bereich desselben betrieben werden. Bei diesem Beispiel wird der Widerstandswert und deshalb die Menge an Stromfluss verschieden sein, wenn der Wert des Signals TEMP durch den Betriebsbereich des Transistors 52 variiert.
5 zeigt ein neues Konzept eines Empfängers 60 mit einem Temperatursensor 58. Die Datenempfänger 40 und 40' enthalten den in 4 dargestellten CMOS-Empfänger, die beschriebenen Variationen desselben. Die Empfängerschaltung 60 umfasst einen Temperatursensor 58 mit einem Ausgang zum Tragen eines Signals TEMP. Wie es oben erörtert ist, ist der Wert des Signals TEMP auf eine Temperatur der Empfängerschaltung 60 bezogen. Ein Temperatursensor auf einem Chip ist in den US-Patentanmeldungen Seriennr. 10/144,572, eingereicht am 13. Mai 2002, die als 2003/0210505 veröffentlicht ist, und Seriennr. 10/144,579, eingereicht am 13. Mai 2002, die als 2003/0210506 veröffentlicht ist, beschrieben. Diese beiden Anmeldungen sind hierin durch Bezugnahme aufgenommen.
Ein Datenempfänger 40 weist einen Eingang auf, der mit einem Dateneingangsknoten gekoppelt ist, um ein Datensignal VDQ zu empfangen. Der Datenempfänger 40 umfasst ferner einen Steuereingang, der mit dem Ausgang des Temperatursensors 58 gekoppelt ist, wie es oben erörtert ist. Auf ähnliche Weise umfasst ein Strobeempfänger 40' einen Eingang, der mit dem Strobeeingang VDQS gekoppelt ist. Der Strobeempfänger 40' ist ebenfalls durch das Ausgangssignal des Temperatursensors 58 gesteuert.
Das Ausgangssignal des Strobeempfängers 40' wird zu einem Treiber 62 geliefert, der die Zwischenspeichersteuereingänge eines Flip-Flops 64 und auch eines Flip-Flops 66 treibt. Diese Flip-Flops 64 und 66 können mit irgendeiner geeigneten Zwischenspeicherschaltung implementiert sein. Zu Zeitsteuerungszwecken ist ein Verzögerungselement 68 zwischen den Ausgang des Datenempfängers 40 und die Eingänge der Zwischenspeicher 64 und 66 gekoppelt. Nach dem Verzögerungselement 68 ist die Datenleitung an beide Flip-Flops 64 und 66 angelegt. Das Master-Slave-Flip-Flop 64 hält die Daten, die bei der abfallenden Flanke von DQS gesendet werden, und das Master-Slave-Slave-Flip-Flop 66 hält die Daten, die bei der ansteigenden Flanke von DQS gesendet werden.
6 stellt einen Graphen bereit, der den Belastungszyklus des Empfängerausgangssignals über Temperaturen für beide Empfängereinstellungen des Steuersignals TEMP zeigt. Ein TEMP-Signal mit einem Wert HOCH gibt beispielsweise die „warme Einstellung" an und ein TEMP-Signal mit einem niedrigen Wert gibt eine „kalte Einstellung" an. Die Graphen sind durch ein Verändern einer Spannung und von Prozessbedingungen über jeder Temperatur erzeugt. (Die schwarzen vertikalen Linien geben jeden Satz von Veränderungen an.) Beide Graphen weisen einen sich zu den kälteren Temperaturen hin verringernden Belastungszyklus auf. Die Variationen der Steigung werden durch andere Einflüsse an dem Belastungszyklus bewirkt, die mit dieser Lösung nicht kompensiert werden (meistens durch Prozess- und Spannungsvariationen bewirkt). Die vertikale gestrichelte Linie in der Mitte des „warmen" Bereichs gibt die Temperatur an, die den Pegel des TEMP-Signals von 4 verändert. (Bei dem Beispiel von 4: TEMP = hoch => heißes Temperatursegment; TEMP = niedrig => kaltes Segment.) Der schattierte Bereich über der gestrichelten Linie gibt die Fehlertoleranz des TEMP-Signals an, die auf der Genauigkeit des Temperatursensors und anderen Faktoren basiert.
Die gestrichelten horizontalen Linien, die „max. Toleranz" und „min. Toleranz" etikettiert sind, geben die Toleranzgrenzen des Signalbelastungszyklus an, mit denen der DDR-SDRAM die DQ-Einrichtungs- und Haltezeiten garantieren kann. Weder die warme noch die kalte Einstellung selbst kann diese Toleranzgrenzen der Vorrichtung garantieren. Ein Schalten zwischen der warmen und der kalten Einstellung innerhalb des Temperaturbereichs, durch das schattierte Rechteck angegeben, resultiert in einem Belastungszyklus über dem gesamten Temperaturbereich, der die DQ-Einrichtungs- und Halteanforderungen der Vorrichtung erfüllt.
7 stellt ein Beispiel einer Eingangspegelspezifikation für DQ- und DQS-Signale dar. Der obere schattierte Bereich des Bilds gibt den Bereich an, wo ein DQ- oder DQS-Signal als HOCH interpretiert wird, während der untere schattierte Bereich den Signalbereich NIEDRIG angibt. Der weiße Bereich gibt die Signalrauschspanne zwischen den zwei schattierten Bereichen an. Um sicherzustellen, dass der Empfänger korrekt wirksam ist, sollte die Schwelle des Empfängers über allen PVT-Variationen zu allen Zeiten innerhalb des weißen Bereichs sein. Ein Einstellen der Eingangsschwelle des DQ- und DQS-Empfängers über eine Temperatur hilft ferner zu garantieren, dass die Schwelle der Empfänger innerhalb des weißen Bereichs des Diagramms bleibt.
Bei dem bevorzugten Ausführungsbeispiel wird der Datenempfänger bei einer SDRAM-Vorrichtung mit doppelter Datenrate verwendet. 8 stellt ein Funktionsblockdiagramm einer DRAM-Vorrichtung 70 dar. Vorzugsweise sind alle in 8 gezeigten Elemente, einschließlich des Temperatursensors, auf einem einzigen Halbleitersubstrat gebildet. Ein Array 72 umfasst eine Anzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Bei einem DRAM ist jede Speicherzelle, die einen Durchlasstransistor umfasst, mit einem Speicherkondensator in Reihe gekoppelt. Die Speicherzellen sind mit einer Anzahl von Wortleitungen entlang jeder Zeile und mit einer Anzahl von Bitleitungen entlang jeder Spalte gekoppelt. Wie es auf dem Gebiet bekannt ist, sind die Bitleitungen in komplementären Paaren angeordnet.
Um auf eine spezielle Zelle in dem Array 72 zuzugreifen, wird ein Adresssignal ADR zu einem Spaltenadresspuffer 76 und einem Zeilenadresspuffer 80 gesendet. Bei einem typischen DRAM-Chip verwenden die Spaltenadresse und die Zeilenadresse externe Anschlussstifte gemeinschaftlich, so dass die Zeilenadresse zu einer ersten Zeit empfangen wird und die Spaltenadresse zu einer zweiten Zeit empfangen wird. Die ADR-Signale können durch eine externe Vorrichtung, wie beispielsweise eine Speichersteuerung (nicht gezeigt) gesendet werden.
Der Spaltenadresspuffer 76 und der Zeilenadresspuffer 80 sind angepasst, um das Adresssignal zu puffern. Die Ausgänge des Spaltenadresspuffers 76 und des Zeilenadresspuffers 80 sind mit einem Spaltendecodierer 74 bzw. einen Zeilendecodierer 78 gekoppelt. Der Spalten- und der Zeilendecodierer 74 und 78 sind angepasst, um die Signale, die von dem Spaltenadresspuffer 76 bzw. dem Zeilenadresspuffer 80 empfangen werden, zu decodieren, um die Signaleingabe zu dem Array 72 zu liefern, derart, dass die ausgewählte Zeile und Spalte ausgewählt werden können.
In 8 sind die Decodierer 74 und 78 als einzige Blöcke gezeigt. Es ist jedoch klar, dass die Decodierer mehrere Ebenen eines Vorcodierens und Decodierens ausführen könnten. Einige, alle oder keine dieser Ebenen können getaktet sein.
Daten, die in dem Speicher 70 adressiert werden, werden in den Speicher 72 geschrieben oder von dem Speicher 72 über einen Datenpuffer (DB; DB = data buffer) 82 gelesen. Der oben erörterte Datenempfänger 60 ist in dem Datenpuffer 82 enthalten. Dieser Abschnitt von 8 ist wiederum vereinfacht. Der Datenpuffer und die zugeordnete Leitung sind vorgesehen, um den Lese- und Schreibweg darzustellen, der eine große Anzahl von Leitungen und anderen Komponenten (z. B. sekundären Erfassungsverstärkern bzw. Leseverstärkern) umfassen kann. Bei dem bevorzugten Ausführungsbeispiel werden mehrere Bits (z. B. 4, 8 oder 16) simultan eingegeben und ausgegeben. Folglich sind mehrere Datenempfänger 40 zusammen mit einem Datenstrobeempfänger 40' enthalten.
In 8 ist ferner eine Steuerschaltungsanordnung 84 gezeigt, die eine vereinfachte Darstellung von Steuersignalen ist. Eine Anzahl von Steuersignalen, die allgemein als CONTROL bezeichnet werden, werden von einer Quelle außerhalb der Speichervorrichtung 70 (z. B. von einer Speichersteuerung, nicht gezeigt) empfangen. Der Steuerschaltungsanordnungsblock 84 ist als mit dem Array gekoppelt gezeigt, wohin derselbe verschiedene Steuersignale liefert, um einen Betrieb der Vorrichtung zu steuern. Ein Taktsignal CLK ist ebenfalls gezeigt, um darzustellen, dass die verschiedenen Komponenten entweder durch einen externen Takt oder Takte, die von dem externen Takt oder anderen Signalen abgeleitet sind, getaktet sein können. Das Ausgangssignal der Steuerschaltungsanordnung 84 steuert typischerweise den Zeilen- und den Spaltenweg und auch den Datenweg. Der Datenweg kann ferner zusätzlich zu dem Datenstrobe getaktet sein.
Während diese Erfindung mit Bezug auf darstellende Ausführungsbeispiele beschrieben wurde, soll diese Beschreibung nicht in einem begrenzenden Sinn aufgefasst werden. Verschiedene Modifikationen und Kombinationen der darstellenden Ausführungsbeispiele sowie andere Ausführungsbeispiele der Erfindung werden Fachleuten auf dem Gebiet auf eine Bezugnahme auf eine Beschreibung hin ersichtlich. Es ist deshalb beabsichtigt, dass die beigefügten Ansprüche jegliche derartigen Modifikationen oder Ausführungsbeispiele umschließen.

Claims

Empfängerschaltung, die folgende Merkmale aufweist: einen ersten Transistor mit einem Stromweg, der zwischen einen ersten Spannungsknoten und einen Ausgangsknoten gekoppelt ist, wobei der erste Transistor ein Gate umfasst, das mit einem Eingangsknoten gekoppelt ist; einen zweiten Transistor mit einem Stromweg, der zwischen einen zweiten Spannungsknoten und den Ausgangsknoten gekoppelt ist, wobei der zweite Transistor ein Gate umfasst, das mit dem Eingangsknoten gekoppelt ist; einen dritten Transistor mit einem Stromweg, der zwischen den zweiten Spannungsknoten und den Ausgangsknoten gekoppelt ist, wobei der dritte Transistor ein Gate umfasst, das mit dem Eingangsknoten gekoppelt ist; und einen Schalter mit einem Stromweg, der zwischen den Stromweg des dritten Transistors und den Ausgangsknoten gekoppelt ist, wobei der Schalter ansprechend auf eine Angabe ein- oder ausgeschaltet wird, um eine Schwellenspannung der Empfängerschaltung einzustellen.
Schaltung gemäß Anspruch 1, bei der der erste Transistor einen n-Kanal-Transistor aufweist und der erste Spannungsknoten mit einem Massepotential gekoppelt ist und wobei der zweite und der dritte Transistor p-Kanal-Transistoren aufweisen und der zweite Spannungsknoten mit einem VDD-Potential gekoppelt ist.
Schaltung gemäß Anspruch 1, bei der der erste Transistor einen p-Kanal-Transistor aufweist und der erste Spannungsknoten mit einem VDD-Potential gekoppelt ist und wobei der zweite und der dritte Transistor n-Kanal-Transistoren aufweisen und der zweite Spannungsknoten mit einem Massepotential gekoppelt ist.
Schaltung gemäß einem der Ansprüche 1 bis 3, die ferner einen Temperatursensor aufweist, wobei der Temperatursensor mit einem Steuereingang des Schalters gekoppelt ist.
Schaltung gemäß einem der Ansprüche 1 bis 4, die ferner folgende Merkmale aufweist: einen vierten Transistor mit einem Stromweg, der zwischen den zweiten Spannungsknoten und den Ausgangsknoten gekoppelt ist, wobei der vierte Transistor ein Gate umfasst, das mit dem Eingangsknoten gekoppelt ist; und einen zweiten Schalter mit einem Stromweg, der zwischen den Stromweg des vierten Transistors und den Ausgangsknoten gekoppelt ist, wobei der zweite Schalter ansprechend auf eine zweite Angabe ein- oder ausgeschaltet wird, um eine Schwellenspannung der Empfängerschaltung einzustellen.
Schaltung gemäß einem der Ansprüche 1 bis 4, die ferner folgende Merkmale aufweist: einen vierten Transistor mit einem Stromweg, der zwischen den ersten Spannungsknoten und den Ausgangsknoten gekoppelt ist, wobei der vierte Transistor ein Gate umfasst, das mit dem Eingangsknoten gekoppelt ist; und einen zweiten Schalter mit einem Stromweg, der zwischen den Stromweg des vierten Transistors und den Ausgangsknoten gekoppelt ist, wobei der zweite Schalter ansprechend auf eine zweite Angabe ein- oder aus geschaltet wird, um eine Schwellenspannung der Empfängerschaltung einzustellen.
Empfängerschaltung, die folgende Merkmale aufweist: einen Sensor, der einen Ausgang zum Tragen eines Signals mit einem Wert umfasst, der auf eine Temperatur der Empfängerschaltung bezogen ist; einen Datenempfänger mit einem Eingang, der mit einem Dateneingangsknoten gekoppelt ist, wobei der Datenempfänger einen Steuereingang umfasst, der mit dem Ausgang des Sensors gekoppelt ist; ein erstes Flip-Flop mit einem Eingang, der mit einem Ausgang des Datenempfängers gekoppelt ist; ein zweites Flip-Flop mit einem Eingang, der mit dem Ausgang des Datenempfängers gekoppelt ist; einen Strobeempfänger mit einem Eingang, der mit einem Strobeeingangsknoten gekoppelt ist, wobei der Strobeempfänger einen Steuereingang umfasst, der mit dem Ausgang des Temperatursensors gekoppelt ist, wobei der Strobeempfänger ferner einen Ausgang umfasst, der mit einem Steuereingang des ersten Flip-Flops und mit einem Steuereingang des zweiten Flip-Flops gekoppelt ist.
Schaltung gemäß Anspruch 7, bei der der Sensor einen Temperatursensor aufweist.
Schaltung gemäß Anspruch 7 oder 8, die ferner einen Treiber aufweist, der zwischen den Ausgang des Strobeempfängers und die Steuereingänge des ersten und des zweiten Flip-Flops gekoppelt ist.
Schaltung gemäß einem der Ansprüche 7 bis 9, die ferner ein Verzögerungselement aufweist, das zwischen den Ausgang des Datenempfängers und die Eingänge des ersten und des zweiten Flip-Flops gekoppelt ist.
Schaltung gemäß einem der Ansprüche 7 bis 10, bei der der Datenempfänger einen CMOS-Empfänger aufweist und der Strobeempfänger einen CMOS-Empfänger aufweist.
Schaltung gemäß Anspruch 10 oder 11, bei der der Datenempfänger folgende Merkmale aufweist: einen ersten Transistor mit einem Stromweg, der zwischen einen ersten Spannungsknoten und den Ausgang des Datenempfängers gekoppelt ist, wobei der erste Transistor ein Gate umfasst, das mit dem Dateneingangsknoten gekoppelt ist; einen zweiten Transistor mit einem Stromweg, der zwischen einen zweiten Spannungsknoten und den Ausgang des Datenempfängers gekoppelt ist, wobei der zweite Transistor ein Gate umfasst, das mit dem Dateneingangsknoten gekoppelt ist; einen dritten Transistor mit einem Stromweg, der zwischen den zweiten Spannungsknoten und den Ausgang des Datenempfängers gekoppelt ist, wobei der dritte Transistor ein Gate umfasst, das mit dem Dateneingangsknoten gekoppelt ist; und einen Schalter mit einem Stromweg, der zwischen den Stromweg des dritten Transistors und den Ausgang des Datenempfängers gekoppelt ist, wobei der Schalter ansprechend auf das Signal, das an dem Ausgang des Temperatursensors getragen wird, ein- und ausgeschaltet wird.
Schaltung gemäß Anspruch 11 oder 12, bei der der erste Transistor einen n-Kanal-Transistor aufweist und der erste Spannungsknoten mit einem Massepotential gekoppelt ist und wobei der zweite und der dritte Transistor p-Kanal-Transistoren aufweisen und der zweite Spannungsknoten mit einem VDD-Potential gekoppelt ist.
Schaltung gemäß Anspruch 11 oder 12, bei der der erste Transistor einen p-Kanal-Transistor aufweist und der erste Spannungsknoten mit einem VDD-Potential gekoppelt ist und wobei der zweite und der dritte Transistor n-Kanal-Transistoren aufweisen und der zweite Spannungsknoten mit einem Massepotential gekoppelt ist.
Schaltung gemäß einem der Ansprüche 11 bis 14, die ferner folgende Merkmale aufweist: einen vierten Transistor mit einem Stromweg, der zwischen den zweiten Spannungsknoten und den Ausgangsknoten gekoppelt ist, wobei der vierte Transistor ein Gate umfasst, das mit dem Eingangsknoten gekoppelt ist; und einen zweiten Schalter mit einem Stromweg, der zwischen den Stromweg des vierten Transistors und den Ausgangsknoten gekoppelt ist, wobei der zweite Schalter ansprechend auf eine zweite Angabe ein- oder ausgeschaltet wird, um eine Schwellenspannung der Empfängerschaltung einzustellen.
Schaltung gemäß einem der Ansprüche 11 bis 14, die ferner folgende Merkmale aufweist: einen vierten Transistor mit einem Stromweg, der zwischen den ersten Spannungsknoten und den Ausgangsknoten gekoppelt ist, wobei der vierte Transistor ein Ga te umfasst, das mit dem Eingangsknoten gekoppelt ist; und einen zweiten Schalter mit einem Stromweg, der zwischen den Stromweg des vierten Transistors und den Ausgangsknoten gekoppelt ist, wobei der zweite Schalter ansprechend auf eine zweite Angabe ein- oder ausgeschaltet wird, um eine Schwellenspannung der Empfängerschaltung einzustellen.
Synchrone dynamische Direktzugriffsspeichervorrichtung (70) mit doppelter Datenrate, die folgende Merkmale aufweist: ein Array von Speicherzellen (72), die in Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle einen Durchlasstransistor umfasst, der mit einem Speicherkondensator in Reihe gekoppelt ist; einen Zeilendecodierer (78), der mit dem Array (72) gekoppelt ist; einen Spaltendecodierer (74), der mit dem Array (72) gekoppelt ist; einen Taktempfänger, der gekoppelt ist, um ein externes Taktsignal zu empfangen, wobei das Taktsignal verwendet wird, um ein Signal abzuleiten, das zu zumindest dem Zeilendecodierer (78) oder dem Spaltendecodierer (74) gekoppelt wird; einen Temperatursensor, der einen Ausgang zum Tragen eines Signals mit einem Wert umfasst, der auf eine Temperatur der Speichervorrichtung (70) bezogen ist; einen Datenempfänger (60) mit einem Eingang, der mit einem Dateneingangsknoten gekoppelt ist, wobei der Da tenempfänger (60) einen Steuereingang umfasst, der mit dem Ausgang des Temperatursensors gekoppelt ist; einen ersten Latch mit einem Eingang, der mit einem Ausgang des Datenempfängers (60) gekoppelt ist; einen zweiten Latch mit einem Eingang, der mit dem Ausgang des Datenempfängers (60) gekoppelt ist; einen Strobeempfänger mit einem Eingang, der mit einem Strobeeingangsknoten gekoppelt ist, wobei der Strobeempfänger einen Steuereingang umfasst, der mit dem Ausgang des Temperatursensors gekoppelt ist, wobei der Strobeempfänger ferner einen Ausgang umfasst, der mit einem Steuereingang des ersten Latchs und mit einem Steuereingang des zweiten Latchs gekoppelt ist.
Vorrichtung (70) gemäß Anspruch 17, bei der der erste Latch Daten hält, die bei einer ansteigenden Flanke eines Strobesignals empfangen werden, und der zweite Latch Daten hält, die bei einer abfallenden Flanke des Strobesignals empfangen werden.
Vorrichtung (70) gemäß Anspruch 17 oder 18, bei der der Datenempfänger einen CMOS-Empfänger aufweist und der Strobeempfänger einen CMOS-Empfänger aufweist.
Vorrichtung (70) gemäß Anspruch 18 oder 19, bei der der Datenempfänger (60) folgende Merkmale aufweist: einen ersten Transistor mit einem Stromweg, der zwischen einen ersten Spannungsknoten und den Ausgang des Datenempfängers gekoppelt ist, wobei der erste Transistor ein Gate umfasst, das mit dem Dateneingangsknoten gekoppelt ist; einen zweiten Transistor mit einem Stromweg, der zwischen einen zweiten Spannungsknoten und den Ausgang des Datenempfängers gekoppelt ist, wobei der zweite Transistor ein Gate umfasst, das mit dem Dateneingangsknoten gekoppelt ist; einen dritten Transistor mit einem Stromweg, der zwischen den zweiten Spannungsknoten und den Ausgang des Datenempfängers gekoppelt ist, wobei der dritte Transistor ein Gate umfasst, das mit dem Dateneingangsknoten gekoppelt ist; und einen Schalter mit einem Stromweg, der zwischen den Stromweg des dritten Transistors und den Ausgang des Datenempfängers gekoppelt ist, wobei der Schalter ansprechend auf das Signal, das an dem Ausgang des Temperatursensors getragen wird, ein- und ausgeschaltet wird.
Verfahren zum Empfangen eines Signals, wobei das Verfahren folgende Schritte aufweist: Empfangen eines Eingangssignals bei einem Eingangsknoten eines Empfängers, wobei der Empfänger eine Nominalschaltschwelle aufweist; Messen einer Charakteristik des Empfängers; Einstellen der Schaltschwelle des Empfängers basierend auf der gemessenen Charakteristik; und Treiben des Eingangssignals von dem Empfänger.
Verfahren gemäß Anspruch 21, bei dem das Messen einer Charakteristik des Empfängers ein Messen einer Temperatur des Empfängers aufweist.
Verfahren gemäß Anspruch 21 oder 22, bei dem der Empfänger einen CMOS-Empfänger aufweist.
Verfahren gemäß Anspruch 23, bei dem das Einstellen der Schaltschwelle ein Variieren eines PFET-zu-NFET-Größenverhältnisses eines Inverters innerhalb des Empfängers aufweist.
Verfahren gemäß einem der Ansprüche 21 bis 24, das ferner ein Latchen des Eingangssignals aufweist.
Verfahren gemäß Anspruch 25, das ferner ein Empfangen eines Strobesignals aufweist, wobei das Latchen des Eingangssignal ein Latchen des Eingangssignals ansprechend auf einen Übergang des Strobesignals aufweist.
Verfahren gemäß Anspruch 26, bei dem das Latchen des Eingangssignals ein Halten eines Werts des Eingangssignals aufweist, wenn das Strobesignal von einem niedrigen Pegel zu einem hohen Pegel übergeht, und ferner ein Halten eines Werts des Eingangssignals aufweist, wenn das Strobesignal von dem hohen Pegel zu dem niedrigen Pegel übergeht.
Verfahren gemäß Anspruch 27, das ferner ein Speichern eines Werts basierend auf dem Eingangssignal in einer Speicherzelle aufweist, wobei die Speicherzelle auf dem gleichen Halbleitersubstrat wie der Empfänger positioniert ist, wobei die Speicherzelle einen Speicherkondensator umfasst.