DE102016208849A1 - Empfangsschaltkreis, Verfahren zum Einstellen eines Zeitpunkts in dem Empfangsschaltkreis und eine Halbleitervorrichtung - Google Patents

Empfangsschaltkreis, Verfahren zum Einstellen eines Zeitpunkts in dem Empfangsschaltkreis und eine Halbleitervorrichtung Download PDF

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Abstract

Ein Empfangsschaltkreis umfasst einen Steuersignal-Erzeugungsschaltkreis, welcher ein erstes Freigabesignal basierend auf einem Strobe-Signal und ein zweites Freigabesignal basierend auf einem Kerntaktsignal und einem Hinweissteuersignal erzeugt. Ein Musterdaten-Erzeugungsschaltkreis erzeugt Bestimmungsmusterdaten aus dem ersten Freigabesignal. Ein asynchroner Übertragungsschaltkreis hält die Bestimmungsmusterdaten basierend auf dem ersten Freigabesignal und dem Strobe-Signal und gibt zu den gehaltenen Bestimmungsmusterdaten gehörige Bestimmungsdaten basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal aus. Ein Bestimmungsschaltkreis bestimmt einen Zeitpunkt zum Erzeugen des Hinweissteuersignals basierend auf den Bestimmungsdaten. Ein Einstellwert-Berechnungsschaltkreis berechnet einen Übertragungseinstellwert basierend auf dem Bestimmungsergebnis des Bestimmungsschaltkreises. Der Steuersignal-Erzeugungsschaltkreis aktualisiert das Hinweissteuersignal basierend auf dem Übertragungseinstellwert.

Description

  • Gebiet
  • Diese Offenbarung betrifft einen Empfangsschaltkreis, ein Verfahren zum Einstellen eines Zeitpunkts in dem Empfangsschaltkreis und eine Halbleitervorrichtung.
  • HINTERGRUND
  • Eine Halbleitervorrichtung beispielsweise ein dynamischer Arbeitsspeicher (DRAM) speichert Daten, welche durch eine Vorrichtung eines Systems verwendet werden. Ein Doppeldatenraten (DDR) Speicher, welcher eine Halbleitervorrichtung ist, empfängt Daten sowohl an den ansteigenden und abfallenden Flanken eines Taktsignals oder eines Stromquellen-Signals und gibt diese aus. Der DDR-Speicher erhöht die Operationsgeschwindigkeit des Systems.
  • Die Vorrichtung des Systems stellt dem Speicher Befehle bereit und der Speicher wird entsprechend den Befehlen betrieben. Beispielsweise stellt die Vorrichtung dem Speicher einen Auslesebefehl und eine Ausleseadresse bereit. Der Speicher liest zu der Ausleseadresse gehörige Daten von Zellanordnungen basierend auf dem Auslesebefehl aus. Der Speicher erzeugt ein Daten-Strobe-Signal und gibt die ausgelesenen Daten in Synchronisation mit dem Daten-Strobe-Signal aus. Die Vorrichtung in dem System umfasst einen Empfangsschaltkreis, welcher das Daten-Strobe-Signal und die ausgelesenen Daten von dem Speicher empfängt. Der Empfangsschaltkreis stellt den Zeitpunkt des Daten-Strobe-Signals ein und erfasst die ausgelesenen Daten entsprechend dem Daten-Strobe-Signal.
  • Relative Zeitpunkts (Phasen) Differenzen zwischen den ausgelesenen Daten und dem Daten-Strobe-Signal können Fehler in den ausgelesenen Daten verursachen. Daher umfasst die Vorrichtung einen Schaltkreis, welcher den Zeitpunkt des Daten-Strobe-Signals relativ zu den ausgelesenen Daten einstellt. Die japanischen Offenlegungsschriften mit den Nrn. 2012-27734 , 2012-58997 und 2013-58209 beschreiben einen Schaltkreis, welcher den Zeitpunkt des Daten-Strobe-Signals einstellt.
  • In dem System umfasst die Vorrichtung einen Kernschaltkreis (z.B. eine CPU), welche die Eingabe und Ausgabe von Daten zwischen der Vorrichtung und dem Speicher steuert, und einen Steuerschaltkreis (z.B. eine Speichersteuereinheit (MC)), welche den Speicher steuert. Der Kernschaltkreis und der Steuerschaltkreis empfangen Daten entsprechend einem internen Taktsignal (z.B. einem System-Taktsignal), welches zum Betreiben der Vorrichtung in dem System verwendet wird, und geben dieses aus. Nach einem Empfangen der ausgelesenen Daten entsprechend dem Daten-Strobe-Signal gibt ein Empfangsschaltkreis die ausgelesenen Daten entsprechend dem internen Taktsignal aus.
  • Relative Zeitpunktsdifferenzen zwischen dem internen Taktsignal und dem Daten-Strobe-Signal treten aufgrund von verschiedenen Faktoren auf, welche Variationen in einer Betriebsspannung der Vorrichtung und Temperaturänderungen (bezeichnet als VT-Drift (Verschiebung)) umfassen. Solche Zeitpunktsdifferenzen zwischen dem internen Taktsignal und dem Daten-Strobe-Signal können einen Fehler in den ausgelesenen Daten verursachen, welche von dem Empfangsschaltkreis entsprechend dem internen Taktsignal ausgegeben werden.
  • Zusammenfassung
  • Ein Aspekt der vorliegenden Offenbarung ist ein Empfangsschaltkreis, welcher einen Steuersignal-Erzeugungsschaltkreis, einen ersten asynchronen Übertragungsschaltkreis, einen Musterdaten-Erzeugungsschaltkreis, einen zweiten asynchronen Übertragungsschaltkreis, einen Bestimmungsschaltkreis und einen Einstellwert-Berechnungsschaltkreis umfasst. Der Steuersignal-Erzeugungsschaltkreis erzeugt: ein erstes Freigabesignal basierend auf einem Strobe-Signal; ein Hinweissteuersignal basierend auf einem ausgelesenen Steuersignal, einem Übertragungseinstellwert und einem Kerntaktsignal; und ein zweites Freigabesignal basierend auf dem Hinweissteuersignal und dem Kerntaktsignal. Der erste asynchrone Übertragungsschaltkreis hält Empfangsdaten basierend auf dem ersten Freigabesignal und dem Strobe-Signal und gibt Ausgabedaten aus, welche zu den gehaltenen Empfangsdaten gehören, basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal. Der Musterdaten-Erzeugungsschaltkreis erzeugt Bestimmungsmusterdaten aus dem ersten Freigabesignal und invertiert eine Logik der Bestimmung der Musterdaten entsprechend einer Änderung in dem ersten Freigabesignal. Der zweite asynchrone Übertragungsschaltkreis hält die Bestimmungsmusterdaten basierend auf dem ersten Freigabesignal und dem Strobe-Signal und gibt Bestimmungsdaten aus, welche zu den gehaltenen Bestimmungsmusterdaten gehören, basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal. Der Bestimmungsschaltkreis bestimmt einen Zeitpunkt zum Erzeugen des Hinweis-Steuersignals basierend auf den von dem zweiten asynchronen Übertragungsschaltkreis ausgegebenen Bestimmungsdaten. Der Einstellwert-Berechnungsschaltkreis berechnet den Übertragungseinstellwert basierend auf einem Bestimmungsergebnis des Bestimmungsschaltkreises.
  • Der Aspekt dieser Offenbarung reduziert Fehler in ausgelesenen Daten.
  • Andere Aspekte und Vorteile der Offenbarung werden aus der nachfolgenden Beschreibung deutlich, welche im Zusammenhang mit den beigefügten Figuren zu nehmen sind, welche die Prinzipien dieser Offenbarung beispielhaft darstellen.
  • Kurzbeschreibung der Figuren
  • Die Ausführungsformen werden beispielhaft dargestellt und sind nicht auf die beigefügten Figuren beschränkt, in welchen ähnliche Bezugszeichen ähnliche Elemente angeben. Elemente in den Figuren werden zur Vereinfachung und Klarheit dargestellt und sind nicht notwendigerweise maßstabsgetreu gezeichnet. In den Figuren werden ähnliche Bezugszeichen für ähnliche Elemente durchweg verwendet.
  • 1 ist ein schematisches Blockschaltkreisdiagramm, welches ein System darstellt, welches eine erste Ausführungsform eines Empfangsschaltkreises umfasst;
  • 2 ist ein schematisches Blockschaltkreisdiagramm, welches einen Teil des in 1 dargestellten Empfangsschaltkreises darstellen;
  • 3A und 3B sind schematische Schaltkreisdiagramme, welche erste und zweite BL-Zähler eines Steuersignal-Erzeugungsschaltkreises darstellen;
  • 4 ist ein schematisches Schaltkreisdiagramm, welches einen Hinweis-Steuerschaltkreis und einen dritten BL-Zähler des Steuersignal-Erzeugungsschaltkreises darstellt;
  • 5 ist ein schematisches Schaltkreisdiagramm, welches einen asynchronen Übertragungsschaltkreis darstellt;
  • 6 ist ein schematisches Schaltkreisdiagramm, welches einen Musterdaten-Erzeugungsschaltkreis und einen asynchronen Übertragungsschaltkreis darstellt;
  • 7 ist ein schematisches Schaltkreisdiagramm, welches einen Bestimmungsschaltkreis, einen Einstellwert-Berechnungsschaltkreis und einen Verzögerungskompensations-Schaltkreis darstellt;
  • 8 ist ein schematisches Flussdiagramm, welches einen Betrieb des Einstellwert-Berechnungsschaltkreises darstellt;
  • 9 ist ein schematisches Zeitpunktsdiagramm, welches einen Betrieb des asynchronen Übertragungsschaltkreises darstellt;
  • 10 ist ein schematisches Zeitpunktsdiagramm, welches den Prozess zum Einstellen eines Übertragungseinstellwerts darstellt;
  • 11 bis 13 sind schematische Zeitpunktsdiagramme, welche Operationen des Musterdaten-Erzeugungsschaltkreises, des asynchronen Übertragungsschaltkreises und des Bestimmungsschaltkreises darstellen;
  • 14 ist ein schematisches Zeitpunktsdiagramm, welches eine Operation des Empfangsschaltkreises darstellt;
  • 15 ist ein Blockschaltkreisdiagramm, welches ein Vergleichsbeispiel eines Systems des Stands der Technik darstellt;
  • 16 ist ein schematisches Zeitpunktsdiagramm, welches ein Fenster und den Übertragungseinstellwert relativ zu Variationen in den Daten darstellt;
  • 17 ist ein schematisches Zeitpunktsdiagramm, welches Fenster und den Übertragungseinstellwert bei einer höheren Rate darstellt;
  • 18 ist ein schematisches Blockdiagramm, welches einen Teil einer zweiten Ausführungsform eines Empfangsschaltkreises darstellen;
  • 19 ist ein schematisches Flussdiagramm, welches einen Betrieb des in 18 dargestellten Einstellwert-Berechnungsschaltkreises darstellt; und
  • 20 ist ein schematisches Zeitpunktsdiagramm, welches einen Betrieb des Empfangsschaltkreises der zweiten Ausführungsform darstellt;
  • Beschreibung der Ausführungsformen
  • Erste Ausführungsform
  • Eine erste Ausführungsform wird nun beschrieben. Wie in 1 dargestellt umfasst ein System 10 eine eine Halbleitervorrichtung umfassende Vorrichtung 11 und einen mit der Vorrichtung 11 verbunden Speicher 12. Die Vorrichtung 11 ist beispielsweise ein großformatiger integrierter Halbleiterschaltkreis (LSI) und umfasst einen Kernschaltkreis, welcher eine Zentralprozesseinheit (CPU) sein kann, und periphere Schaltkreise. Die Vorrichtung 11 beispielsweise ein System-on-Chip (SoC), bei welchem der Kernschaltkreis und die peripheren Schaltkreise auf einem Chip angebracht sind. Der Speicher 12 ist eine synchrone Halbleiterspeichervorrichtung und beispielsweise ein Doppeldatenraten-3-synchron-dynamisch-Arbeitsspeicher (DDR3-SDRAM).
  • Die Vorrichtung 11 umfasst eine Speichersteuereinheit 21, welche entsprechend einem Kerntaktsignal CKc betrieben wird, und einen Schnittstellenschaltkreis 22, welche zwischen der Speichersteuereinheit 21 und dem Speicher 12 angeordnet ist. Die Speichersteuereinheit 21 greift auf den Speicher 12 über den Schnittstellen-Schaltkreis 22 basierend auf einer Anfrage von dem Kernschaltkreis (nicht dargestellt) der Vorrichtung 11 zu. Die Speichersteuereinheit 21 erzeugt beispielsweise eine Ausleseanweisung RRQ und ein Auslesesteuersignal RCNT in Reaktion auf eine Ausleseanfrage von dem Kernschaltkreis. Die Speichersteuereinheit 21 sendet einen Übertragungsinitialwert FSO an den Schnittstellen-Schaltkreis 22.
  • Der Schnittstellen-Schaltkreis 22 umfasst einen Übertragungsschaltkreis 23 und einen Empfangsschaltkreis 24. Der Übertragungsschaltkreis 23 erzeugt ein Taktsignal CKT aus dem Kerntaktsignal CKc. Der Übertragungsschaltkreis 23 erzeugt ebenso einen Auslesebefehl RCMD basierend auf den von der Speichersteuereinheit 21 bereitgestellten Ausleseanweisung RRQ der Übertragungsschaltkreis 23 ist mit Ausgabepufferschaltkreisen 25a, 25b verbunden. Der Ausgabepufferschaltkreischip 25a erzeugt ein Taktsignal CK aus dem Taktsignal CKT. Das Taktsignal CK wird an den Speicher 12 über eine erste Übertragungsleitung bereitgestellt. Der Ausgabepufferschaltkreis 25b erzeugt einen Befehl CMD aus dem Auslesebefehl RCMD. Der Befehl CMD wird dem Speicher 12 über eine zweite Übertragungsleitung bereitgestellt.
  • Der Speicher 12 empfängt den Befehl CMD entsprechend dem Taktsignal CK. Obwohl dies nicht in den Figuren dargestellt ist, empfängt der Speicher 12 eine Ausleseadresse von der Vorrichtung 11 entsprechend dem Taktsignal CK. Der Speicher 12 führt eine Ausleseoperation basierend auf dem Befehl CMD aus. In der Ausleseoperation erfasste Speicher 12 Daten aus der zu der Ausleseadresse gehörenden Speicherzelle um eine zu einer Burst-Länge (BL) gehörenden Menge. Mit anderen Worten korrespondiert die Burst-Länge zu einer Menge von Daten, welche der Speicher 12 aufeinanderfolgend in der Reaktion auf einen Auslesebefehle RCMD ausgibt. Die Burst-Länge ist beispielsweise durch die Speichersteuereinheit 21 eingestellt. In der ersten Ausführungsform ist die Burst-Länge beispielsweise auf „8“ eingestellt. Der Speicher 12 übergibt sind Daten DQ und ein Daten-Strobe-Signal DQS aus. Die Daten DQ und das Daten-Strobe-Signal DQS werden jeweils an die Vorrichtung 11 über eine dritte und eine vierte Übertragungsleitung bereitgestellt.
  • Die Vorrichtung 11 ist mit Eingabepufferschaltkreisen 27a, 27b verbunden. Der Eingabepufferschaltkreise 27a erzeugt ein Empfangs-Strobe-Signal RDQS außen dem Daten-Strobe-Signal DQS. Der Eingangspufferschaltkreis 27b erzeugt Empfangsdaten RDQ aus den Daten DQ.
  • In einem Prozess zum Erfassen und Ausgeben (übertragen) der Empfangsdaten RDQ (Daten DQ) führt der Empfangsschaltkreis 24 eine Taktersetzung von dem Empfangs-Strobe-Signal RDQS zu dem Kerntaktsignal CKc aus. Der Empfangsschaltkreis 24 stellt den Zeitpunkt der Taktersetzung von dem Empfangs-Strobe-Signal RDQS zu dem Kerntaktsignal CKc basierend auf einem Übertragungseinstellwert FSP (anfänglicher Übertragungsinitialwert FSO) ein. Zusätzlich stellt der Empfangsschaltkreis 24 den Einstellwert des Taktersetzungszeitpunkts entsprechend einer Verzögerung und eines Voranschreiten des Empfangs-Strobe-Signals RDQS relativ zu dem aktuellen Ersetzungszeitpunkt ein.
  • Eine Periode, von dem Zeitpunkt an, wenn der Schnittstellen-Schaltkreis 22 die Ausleseanweisung RRQ von der Speichersteuereinheit 21 empfängt, bis zu dem Zeitpunkt, wenn der Schnittstellen-Schaltkreis 22 Auslesedaten RD an die Speichersteuereinheit 21 ausgibt (überträgt), wird als eine Ausleseverzögerung (RL) eingestellt. Die Ausleseverzögerung wird beispielsweise durch die Anzahl von Zyklen des Kerntaktsignals CKc ausgedrückt. Eine Periode von dem Zeitpunkt an, wenn der Schnittstellen-Schaltkreis 22 einen Auslesebefehl RCMD (Befehl CMD) ausgibt, bis zu dem Zeitpunkt, wenn der Schnittstellen-Schaltkreis 22 die Daten DQ empfängt, welche zu dem Auslesebefehl RCMD gehören, wird als eine Umlaufszeit (RTT) bezeichnet.
  • Die Umlaufszeit ändert sich entsprechend mit Änderungen in der Umgebungstemperatur des Systems 10 und Variationen in der Energieversorgungsspannung, bei welchem das System 10 betrieben wird (nachfolgend als VT-Drift (Verschiebung) bezeichnet). Der VT-Drift verursacht relative Zeitpunktsdifferenzen zwischen dem Taktersetzungszeitpunkt (Einstellwert) und dem Empfangs-Strobe-Signal RDQS. Solche Zeitpunktsdifferenzen behindern eine Hochgeschwindigkeitsdatenübertragung unter Verwendung eines Hochfrequenz-Taktsignals und eines Strobe-Signals. Der Empfangsschaltkreis 24 erfasst die Empfangsdaten RDQ entsprechend dem Kerntaktsignal CKc in einem gültigen Fensterbereich, welcher das Erfassen der Empfangsdaten RDQ erlaubt. Der Empfangsschaltkreis 24 stellt den Zeitpunkt zum Erfassen der Empfangsdaten RDQ basierend auf dem Daten-Strobe-Signal DQS (Empfangsdaten-Strobe-Signal RDQS) ein.
  • Die Speichersteuereinheit 21, welche entsprechend dem Kerntaktsignal CKc betrieben wird, ergibt eine Ausleseanfrage aus und nach den zu der eingestellten Auslese der Verzögerung gehörigen Zyklen empfängt diese die Auslesedaten RD. In diesem Fall, falls das Zeitpunkt zum Erfassen der Empfangsdaten RDQ entsprechend dem Kerntaktsignal CKc eingestellt ist, kann die Verzögerung der Auslesedaten RD, welche durch die Speichereinheit 21 empfangen werden, von der eingestellten Ausleseverzögerung abweichen. Somit kompensiert der Empfangsschaltkreis 24 den Zeitpunkt zum Ausgeben der Auslesedaten RD entsprechend der Ausleseverzögerung der Speichersteuereinheit 21. Das heißt, der Empfangsschaltkreis 24 kompensiert die Verzögerung der Auslesedaten RD, welche an die Speichersteuereinheit 21 übertragen werden.
  • Der Empfangsschaltkreis 24 umfasst Schaltkreise mit einer festen Verzögerungsschleife (Delay Locked Loop-DLL) 31a, 31b. Der DLL Schaltkreis 31a empfängt das Auslesesteuersignal RCNT und das Kerntaktsignal CKc. Der DLL-Schaltkreis 31a ist auf einen ersten Verzögerungsmesswert beispielsweise durch die Speichersteuereinheit 21 eingestellt. Der DLL-Schaltkreis 31a erzeugt ein Gate-Signal SD0 durch Verzögern des Auslesesteuersignals RCNT entsprechend dem ersten Verzögerungsmesswert und gibt das Gate-Signal SD0 entsprechend dem Kerntaktsignal CKc aus. Die Speichersteuereinheit 21 berücksichtigt die Verzögerung in dem Speicher 12 und gibt ein H-Niveau Auslesesteuersignal RCNT für eine zu dem Zeitpunkt gehörige Zeitperiode aus, wenn der Empfangsschaltkreis 24 die Daten DQ von dem Speicher 12 abruft.
  • Der erste Verzögerungsmesswert des DLL Schaltkreis 31a wird entsprechend dem verbundenen Speicher 12 eingestellt. Die Speichersteuereinheit 21 führt beispielsweise einen Trainingsprozess zu einem gegebenen Zeitpunkt aus und stellt den DLL Schaltkreis 31a auf einen zu dem Trainingsprozess Ergebnis gehörigen ersten Verzögerungsmesswert ein. Der Trainingsprozess kalibriert (stellt ein) das Zeitpunkt, wenn der Empfangsschaltkreis 24 die Daten DQ abruft. Die Speichersteuereinheit 21 führt den Trainingsprozess zu einem gegebenen Zeitpunkt aus, beispielsweise wenn die Vorrichtung 11 aktiviert wird, oder zu einem beliebigen Zeitpunkt, wenn auf den Speicher 12 nicht zugegriffen wird, während des Betriebs der Vorrichtung 11. Der Trainingsprozess verhindert, dass fehlerhafte Daten während einer Zeitperiode abgerufen werden, während welcher Daten nicht abgerufen werden müssen.
  • Ein Rückschleifeneingabeausgabeschaltkreis 26 (LBIO) umfasst Pufferschaltkreise 26a, 26b. Der Pufferschaltkreis 26b weist dieselben elektrischen Eigenschaften wie die Ausgabe-Pufferschaltkreise 25a, 25b auf und gibt ein Ausgabesignal in Reaktion auf ein Eingabesignal aus. Die Verzögerungszeit (Verzögerungszeit-Eigenschaft) des Ausgabesignals relativ zu dem Eingabesignal in dem Pufferschaltkreis 26a ist identisch zu der Verzögerungszeit Eigenschaft der Ausgabe-Pufferschaltkreise 25a, 25b. Der Pufferschaltkreis 26b weist dieselben elektrischen Eigenschaften (Verzögerungszeit-Eigenschaft) wie die Eingabepufferschaltkreise 27a, 27b auf. Der Rückschleifeneingabeausgabeschaltkreis 26 verzögert das Gate-Signal SD0 und erzeugt ein Verzögerungsgate-Signal SG1.
  • Der Gate-Schaltkreis 32 gibt das Empfangs-Strobe-Signal RDQS aus, wenn das Verzögerungsgate-Signal SG1 aktiv ist. Der Gate-Schaltkreis 32 ist beispielsweise ein logischer UND Operations-Schaltkreis und gibt ein internes Strobe-Signal IDQS aus, welches aus einem Ergebnis der UND Operation erhalten wird, welches an dem Verzögerungsgate Signal SG1 und dem Empfangs-Strobe-Signal RDQS ausgeführt wird.
  • Der Feste-Verzögerungsschleifen (DLL) Schaltkreis 31b ist auf einen zweiten Verzögerungswert eingestellt. Der DLL Schaltkreis 31b erzeugt ein Verzögerungs-Strobe-Signal DQS klein D durch verzögern des internen Strobe-Signals IDQS entsprechend dem zweiten Verzögerungswert und gibt das Verzögerungs-Strobe-Signal DQSd entsprechend dem Kerntaktsignal CKc aus. Der zweite Verzögerungswert des DLL-Schaltkreises 31b ist entsprechend eines Zyklus des Verzögerungs-Strobe-Signals DQSd oder eines Zyklus des Daten-Strobe-Signals zu DQS (internes Strobe-Signal IDQS) eingestellt. Der zweite Verzögerungswert des DLL-Schaltkreises 31b ist beispielsweise durch den Trainingsprozess unter Verwendung eines Viertelzyklus (90 Grad in Phase) eines internen Strobe-Signals IDQS als ein Referenzwert eingestellt.
  • Ein asynchrone Übertragungsschaltkreis 33 empfängt die Empfangsdaten RDQ. Der asynchrone Übertragungsschaltkreis 33 ist mit dem Verzögerungs-Strobe-Signal DQSd und dem Kerntaktsignal CKc versorgt. Der asynchrone Übertragungsschaltkreis 33 ist ebenso mit Freigabesignalen EN1, E N2 von einem Steuersignal-Erzeugungsschaltkreis 35 versorgt.
  • Der asynchrone Übertragungsschaltkreis 33 ist ein asynchrone Verlust-in-First-Auth (F I F O) Schaltkreis. Der asynchrone Übertragungsschaltkreis 33 gibt die Eingabefunktion basierend auf dem Freigabesignal EN1 frei und hält die Empfangsdaten RDQ entsprechend dem Verzögerungs-Strobe-Signal DQSd. Der asynchrone Übertragungsschaltkreis 33 hält die Empfangsdaten RDQ mit der zu der Burst-länge gehörenden Datenmenge sowohl an der ansteigenden Flanke als auch an der abfallenden Flanke des Verzögerungs-Strobe-Signals DQSd. Der asynchrone Übertragungsschaltkreis 33 gibt die Ausgabefunktionen basierend auf dem Freigabesignal E N2 frei und gibt die zu dem gehaltenen Empfangsdaten RDQ gehörenden Ausgabedaten CD entsprechend dem Kerntaktsignal CKc aus.
  • Der Verzögerungskompensationsschaltkreis 34 verzögert die Ausgabedaten CD des asynchronen Übertragungsschaltkreises 33 entsprechend eines in der Verzögerungskompensationsschaltkreis 34 eingestellten Verzögerungsbetrags und gibt die Auslesedaten RD aus. Der Verzögerungskompensationsschaltkreis 34 stellt einen Verzögerungsbetrag der Auslesedaten RD relativ zu denen Ausgabedaten CD basierend auf einem Verzögerungseinstellenwert FSL ein.
  • Der Steuersignal-Erzeugungsschaltkreis 35 wird mit dem Übertragungseinstellwert FSP von einem Einstellwert-Berechnungsschaltkreis 39 versorgt. Der Steuersignal-Erzeugungsschaltkreis 35 wird ebenso mit dem Kerntaktsignal CKc, dem Verzögerungs-Strobe-Signal DQSd und dem Auslesesteuersignal RCNT versorgt. Der in 1 dargestellte Speicherschaltkreis 21 bestimmt einen Übertragung Initialwert FSO über den Trainingsprozess und stellt den Übertragungsinitialwert F des O dem Einstellwert Berechnungsschaltkreisen 39 bereit. Der Einstellwert-Berechnungsschaltkreis 39 berechnet den Übertragungseinstellwert FSP von dem Übertragungsinitialwert FSO.
  • Der Steuersignal-Erzeugungsschaltkreis 35 erzeugt ein erstes Freigabesignal EN1 aus dem Verzögerungs-Strobe-Signal DQSd. Der Steuersignal-Erzeugungsschaltkreis 35 erzeugt ebenso ein zweites Freigabesignal E N2 basierend auf dem Übertragungseinstellwert FSP, dem Auslesesteuersignal RCNT und dem Kerntaktsignal CKc. Der Steuersignal-Erzeugungsschaltkreis 35 erzeugt ein Verzögerungssignal durch verzögern des Auslesesteuersignals RCNT basierend auf dem Übertragungseinstellwert FSP und dem Kern Taktsignal CKc. Der Steuersignal-Erzeugungsschaltkreis 35 erzeugt das zweite Freigabesignal E N2 basierend auf dem Verzögerungssignal und dem Kerntaktsignal CKc.
  • Ein Musterdaten-Erzeugungsschaltkreis 36 (PG) gibt Bestimmungs-Musterdaten TD entsprechend dem Freigabesignal EN1 aus. Der musste Datenerzeugungsschaltkreis 36 invertiert den Logik gewährt der Bestimmungsmusterdaten TD entsprechend Änderungen in dem Freigabesignal EN1. Der Musterdaten-Erzeugungsschaltkreis 36 invertiert die Logikwerte der Bestimmungs-Musterdaten TD beispielsweise, immer wenn das Freigabesignal EN1 eingegeben wird (Beispiel bei einer jeden ansteigenden Flanke des Freigabesignals EN1). Somit wird der Logik gewährt der Bestimmungsmusterdaten D alternierend zu „0“, den unten 1“, „0“, ... entsprechend dem Freigabesignal EN1 geändert.
  • Der Steuersignal-Erzeugungsschaltkreis 35 zählt das Verzögerungs-Strobe-Signal DQSd und erzeugt das Freigabesignal EN1 der Speicher 12 gibt die Daten DQ mit der Burst-Länge zu den Zeitpunkten einer ansteigenden Flanke und einer abfallenden Flanke des Daten-Strobe-Signals DQS aus. Der DLL-Schaltkreis 31b des Empfangsschaltkreis 24 verzögert das interne Strobe-Signal IDQS (z.B. Empfangs-Strobe-Signal RDQS) und erzeugt das Verzögerungs-Strobe-Signal DQSd. Somit erzeugt der Musterdaten-Erzeugungsschaltkreis 36 die Bestimmungsmusterdaten TD durch invertieren des Logikwerts des Freigabesignal EN1, immer wenn das Verzögerungs-Strobe-Signal DQSd mit zu der Burst-länge gehörenden Pulsen eingegeben wird.
  • Auf dieselbe Weise wie der asynchrone Übertragungsschaltkreis 33 wird ein asynchrone Übertragungsschaltkreis 37 mit dem Verzögerungs-Strobe-Signal DQSd, dem Kerntaktsignal CKc und den Freigabesignalen EN1, E N2 versorgt.
  • Der asynchrone Übertragungsschaltkreis 37 ist ein asynchrone First-in-First-Auth (F I F O) Schaltkreis. Der asynchrone Übertragungsschaltkreis 37 ermöglicht die Eingabefunktion basierend auf dem Freigabesignal EN1 und hält die Bestimmungs-Musterdaten TD entsprechend dem Verzögerungs-Strobe-Signal DQSd. Der asynchrone Übertragungsschaltkreis 37 ermöglicht die Ausgabefunktionen basierend auf dem Freigabesignal E N2 und gibt zu den gehaltenen Bestimmungsmusterdaten TD gehörige Bestimmungsdaten CD entsprechend dem Kerntaktsignal CKc aus.
  • Die Bestimmungsdaten CD, das Kerntaktsignal CKc und das Freigabesignal E N2 werden mit einem Bestimmungsschaltkreis 38 versorgt der Bestimmungsschaltkreis 38 erzeugt Erwartungswert der Daten basierend auf dem Freigabesignal E N2. Zusätzlich invertiert der Bestimmungsschaltkreis 38 den Logik fährt der Erwartungswertdaten, immer wenn das Freigabesignal E N2 empfangen wird. In dem vorliegenden Beispiel endet auf dieselbe Weise, wie die Bestimmungsmusterdaten TD durch den Musterdaten-Erzeugungsschaltkreis 36 erzeugt werden, der Bestimmungsschaltkreis 38 den Logik gewährt der Erwartungswertdaten auf „0“, „1“, „0“, ... Alternierend, immer wenn die Freigabedaten E N2 empfangen werden. Der Bestimmungsschaltkreis 38 vergleicht die Bestimmungsdaten C T mit den Erwartungswertdaten und erzeugt ein Bestimmungssignale E X entsprechend dem Vergleichsergebnis.
  • Der Einstellwert-Berechnungsschaltkreis 39 wird mit dem Übertragungsinitialwert F es von der Speichersteuereinheit 21 versorgt. Der Einstellwert-Berechnungsschaltkreis 39 berechnet einen Übertragungseinstellwert FSP basierend auf dem von dem Bestimmungsschaltkreis 38 bereitgestellten Bestimmungssignal E X und stellt den Übertragungseinstellwert FSP dem Steuersignal-Erzeugungsschaltkreis 35 bereit. Der Einstellwert-Berechnungsschaltkreis 39 berechnet ebenso einen Verzögerungseinstellwert FSL basierend auf dem von dem Bestimmungsschaltkreis 38 bereitgestellten Bestimmungssignal E X und stellt den Verzögerungseinstellwert FSL dem Verzögerungskompensationsschaltkreis 34 bereit
  • Wie in 2 dargestellt, umfasst der Steuersignal-Erzeugungsschaltkreis 35 Burst-Längen (BL) Zähler 41, 42, 44 und einen Hinweis-Steuerschaltkreis 43.
  • Die BL-Zähler 41, 42 sind jeweils beispielsweise ein VIERTEL 1-HORT ZUSTAND-Zähler. Die BL-Zähler 41, 42 werden zum Erzeugen eines ersten Freigabesignal als EN1 verwendet. Der BL-Zähler 41 zählt ansteigende Flanken (positive Flanken) des Verzögerungs-Strobe-Signals DQSd und erzeugt Freigabesignal E C P 0 bis C P3. Der BL-Zähler 42 zählt abfallende Flanken (negative Flanken) des Verzögerungs-Strobe-Signals DQSd und erzeugt Freigabesignal E CN0 bis CN3. In dem vorliegenden Beispiel, wenn die abfallenden Flanken des Verzögerungs-Strobe-Signals DQSd gezählt werden, verwendet der BL-Zähler 42 ein inverses Strobe-Signal xDQSd, welches die inverse Logik des Verzögerungs-Strobe-Signals DQSd aufweist. Die Freigabesignale CPN0 bis CP3 sind jeweils ein Beispiel eines positiven Phasenfreigabesignals. Die Freigabesignale CN0 bis CN3 sind jeweils ein Beispiel eines negativen Phasenfreigabesignals.
  • Wie in 3A dargestellt, umfasste der BL-Zähler 41 vier Flipflop (FF) Schaltkreise 51a bis 51d. Die FF-Schaltkreise 51a bis 51d sind beispielsweise ein D-Typ D-Flipflop-Schaltkreis. Das Verzögerungs-Strobe-Signal DQSd wird den Taktanschlüssen der FF-Schaltkreise 51a bis 51d bereitgestellt. Die Ausgabeanschlüsse (Q) der FF-Schaltkreise 51a bis 51b sind mit Eingangsanschlüssen (Datenanschlüssen D) der FF-Schaltkreise 51b bis 51d jeweils verbunden. Der Ausgangsanschluss (Q) des FF-Schaltkreises 51d ist mit dem Eingangsanschluss (Datenanschluss D) des FF-Schaltkreises 51a verbunden der FF-Schaltkreises 51a gibt ein H-Niveaufreigabesignal C P0 aus, wenn dieser beispielsweise durch ein an dem vorliegenden Anschluss (nicht dargestellt) bereitgestelltes L-Niveausignal zurückgesetzt wird. Die FF-Schaltkreise 51b bis 51d geben L-Niveau Freigabesignal in C P 1 bis CP3 aus, wenn diese durch beispielsweise ein an dem vorliegenden Anschluss (nicht dargestellt) bereitgestelltes L-Niveausignal zurückgesetzt werden. Die FF-Schaltkreise 51a bis 51d geben die Freigabesignale CP0 bis CP3 aus, welche dasselbe Niveau wie die Datenanschlüsse aufweisen, entsprechend einem H-Niveau Verzögerungs-Strobe-Signal DQSd. Die Freigabesignale C P0 bis CP 3 sind in dem in 1 dargestellten Freigabesignal EN1 umfasst.
  • Wie in 3B dargestellt, umfasst der BL-Zähler 42 4 Flipflop (F F) Schaltkreise 52a bis 52d. Die FF-Schaltkreise 52a bis 52b sind beispielsweise ein D-Typ Flipflop Schaltkreis. Das inverse Strobe-Signal xDQSd wird an den Taktanschlüssen der FF-Schaltkreise 52a bis 52d bereitgestellt. Das inverse Strobe-Signal x N DQSd wird beispielsweise erzeugt, wenn ein Inverterschaltkreis (nicht dargestellt) das Verzögerungs-Strobe-Signal DQSd logisch invertiert, welches vor von dem in 1 dargestellten DLL Schaltkreis 31b ausgegeben ist. Der Inverterschaltkreis kann in dem Steuersignal-Erzeugungsschaltkreis 35 (z.B. vorhergehende Stufe von BL-Zähler 42) umfasst sein oder kann in dem DLL Schaltkreis 31b umfasst sein. Der Zeitpunkt der abfallenden Flanke des Verzögerungs-Strobe-Signals DQSd ist identisch zu dem Zeitpunkt der ansteigenden Flanke des inversen Strobe-Signals xDQSd. Somit wird dem BL-Zähler 42, welcher derselbe Schaltkreis wie der BL-Zähler 41 ist, mit dem inversen Strobe-Signal xDQSd versorgt und erzeugten die Freigabesignale CN0 bis CN3, welche zu der abfallenden Flanke (negative Flanke) des Verzögerungs-Strobe-Signals DQSd gehören.
  • Die Ausgangsanschlüsse (Q) des FF-Schaltkreises 52a bis 52c sind mit den Eingangsanschlüssen (Datenanschlüssen D) der FF-Schaltkreise 52b bis 52d jeweils verbunden. Der Ausgangsanschluss (Q) des FF-Schaltkreises 52d ist mit dem Eingangsanschluss (Datenanschluss D) des FF-Schaltkreises 52a verbunden. Der FF-Schaltkreis 52a gibt ein H-Niveaufreigabesignal C N0 aus, wenn diese beispielsweise durch ein an dem vorliegenden Anschluss (nicht dargestellt) bereitgestelltes L-Niveausignal zurückgesetzt wird. Die FF-Schaltkreise 52b bis 52d geben L-Niveaufreigabesignal alle C N1 bis CN 3 aus, wenn diese beispielsweise durch einen an dem vorliegenden Anschluss (nicht dargestellt) bereitgestelltes L-Niveau Signal zurückgesetzt werden. Die FF-Schaltkreise 52a bis 52d geben die Freigabesignale CN0 bis CN3 aus, welche dasselbe Niveau wie die Datenanschlüsse entsprechend einem H-Niveau inversen Strobe-Signal xDQSd aufweisen. Die Freigabesignal C N0 bis CN 3 sind in dem in 1 dargestellten Freigabesignal EN1 umfasst.
  • Wie in 4 dargestellt umfasst der Hinweis-Steuerschaltkreis 43 Flipflop (F F) Schaltkreise 53a, 53b, 53c, ..., 53n – 1, 53n und einen Multiplexer 54 (M U X). Die FF-Schaltkreise 53 bis 53n sind beispielsweise ein D-Typ-D-Flipflop-Schaltkreis die FF-Schaltkreise 53a bis 53n sind in Serie verbunden. Und zwar ist der Ausgangsanschluss (Q) des FF-Schaltkreises 53a in der ersten Stufe mit dem Eingangsanschluss (Datenanschluss D) des FF-Schaltkreises 53b in der zweiten Stufe verbunden. Der Ausgangsanschluss (Q) des FF-Schaltkreises 53b ist mit dem Eingangsanschluss (Datenanschluss D) des FF-Schaltkreises 53c in der dritten Stufe verbunden. Der Ausgangsanschluss (Q) des FF-Schaltkreises 53n – 1 ist in der (n – 1)-ten Stufe mit dem Eingangsanschluss (Datenanschluss D) des FF-Schaltkreises 53n in der (m)-ten Stufe verbunden.
  • Das Kerntaktsignal CKc ist an den Taktanschlüssen der FF-Schaltkreise 53a bis 53n bereitgestellt. Das Auslesesteuersignal RC NT ist an dem Eingangsanschluss (Datenanschluss D) des ersten FF-Schaltkreises 53a bereitgestellt die FF-Schaltkreise 53a bis 53n geben jeweils Signale RCa bis RCn aus, welche dasselbe Niveau wie der Datenanschluss aufweisen, entsprechend einem H-Niveaukerntaktsignal CKc. Die Signale RCa bis RCn werden dem Multiplexer 54 bereitgestellt.
  • Der Multiplexer 54 ist mit dem Übertragungseinstellwert FSP versorgt. Der Multiplexer 54 Welt eines der Signale RCa bis RCn entsprechend dem Übertragungseinstellwert FSP aus und gibt einen Hinweissteuersignal P C N T aus, welches dasselbe Niveau wie das ausgewählte Signal aufweist.
  • Das Auslesesteuersignal RC NT ist mit dem FF-Schaltkreis 53a versorgt. Die Ausgabesignale RCa bis RCn – 1 des FF-Schaltkreises 53a bis 53n – 1 werden den Datenanschlüssen der FF-Schaltkreise 53b bis 53n jeweils bereitgestellt. Somit leiten die FF-Schaltkreise 53a bis 53n das Auslesesteuersignal RC NT entsprechend dem Kerntaktsignal CKc sequenziell weiter. Mit anderen Worten verzögern die FF-Schaltkreise 53a bis 53n das Auslesesteuersignal RC NT und geben die Signale RCa bis RCn jeweils aus die Verzögerungszeit eines jeden der FF-Schaltkreise 53a bis 53n gehören zu einem Zyklus des Kern Taktsignals CKc der Multiplexer 54 entfällt eines der Signale RCa bis RCn entsprechend dem Übertragungseinstellwert FSP aus. Somit erzeugt der Hinweis-Steuerschaltkreis 43 das Hinweissteuersignal P ECN T durch verzögern des Auslesesteuersignals RC NT um die Zyklus anzahlen des Kerntaktsignals CKc, welches zu dem Übertragungseinstellwert FSP gehört. Das Hinweissteuersignal P ECN T wird dem BL-Zähler 44 bereitgestellt.
  • Der BL-Zähler 44 ist beispielsweise ein VIERTEL 1-HORT ZUSTAND-Zähler. Der BL-Zähler 44 wird zum Erzeugen eines zweiten Freigabesignals E N2 verwendet. Der BL-Zähler 44 zählt die Kerntaktsignale CKc und erzeugt Freigabesignal C00 bis C03
  • Der BL-Zähler 44 umfasst 4 Flipflop (FF) Schaltkreise 55a bis 55d. Die FF-Schaltkreise 55a bis 55d sind beispielsweise ein D-Typ Flipflop-Schaltkreis.
  • Der FF-Schaltkreis 55a umfasst einen Freigabeanschluss (E N) und das Hinweissteuersignal P ECN T wird dem Freigabeanschluss (E N) bereitgestellt. Das Kerntaktsignals CKc wird Taktanschlüssen der FF-Schaltkreise 55a bis 55d bereitgestellt. Die Ausgangsanschlüsse (Q) der FF-Schaltkreise 55a bis 55c sind jeweils mit den Eingangsanschlüssen (Datenanschlüssen) der FF-Schaltkreise 55b bis 55d verbunden. Der Ausgangsanschluss (Q) des FF-Schaltkreises 55d ist mit dem Eingangsanschluss (Datenanschluss) des FF-Schaltkreises 55a verbunden.
  • Der FF-Schaltkreis 55a gibt ein H-Niveaufreigabesignal C 0 0 aus, wenn dieser durch ein an einem voreingestellten (KORRIGIERE das vorher am) Anschluss (nicht dargestellt) vorgesehenes L-Niveausignal zurückgesetzt werden. Wenn das Hinweissteuersignal P ECN T das H Niveau ist, gibt der FF-Schaltkreis 55a das Freigabesignal C 0 0 aus, welches dasselbe Niveau wie der Datenanschluss aufweist, entsprechend dem Kerntaktsignals CKc die FF-Schaltkreise 55b bis 55b geben die Freigabesignal C 0 1 bis C 0 3 entsprechend den Freigabesignal in C 0 0 bis C 0 2 jeweils aus. Der FF-Schaltkreis 55a gibt das Freigabesignal C 0 0 basierend auf dem Freigabesignal C 0 3 aus. Die Freigabesignal C00 bis C03 sind in dem in 1 dargestellten Freigabesignal E N2 umfasst.
  • Wie in 2 dargestellt umfasst der asynchrone Übertragungsschaltkreis 33 einen ersten Halteschaltkreis 33a und einen zweiten Halteschaltkreis 33b. Der erste Halteschaltkreis 33a ist ein Beispiel eines ersten Halteschaltkreises. Der zweite Halteschaltkreis 33b ist ein Beispiel eines zweiten Halteschaltkreises.
  • Der erste Halteschaltkreis 33a ist mit dem Verzögerungs-Strobe-Signal DQSd, dem inversen Strobe-Signal xDQSd und den Freigabesignal in C P 0 bis C P3, C N0 bis C 3 versorgt. Der zweite Halteschaltkreis 33b ist mit dem Kerntaktsignal CKc und den Freigabesignalen C00 bis C03 versorgt.
  • Wie in 5 dargestellt, umfasst der erste Halteschaltkreis 33a 8 Flipflop (FF-Schaltkreise 610 bis 617. Die FF-Schaltkreise 610 bis 617 sind Beispiele eines D-Typ Flipflop Schaltkreises. Die Empfangsdaten RDQ sind an den Eingangsanschlüssen (Datenanschlüssen D) des FF-Schaltkreises 610 bis 617 vorgesehen.
  • Die Freigabesignal C P0 bis P C3 sind an den Freigabeanschlüssen (E N) der FF-Schaltkreise 610, 612, 614, 616 jeweils vorgesehen. Das Verzögerungs-Strobe-Signal DQSd wird an den Taktanschlüssen der FF-Schaltkreise 610, 612, 614, 616 vorgesehen. Wenn die Freigabesignal C P0 bis C P3 das H Niveau sind, halten die FF-Schaltkreise 610, 612, 614, 616 die Empfangsdaten R EQ entsprechend dem H-Niveau Verzögerungs-Strobe-Signal DQSd und geben Signale D D0, D D2, D D4, D D6 aus, welche dasselbe Niveau wie die gehaltenen Empfangsdaten RDQ aufweisen. Das heißt, die FF-Schaltkreise 610, 612, 614, 616 halten die Empfangsdaten RDQ bei dem Zeitpunkt der ansteigenden Flanke des Verzögerungs-Strobe-Signals DQSd und geben jeweils die Signale D D0, D D2, D D4, D D6 aus, welche das zu den gehaltenen Empfangsdaten RDQ zugehörige Niveau aufweisen.
  • Die Freigabesignal C N0 bis C 3 werden den Freigabeanschlüssen (E N) der FF-Schaltkreise 611, 613, 615, 617 jeweils bereitgestellt. Das inverse Strobe-Signal xDQSd wird den Taktanschlüssen der FF-Schaltkreise 611, 613, 615, 617 bereitgestellt. Wenn die Freigabesignal C N0 bis C M3 das H Niveau aufweisen, halten die FF-Schaltkreise 611, 613, 615, 617 die Empfangsdaten R EQ entsprechend dem inversen H-Niveau Strobe-Signal xDQSd und jeweiligen Ausgabesignalen D D1, D D3, D D5, D D7, welche dasselbe Niveau wie die gehaltenen Empfangsdaten RDQ aufweisen. Das heißt, die FF-Schaltkreise 611, 613, 615, 617 halten die Empfangsdaten zu dem Zeitpunkt der abfallenden Kante des Verzögerungs-Strobe-Signals DQSd und geben jeweils das Signal D D1, D D3, D D5, D D7 aus, welches das zu den gehaltenen Empfangsdaten RDQ zugehörige Niveau aufweisen.
  • Der zweite Halteschaltkreis 33b umfasst 8 Flipflop (F F) Schaltkreise 620 bis 627. Die FF-Schaltkreise 620 bis 627 sind beispielsweise ein D-Typ-D-Flipflop-Schaltkreis.
  • Das Kerntaktsignal CKc wird den Taktanschlüssen der FF-Schaltkreise 620 bis 627 bereitgestellt. Die Signale D T0 bis D D7 werden den Eingangsanschlüssen (Datenanschlüssen D) der FF-Schaltkreise 620 bis 627 bereitgestellt. Das Freigabesignal C 0 0 wird den Freigabeanschlüssen (E N) der FF-Schaltkreise 620, 621 bereitgestellt. Das Freigabesignal C 0 1 wird den Freigabeanschlüssen (E N) der FF-Schaltkreise 622, 623 bereitgestellt. Das Freigabesignal C 0 2 wird den Freigabeanschlüssen (E N) der FF-Schaltkreise 624, 625 bereitgestellt. Das Freigabesignal C 0 3 wird den Freigabeanschlüssen (E N) der FF-Schaltkreise 696, 627 bereitgestellt.
  • Wenn das Freigabesignal C 0 0 das H Niveau aufweist, halten die FF-Schaltkreise 620, 621 die Signale D T0, D D1 entsprechend dem H Niveaukerntaktsignal CKc und dem geben jeweils Ausgangsdaten CD0, CD1 aus, welche dasselbe Niveau wie die gehaltenen Signale D T0, D D1 aufweisen. Auf dieselbe Weise, wenn die Freigabesignal C 0 1 bis C 0 3 das H Niveau aufweisen, halten die FF-Schaltkreise 622 bis 627 die Signale D D2 bis D D7 entsprechend dem H Niveaukerntaktsignal CKc und geben jeweils Ausgangsdaten CD2 bis CD7 aus, welche dasselbe Niveau wie die gehaltenen Signale D D2 bis D D7 aufweisen.
  • Somit hält der erste Halteschaltkreis 33a die Empfangsdaten RDQ und erzeugt die Signale D T0 bis D D7 zu dem Zeitpunkt, welcher von dem Verzögerungs-Strobe-Signal DQSd abhängt. Der erste Halteschaltkreis 33a gehört zu der RDQS Domain. Der zweite Halteschaltkreis 33d hält die Signale D T0 bis D D7 und erzeugt die Ausgangsdaten CD0 bis CD7 zu dem Zeitpunkt, welcher von dem Kerntaktsignal CKc abhängt. Der zweite Halteschaltkreis 33b gehört zu der Kerntaktdomain.
  • In 6 dargestellt, umfasst der Musterdaten-Erzeugungsschaltkreis 36 einen ersten Datenerzeugungsschaltkreis 36a und einen zweiten Datenerzeugungsschaltkreis 36b
  • Der erste Datenerzeugungsschaltkreis 36a erzeugt Bestimmungsmusterdaten Tda basierend auf dem Verzögerungs-Strobe-Signal DQSd und dem Freigabesignal C P3. Die Bestimmungsmusterdaten Tda sind ein Beispiel von ersten Bestimmungsmusterdaten.
  • Der erste Datenerzeugung Schalker 6 und 30a umfasst einen FF-Schaltkreis 71a und einen Wärter Schaltkreis 72a. Der FF-Schaltkreis 71a ist beispielsweise ein D-Flipflop Schaltkreis, welcher einen Freigabeanschluss (E N) umfasst. Das Verzögerungs-Strobe-Signal DQSd wird dem Taktsignal des FF-Schaltkreises 71a bereitgestellt. Das Freigabesignal C P3 wird dem Freigabeanschluss (E N) des FF-Schaltkreises einen 70a bereitgestellt. Der Ausgangsanschluss des FF-Schaltkreises an 70a ist mit dem Eingangsanschluss des Inverterschaltkreises 72a verbunden. Der Ausgangsanschlusses Inverterschaltkreis 72a ist mit dem Dateneingangsanschluss des FF-Schaltkreises 71a verbunden.
  • In einer Zeitperiode, wenn das Freigabesignal C P3 das H-Niveau ist, gibt der FF-Schaltkreis 71a die Bestimmungsmusterdaten TD a aus, welche dasselbe Niveau wie der Dateneingangsanschluss aufweist, basierend auf der ansteigenden Kante des Verzögerungs-Strobe-Signals DQSd. Der Inverterschaltkreis 72a stellt ein logisch inverses Signal der Bestimmungsmusterdaten TD a dem Dateneingangsanschluss des FF-Schaltkreises 71a bereit. Somit invertiert in der Zeitperiode, wenn das Freigabesignal C P3 das H Niveau ist, der erste Datenerzeugungsschaltkreis 36a das logische Niveau der Bestimmungsmusterdaten TD a zu dem Zeitpunkt der ansteigenden Flanke des Verzögerungs-Strobe-Signals DQSd.
  • Der zweite Datenerzeugungsschaltkreis 36b erzeugt Bestimmungsmusterdaten TD b basierend auf dem inversen Strobe-Signal x DQSd und dem Freigabesignal C M3. Die Bestimmungsmusterdaten TD b sind ein Beispiel von zweiten Bestimmungsmusterdaten.
  • Der zweite Datenerzeugungsschaltkreis 36b umfasst einen FF-Schaltkreis 71b und einen Inverterschaltkreis 72b. Der FF-Schaltkreis 71b ist beispielsweise ein D-Flipflop Schaltkreis, welcher einen Freigabeanschluss (E N) umfasst. Das inverse Strobe-Signal xDQSd wird dem Taktanschluss des FF-Schaltkreises 71b bereitgestellt. Das Freigabesignal C N3 wird dem Freigabeanschluss E N) des FF-Schaltkreises 71b bereitgestellt. Der Ausgangsanschluss des FF-Schaltkreises 71b ist mit dem Eingangsanschluss des Inverterschaltkreises 72b verbunden. Der Ausgangsanschluss des Inverterschaltkreises 72b ist mit dem Dateneingangsanschluss des FF-Schaltkreises 71b verbunden.
  • In einer Zeitperiode, wenn das Freigabesignal C N3 das H Niveau ist, gibt der FF-Schaltkreis 71b die Bestimmungsmusterdaten TD b aus, welche dasselbe Niveau wie der Dateneingangsanschluss aufweisen, basierend auf der ansteigenden Flanke des inversen Strobe-Signals xDQSd oder der abfallenden Flanke des Verzögerungs-Strobe-Signals DQSd. Der Inverterschaltkreis 72b stellt ein logisches inverses Signal der Bestimmungsmusterdaten TD b dem Dateneingangsanschluss des FF-Schaltkreises einen 70b bereit. Somit invertiert in der Zeitperiode, wenn das Freigabesignal C N3 das H Niveau ist, der zweite Datenerzeugungsschaltkreis 36b das logische Niveau der Bestimmungsmusterdaten TD b zu dem Zeitpunkt der ansteigenden Flanke des inversen Strobe-Signals xDQSd (abfallende Flanken des Verzögerungs-Strobe-Signals DQSd).
  • Wie in 2 dargestellt, umfasst der asynchrone Übertragungsschaltkreis 37 einen ersten Halteschaltkreis 37a und einen zweiten Halteschaltkreis 37b. Der erste Halteschaltkreis 37a ist ein Beispiel eines dritten Halteschaltkreises. Der zweite Halteschaltkreis 37b ist ein Beispiel eines vierten Halteschaltkreises.
  • Der erste Halteschaltkreis 37a wird mit dem Verzögerungs-Strobe-Signal DQSd, dem inversen Strobe-Signal xDQSd und den Freigabesignal in C P0 bis C P3, CN0 bis CN3 versorgt. Der zweite Halteschaltkreis 37b wird mit dem Kerntaktsignal CKc unter den Freigabesignalen C00 bis C03 versorgt.
  • Wie in 6 dargestellt, umfasst auf dieselbe Weise wie der in 5 dargestellte erste Halteschaltkreis 33a der erste Halteschaltkreis 37a FF-Schaltkreise 810 bis 817. Die FF-Schaltkreise 810 bis 817 sind beispielsweise ein D-Typ-D-Flipflop-Schaltkreis. Das Verzögerungs-Strobe-Signal DQSd wird den Taktanschlüssen der FF-Schaltkreise 810, 812, 814, 816 bereitgestellt. Die Bestimmungsmusterdaten TD a werden den Eingangsanschlüssen (Datenanschlüssen D) der FF-Schaltkreise 810, 812, 814, 816 bereitgestellt. Die Freigabesignale C P0, C P 1, C P2, C P3 werden den Freigabeanschlüssen (E N) der FF-Schaltkreise 810, 812, 814, 816 jeweils bereitgestellt.
  • Wenn das Freigabesignal C P0 das H Niveau ist, hält der FF-Schaltkreis 810 die Bestimmungsmusterdaten TD a zu dem Zeitpunkt einer ansteigenden Flanke des Verzögerungs-Strobe-Signals DQSd und gibt ein Übertragungssignal D T0 aus, welches dasselbe Niveau wie die gehaltenen Bestimmungsmusterdaten TD a aufweist. Auf dieselbe Weise, wenn die Freigabesignal C B1, C P2, C P3 das H Niveau sind, halten die FF-Schaltkreise 812, 814, 816 die Bestimmungsmusterdaten TD a zu dem Zeitpunkt der ansteigenden Flanke des Verzögerungs-Strobe-Signals DQSd und geben jeweils Übertragungssignale D T2, D T4, D T6 aus, welche dasselbe Niveau wie die gehaltenen Bestimmungsmusterdaten TD a aufweisen. Somit geben die FF-Schaltkreise 810, 812, 814, 816 jeweils die Übertragungssignale D T0, D T2, D T4, D T6 aus, welche das zu den Bestimmungsmusterdaten TD a zu dem Zeitpunkt der ansteigenden Flanke des Verzögerungs-Strobe-Signals DQSd zugehörige Niveau aufweisen.
  • Das inverse Strobe-Signal xDQSd wird den Taktanschlüssen der FF-Schaltkreise 811, 813, 815, 817 bereitgestellt. Die Bestimmungsmusterdaten TD b werden den Eingangsanschlüssen (Datenanschlüssen D) der FF-Schaltkreise 811, achter 13, 815, 817 bereitgestellt. Die Freigabesignal in C N0, C N1, C N2, C N3 werdenden Freigabeanschlüssen (E N) der FF-Schaltkreise 811, 813, 815, 817 jeweils bereitgestellt.
  • Wenn das Freigabesignal C N0 das H Niveau ist, hält der FF-Schaltkreis 811 die Bestimmungsmusterdaten TD b zu dem Zeitpunkt der ansteigenden Flanke des inversen Strobe-Signals xDQSd und gibt ein Übertragungssignal D T1 aus, welches dasselbe Niveau wie die gehaltenen Bestimmungsmusterdaten TD b aufweist. Auf dieselbe Weise, wenn die Freigabesignal C N1 bis C N3 das H Niveau sind, halten die FF-Schaltkreise 813, 815, 817 die Bestimmungsmusterdaten TD b zu dem Zeitpunkt der ansteigenden Flanke des inversen Strobe-Signals x DQSd und geben jeweils Übertragungssignale D T3, DT 5, DT 7 aus, welche dasselbe Niveau wie die gehaltenen Bestimmungsmusterdaten TD b aufweisen. Somit geben die FF-Schaltkreise 811, 813, 815, 817 jeweils die Übertragungssignale D T1, D T3, D T5, DT 7 aus, welche dasselbe Niveau wie bitte die Bestimmungsmusterdaten TD b zu dem Zeitpunkt der abfallenden Flanke des Verzögerungs-Strobe-Signals DQSd aufweisen.
  • Somit ermöglicht der erste Halteschaltkreis 37a die Haltefunktion basierend auf den Freigabesignal in C P0 bis C P3, CN0 bis CN3. Der Halteschaltkreis 37a hält die Bestimmungsmusterdaten TD a, T D b jeweils auf der ansteigenden Flanke und der abfallenden Flanke des Verzögerungs-Strobe-Signals DQSd und erzeugt die Übertragungssignale D T0 bis D T 7.
  • Auf dieselbe Weise wie der in 5 dargestellte zweite Halteschaltkreis 33b umfasst der zweite Halteschaltkreis 37b FF-Schaltkreise 820 bis 827. Die FF-Schaltkreise 820 bis 800 siebenundzwanzigsten beispielsweise ein D Typ-D-Flipflop-Schaltkreis. Das Kerntaktsignal CKc wird den Taktanschlüssen der FF-Schaltkreise 820 bis 827 bereitgestellt. Die Übertragungssignale D T0 bis DT 7 werden jeweils den Eingangsanschlüssen (Datenanschlüssen D) der FF-Schaltkreise 820 bis 827 bereitgestellt. Das Freigabesignal C 0 0 wird den Freigabeanschlüssen (E N) der FF-Schaltkreise 820, 821 bereitgestellt. Das Freigabesignal C 0 1 wird den Freigabeanschlüssen (E N) der FF-Schaltkreise ab 822, 823 bereitgestellt. Das Freigabesignal C 0 2 wird den Freigabeanschlüssen (E N) der FF-Schaltkreise 824, 825 bereitgestellt. Das Freigabesignal C 0 3 wird den Freigabeanschlüssen (E N) der FF-Schaltkreise 800 sechsten 20, 827 bereitgestellt.
  • Wenn das Freigabesignal C 0 0 das H Niveau ist, halten die FF-Schaltkreise 820, 821 die Übertragungssignale D T0, D T1 zu dem Zeitpunkt der ansteigenden Flanke des Kerntaktsignals CKc und geben jeweils Bestimmungsdaten C T0, C T1 aus, welche dasselbe Niveau wie die gehaltenen Übertragungssignale D T0, D T1 aufweisen. Auf dieselbe Weise halten, wenn das Freigabesignal C 0 1 das H Niveau ist, die FF-Schaltkreise die Übertragungssignale D T2, D T3 zu dem Zeitpunkt der ansteigenden Flanke des Kerntaktsignals CKc und geben jeweils Bestimmungsdaten C T2, C T3 aus, welche dasselbe Niveau wie die gehaltenen Übertragungssignale D T2, D T3 aufweisen. Wenn das Freigabesignal C 0 2 das H Niveau ist, halten die FF-Schaltkreise 824, 825 die Übertragungssignale D T4, W T5 bei dem Zeitpunkt der ansteigenden Flanke des Kerntaktsignals CKc und geben jeweils Bestimmungsdaten C T4, C T5 aus, welche dasselbe Niveau wie die gehaltenen Übertragungssignale D T4, D T5 aufweisen. Wenn das Freigabesignal C 0 3 das H Niveau ist, halten die FF-Schaltkreise 800 sechsten 20, 827 die Übertragungssignale D T6, DT 7 zu dem Zeitpunkt der ansteigenden Flanke des Kerntaktsignals CKc und geben jeweils Bestimmungsdaten C T6, CT 7 aus, welche dasselbe Niveau wie die gehaltenen Übertragungssignale D T6, DT 7 aufweisen
  • Somit geben die FF-Schaltkreise 820 bis 827 die Bestimmungsdaten C T0 bis C T 7 jeweils aus, welche das zu den Übertragungssignalen D T0 bis D T 7 zu dem Zeitpunkt der ansteigenden Flanke des Kerntaktsignals CKc zugehörige Niveau aufweisen. Der zweite Halteschaltkreis 37b ermöglicht die Haltefunktion basierend auf den Freigabesignalen C00 bis C03. Der zweite Halteschaltkreis 37b hält die Übertragungssignale D T0 bis D T 7 an der ansteigenden Flanke des Kerntaktsignals CKc und erzeugt die Bestimmungsdaten C T0 bis C T 7.
  • Wie in 7 dargestellt, umfasst der Bestimmungsschaltkreis 38 einen Erwartungswertdatenerzeugungsschaltkreis 38a. Der Erwartungswertdatenerzeugungsschaltkreis 38a umfasst einen FF-Schaltkreis 91a und einen Inverterschaltkreis 91b.
  • Das Kerntaktsignal CKc wird dem Eingangsanschluss des FF-Schaltkreises 91a bereitgestellt. Das Freigabesignal C 0 0 wird dem Freigabeanschluss (E N) des SS Schaltkreises eine 90a bereitgestellt. Der Ausgangsanschluss (Q) des FF-Schaltkreis 91a ist mit dem Eingangsanschluss des Inverterschaltkreises eine 90b verbunden. Der Ausgangsanschluss des Inverterschaltkreises eine 90b ist mit dem Dateneingangsanschluss des FF-Schaltkreises einer 90a verbunden.
  • In einer Zeitperiode, wenn das Freigabesignal C 0 0 das H Niveau ist, gibt der FF-Schaltkreis einer 90a Erwartungswertdaten E D aus, welche denselben Wert wie der Dateneingangsanschluss zu dem Zeitpunkt der ansteigenden Flanke des Kerntaktsignals CKc aufweisen. Deren Leiter Schaltkreis einer 90b stellt ein logisch inverses Signal der Erwartungswertdaten E C dem FF-Schaltkreis 91a bereit.
  • Der Bestimmungsschaltkreis 38 umfasst ebenso exklusive ODER (B x ODER) Schaltkreise 920 bis 927. Die Erwartungswertdaten E die werden den E x ODER Schaltkreisen 920 bis 927 bereitgestellt. Zusätzlich werden die Bestimmungsdaten C T0 bis C T 7 den E x ODER Schaltkreisen 920 bis 927 jeweils bereitgestellt. Der E x ODER Schaltkreisen 920 vergleicht die Erwartungswertdaten E die mit den Bestimmungsdaten C T0 und erzeugt ein Bestimmungssignal E X 0, welches das zu dem Vergleichsergebnis gehörige Niveau aufweist. Der E x ODER Schaltkreisen 920 erzeugt ein L-Niveaubestimmungssignal E X 0, wenn der Logiker Wert der Erwartungswertdaten E D identisch zu dem Logikwert der Bestimmungsdaten C T0 ist, und erzeugt ein Haar-Niveaubestimmungssignal E X 0, wenn der Logik sichert der Erwartungswertdaten E die sich von dem Logikgefährt der Bestimmungsdaten C T0 unterscheidet. Auf dieselbe Weise erzeugen die E X ODER Schaltkreise 921 bis 927 jeweils L-Niveaubestimmungssignale T x1 bis E X 7, wenn der Logiker Wert der Erwartungswertdaten E D identisch zu den Logikwerten der Bestimmungsdaten C T1 bis C T 7 ist. Die E X ODER Schaltkreise 921 bis 927 erzeugen jeweils H-Niveaubestimmungssignale E x1 bis E X 7, wenn der Logiker Wert der Erwartungswert hatten E D sich von den Logikwerten der Bestimmungsdaten C T1 bis CT 7 unterscheidet.
  • Der Einstellwert-Berechnungsschaltkreis 39 erzeugt den Übertragungseinstellwert FSP und den Verzögerungseinstellwert FSL basierend auf dem Übertragungsinitialwert FS0 und den Bestimmungssignalen E X 0 bis E X 7.
  • Der Bestimmungsschaltkreis 38, welche die Bestimmungssignale E X 0 bis E X 7 erzeugt, ist angeordnet, um zu bestimmen, ob der Startzeitpunkt des zweiten Halteschaltkreises 37b, dargestellt in 2, oder der Zeitpunkt zum Erzeugen der Freigabesignal C00 bis C03 für das Verzögerungs-Strobe-Signal DQSd geeignet ist oder nicht. Somit muss der Einstellwert-Berechnungsschaltkreis 39 nur ein Bestimmungssignal verwenden, welches basierend auf den Freigabesignal C00 bis C03 erzeugt ist.
  • Der Einstellwert-Berechnungsschaltkreis 39 verwendet beispielsweise die Bestimmungssignale E X 0, E x1 zum Berechnen des Übertragungseinstellwerts FSP und des Verzögerungseinstellwerts FSL. Die Bestimmungsdaten C T0 sind ein Beispiel von ersten Bestimmungsdaten. Die Bestimmungsdaten C T1 sind ein Beispiel von zweiten Bestimmungsdaten. Das Bestimmungssignal E X 0 ist ein Beispiel eines ersten Bestimmungssignals. Das Bestimmungssignal E x1 ist ein Beispiel eines zweiten Bestimmungssignals. Der Einstellwert-Berechnungsschaltkreis 39 berechnet einen Korrekturwert basierend auf den Werten der Bestimmungssignale E X 0, E x1. Beispielsweise, wenn die Bestimmungssignale E X 0, E x1 gleich „0 0“ sind, wird der Korrekturwert auf „0“ eingestellt. Wenn der Wert der Bestimmungssignale E X 0, E x1 gleich „0 1“ ist, wird der Verbindungswert gleich „plus 1“ eingestellt. Wenn der Wert der Bestimmungssignale E X 0, E x1 gleich „10“ ist, wird der Verbindungswert gleich „–1“ eingestellt.
  • Der Einstellwert-Verbindungschaltkreis 39 umfasst ein Register (nicht dargestellt). Der Einstellwert-Rechnung Schalkes 39 speichert anfänglich den Übertragungsinitialwert F S0 in dem Register. Der Einstellwert-Berechnung Schalkes 39 berechnet einen Übertragungsweg Einstellwert FSP basierend auf dem von den Bestimmungssignalen E X 0, E x1 abgeleiteten Korrekturwert und dem in dem Register gespeicherten Wert. Der Einstellwert-Berechnung Schalkes 39 aktualisiert den in dem Register gespeicherten Wert mit dem Übertragungseinstellwert FSP. Der Einstellwert-Berechnungsschalkreis 39 berechnet ebenso einen Verzögerungseinstellwert FSL basierend auf dem Übertragungseinstellwert FSP und speichert den berechneten Verzögerungseinstellwert FSL in dem Register.
  • Der Einstellwert-Berechnung Schalkes 39 aktualisiert den Übertragungseinstellwert FSP und den Verzögerungseinstellwert FSL basierend auf dem aus den Bestimmungssignalen E X 0, E x1 berechneten Korrekturwert. Der Einstellwert-Berechnung Schalkes 39 beispielsweise fügt den Korrekturwert zu dem Übertragungseinstellwert FSP hinzu, welche von dem Register abgerufen ist, und speichert das Additionsergebnis in dem Register als einen neuen Übertragungseinstellwert FSP. Der Einstellwert-Berechnung Schalkes 39 gibt den neuen Übertragungseinstellwert FSP aus. Auf dieselbe Weise subtrahiert der Einstellwert-Berechnung Schalkes 39 beispielsweise den Korrekturwert von dem Verzögerungseinstellwert FSL, welcher von dem Register abgerufen ist, und speichert das Subtraktionsergebnis in dem Register als einen neuen Verzögerungseinstellwert FSL. Der Einstellwert-Berechnung Schalkes 39 gibt den 9 Verzögerungseinstellwert FSL aus.
  • Der Verzögerungskompensationsschaltkreis 34 umfasst FF-Schaltkreise 101a bis 101m und einen Multiplexer 102 (M U X). Die FF-Schaltkreise 101a bis 101m sind miteinander in Serie verbunden. Das Kerntaktsignal CKc wird an den Taktanschlüssen der FF-Schaltkreise 101a bis 101m bereitgestellt. Die Ausgangsdaten CD werden von dem asynchronen Übertragungsschaltkreis 33 an den FF-Schaltkreis 101a in der ersten Stufe bereitgestellt.
  • Multiplexer 102 empfängt Ausgangssignale CD a bis CD m von den FF-Schaltkreisen 101a bis 101m. Der Multiplexer 102 gibt Auslesedaten R und die, welche identisch zu den Ausgangssignalen CD a bis CD m sind, entsprechend dem Verzögerungseinstellwert FSL aus.
  • 8 stellt den durch den Einstellwert-Berechnungsschaltkreis 39 ausgeführten Prozess dar.
  • In Schritt 101 stellt der Einstellwert-Berechnung Schalkes 39 einen Standardwert ein. Der Einstellwert-Berechnung Schalkes 39 stellt den Standardwert des Übertragungseinstellwert FSP auf den Übertragungsinitialwert FSO ein, welcher von der in 1 dargestellten Speichersteuereinheit 21 bereitgestellt ist. Der Einstellwert-Berechnung Schalkes 39 berechnet ebenso einen Verzögerung Anfangswert, welcher zu dem Übertragungseinstellwert F S0 gehört, und stellt den Standardwert des Verzögerungseinstellwert FSL auf den Verzögerung Anfangswert ein.
  • Der Einstellwert-Berechnung Schalkes 39 bestimmt, ob jedes der Bestimmungssignale E X 0, E x1, welche von dem in 7 dargestellten Bestimmungsschaltkreis 38 ausgegeben sind, eine „O K Bestimmung“ oder eine „N G Bestimmung“ angegeben. In der Beschreibung bezeichnet „N G“ nicht gut oder das Gegenteil von „O K“. Wenn die Werte der Bestimmungssignale E X A0, E x1 jeweils „0“ sind, bestimmt der Einstellwert-Berechnung Schalkes 39, dass die Bestimmungssignale E X 0, E x1 eine „O K Bestimmung“ angegeben. Wenn die Werte der Bestimmungssignale E X 0, E x1 jeweils „1“ sind, bestimmt der Einstellwert-Bestimmungsschaltkreis 39, dass die Bestimmungssignale E X 0, E x1 eine „N G Bestimmung“ angeben.
  • In Schritt 112, wenn das Bestimmungssignal E X 0 eine „O K Bestimmung“ angibt und das Bestimmungssignal E x1 eine „N G Bestimmung“ angibt, fährt der Einstellwert-Berechnung Schalkes 39 mit Schritt 113 fort. Das Fortfahren mit Schritt 113 wird ausgeführt, wenn „das DQS relativ zu dem Einstellwert verspätet ist (Taktersetzungszeitpunkt)“. In Schritt 113 fügt der Einstellwert-Berechnung Schalkes 39 „plus 1“ zu dem Übertragungseinstellwert FSP und „–1“ zu dem Verzögerungseinstellwert FSL hinzu. Dann fährt der Einstellwert-Berechnungswerkes 39 mit Schritt 112 fort.
  • In Schritt 114, wenn das Bestimmungssignal E X 0 eine „N G Bestimmung“ angibt und das Bestimmungssignal E x1 eine „O K Bestimmung“ angibt, fährt der Einstellwert-Berechnung Schalkes 39 mit Schritt 115 fort. Das Fortfahren mit Schritt 115 wird ausgeführt, wenn „dass die QS relativ zu dem Einstellwert früh ist“. In Schritt 115 fügt der Einstellwert-Berechnung Schalkes 39 „–1“ zu dem Übertragungseinstellwert FSP und „plus 1“ zu dem Verzögerungseinstellwert FSL hinzu. Der Einstellwert-Berechnung Schalkes 39 fährt mit Schritt 112 fort.
  • In Schritt 116, wenn das Bestimmungssignal E X 0 eine „O K Bestimmung“ angibt und das Bestimmungssignal E x1 eine „O K Bestimmung“ angibt, bestimmt der Einstellwert-Berechnung Schalkes 39, dass „dass die QS für den Einstellwert geeignet ist“. Somit behält der Einstellwert-Berechnung Schalkes 39 den Übertragungseinstellwert FSP und den Verzögerungseinstellwert FSL bei und fährt mit Schritt 112 fort.
  • In Schritt 116, wenn das Bestimmungssignal E X 0 und das Bestimmungssignal E x1 beide eine „N G Bestimmung“ angeben, führt der Einstellwert-Berechnung Schalkes 39 den Schritt 117 aus. In Schritt 117 führt der Einstellwert-Berechnung Schalkes 39 einen Fehlerprozess aus und fährt mit Schritt S111 fort. In dem Fehlerprozess meldet beispielsweise der Einstellwert-Berechnung Schalkes 39 eine Fehler Information an die in 1 dargestellte Speichersteuereinheit 21. Die Speichersteuereinheit 21 führt den Trainingsprozess basierend auf der Fehler Information aus und stellt den Übertragungseinstellwert FSP basierend auf den Prozessergebnis zurück.
  • Der Betrieb des Empfangsschaltkreises 24 wird nun beschrieben.
  • Wie in 9 dargestellt, werden die Daten von dem in 1 dargestellten Speicher 12 ausgegeben. Die Daten DQ umfassen Daten mit der Brustlänge. In 9 umfassen die Daten DQ Daten [A] Bis [H].
  • Der in 1 dargestellte Empfangsschaltkreis 24 verzögerten das Daten-Strobe-Signal DQMS (Empfangs-Strobe-Signal RDQMS) und erzeugt das Verzögerungs-Strobe-Signal DQSd.
  • Die in 3 dargestellte BL-Zähler 41 zählt ansteigende Flanken des Verzögerungs-Strobe-Signals DQMSd und erzeugten die Freigabesignale C P0 bis C P3. In dem in 5 dargestellten asynchronen Übertragungsschaltkreise 33 hält, wenn das H-Niveaufreigabesignal C P0 empfangen wird, der FF-Schaltkreis 610 die Daten [A] An einer ansteigenden Flanke des Verzögerungs-Strobe-Signals DQMSd. Auf dieselbe Weise, wenn die H-Niveaufreigabesignal C B1, C B2, C P3 empfangen werden, halten die FF-Schaltkreise 612, 614, 616 die Daten [C], [E], [G] An einer ansteigenden Flanke des Verzögerungs-Strobe-Signals DQMSd. Die FF-Schaltkreise 610, 612, 164, 616 halten die Daten [A], [C], [E], [G] Bis zu einer ansteigenden Flanke des Verzögerungs-Strobe-Signals DQMSd, welches erzeugt wird, wenn die nächsten Daten DQ empfangen werden.
  • Auf dieselbe Weise zählt der in 3 dargestellte BL-Zähler 42 abfallende Flanken des Verzögerungs-Strobe-Signal DQMSd (abfallende Flanken eines inversen Strobe-Signals x DQMSd) und erzeugten die Freigabesignale CN0 bis CN3. In dem in 5 dargestellten asynchronen Übertragungsschaltkreis 33 hält, wenn das H-Niveaufreigabesignal C N0 empfangen wird, der FF-Schaltkreis 611 die Daten [B] An einer abfallenden Flanke des Verzögerungs-Strobe-Signals DQSd (abfallende Flanke eines inversen Strobe-Signals x DQ (abfallende Flanke eines inversen Strobe-Signals x DQMSd). Die FF-Schaltkreise 611, 613, 165, 617 halten die Daten [B], [D], [F], [H] Bis zu einer abfallenden Flanke des Verzögerungs-Strobe-Signals DQMS b, welches erzeugt wird, wenn die nächsten Daten DQ empfangen werden.
  • Wie in 9 dargestellt ist die zeitliche Breite jeder der Daten DQ [A] Bis [H] Ein halber Zyklus oder ein Halbzyklus des Verzögerungs-Strobe-Signals DQMS b. Der asynchrone Übertragungsschaltkreis 33 (erster Halteschaltkreis 33a), dargestellt in 2, erweitert die zeitliche Breite jeder der Daten [A] Bis [H] Zu einer 4 Zyklenbreite oder länger.
  • Wie in 10 dargestellt, sind die Daten [A] an einer ansteigenden Flanke des Verzögerungs-Strobe-Signal so DQMSd gehalten. Die Daten [B] Sind an einer abfallenden Flanke des Verzögerungs-Strobe-Signals DQMSd gehalten 10 stellt die Daten [A] [B] Dar, welche jeweils die 4 Zyklenbreite aufweisen.
  • Wie oben beschrieben hält in dem in 2 dargestellten asynchronen Übertragungsschaltkreis 33 der erste Halteschaltkreis 33a die gehaltenen Daten bis zu einer ansteigenden Flanke des Verzögerungs-Strobe-Signals in DQMSd, welches zu den nächsten Daten DQ gehört. In dem in 1 dargestellten System 10 ist die Vorrichtung 11 geeignet zum Ausführen einer kontinuierlichen Ausleseoperation von dem Speicher 12. In einer solchen kontinuierlichen Ausleseoperation gibt der Speicher 12 die Daten DQ und das Daten-Strobe-Signal DQMS kontinuierlich aus. Beispielsweise, wenn die teuerste Länge auf „8“ eingestellt ist, hält der in 2 dargestellte erste Halteschaltkreis 33a Daten für 4 Zyklen des Verzögerungs-Strobe-Signals DQMSd. Nachfolgend hält der in 2 dargestellte asynchrone Übertragungsschaltkreis 33 (zweiter Halteschaltkreis 33b) die Daten [A] [B] Entsprechend dem Kerntaktsignal CKc. Somit muss der asynchrone Übertragungsschaltkreis 33 Ausgabedaten D die des ersten Halteschaltkreises 33a unter Verwendung des zweiten Halteschaltkreises 33b in den 4 Zyklen des Verzögerungs-Strobe-Signals DQMSd halten. Mit anderen Worten müssen in den 4 Zyklen des Verzögerungs-Strobe-Signals DQMSd die Ausgangsdaten DD von dem ersten Halteschaltkreis 33a zu dem zweiten Halteschaltkreis 33b übertragen werden.
  • Die Daten [A] [B] Sind zueinander um einen halben Zyklus des Verzögerungs-Strobe-Signals DQMSd verschoben. Dies ermöglicht es, dass die Daten [A] [B] Gleichzeitig in einem Bereich des in 10 dargestellten „Fensters“ übertragen werden. Die zeitliche Breite des Fensters ist 3, 5 Zyklen des Verzögerungs-Strobe-Signals DQMSd. Somit ruft der asynchrone Übertragungsschaltkreis 33 (zweiter Halteschaltkreis 33b) die Daten [A] [B] Zu einem der 3 in 10 durch Pfeile angegebenen Zeitpunkte entsprechend dem Kerntaktsignal CKc ab. Die in 1 dargestellte Speichersteuereinheit 21 stellt den Übertragung Initialwert FSO auf einen der Zeitpunkte über den Trainingsprozess ein.
  • Beispielsweise, wie in 10 dargestellt, wird der Übertragungsinitialwert F S0 auf „P a“ eingestellt. Das Auslesesteuersignal RCNT wird basierend auf „P a“ durch den in 4 dargestellten Hinweis-Steuerschaltkreis 43 verzögert und dem BL-Zähler 44 als das Hinweissteuersignal PC NT (in 10, PC NT a) bereitgestellt. Der BL-Zähler 44 zählt die Kerntaktsignale CKc und erzeugt ein Freigabesignal C 0 0. Der zweite Halteschaltkreis 33b des asynchronen Übertragungsschaltkreises 33, dargestellt in 6, wird durch das Freigabesignal C 0 0 freigegeben und hält die Daten [A] [B] An einer abfallenden Flanke des Kerntaktsignals CK.
  • Wie in 10 dargestellt, wenn der Übertragungsinitialwert F S0 auf „P b“ eingestellt ist, werden die Daten [A] [B] basierend auf einem aus einem Hinweissteuersignal PC NT b und dem Kerntaktsignal CKc erzeugten Freigabesignal C 0 0 gehalten. Wenn der Übertragungsinitialwert F S0 auf „P c“ eingestellt ist, werden die Daten [A] [B] Basierend auf einem aus einem Hinweissteuersignal PC NT c und dem Kerntaktsignal CKc erzeugten Freigabesignal 1000 gehält.
  • Ein Vergleichsbeispiel eines Systems wird nun beschrieben.
  • Dieselben Bezugszeichen werden Merkmalen des Vergleichsbeispiels gegeben, welche dieselben wie die zugehörigen Merkmale des Systems 10 sind. Solche Merkmale werden nun genau beschrieben.
  • Wie in 15 dargestellt, umfasst das System des Vergleichsbeispiels eine Vorrichtung 200, welche die Speichersteuereinheit 21 und einen Schnittstellenschaltkreis 201 umfasst. Der Schnittstellenschaltkreis 201 umfasst den Übertragungsschaltkreis 23 und einen Empfangsschaltkreis 202.
  • Auf dieselbe Weise wie der in 1 dargestellte Steuersignal-Erzeugungsschaltkreis 35, zählt der Steuersignal-Erzeugungsschaltkreis 35 des Empfangsschaltkreises 202 die Verzögerungs-Strobe-Signale DQMSd und erzeugt das Freigabesignal EN1. Der Steuersignal-Erzeugungsschaltkreis 35 zählt ebenso die Kerntaktsignale CKc, welche von der Speichersteuereinheit 21 bereitgestellt werden, und erzeugt das Freigabesignal E N2 basierend auf dem Übertragungsinitialwert FSO.
  • Der asynchrone Übertragungsschaltkreis 33 des Empfangsschaltkreis 202 gibt die Eingabefunktion basierend auf dem Freigabesignal EN1 frei und hält die Empfangsdaten RDQ entsprechend dem Verzögerungs-Strobe-Signal DQMSd. Der asynchrone Übertragungsschaltkreis 33 gibt die Ausgabefunktion basierend auf dem Freigabesignal E N2 frei und gibt die Auslesedaten RD entsprechend den gehaltenen Daten aus.
  • Beispielsweise umfasst der Speicher 12 Speicherchips und jeder der Daten [A] [H] (Siehe 9) umfasst Bits (beispielsweise 16 Bit). Bei solchen Daten variiert der Zeitpunkt zum empfangen der Daten DQ und des Daten-Strobe-Signals DQMS eines jeden Bits oder die Umlaufzeit (RTT).
  • Beispielsweise, wie in 16 dargestellt, können die Daten [A 0] [B 0] Basierend auf dem Verzögerungs-Strobe-Signal DQMSd und den Daten DQ0 gehalten werden, welche ausgegeben werden, wenn die Umlaufzeit RTT am kürzesten ist (F AST). Ebenso können die Daten [A 1] [B1] Basierend auf dem Verzögerungs-Strobe-Signal DQMSd und Daten DQ1 gehalten werden, welche ausgegeben werden, wenn die Umlaufzeit RTT) am längsten ist (S L O W).
  • Solche Umlaufzeit (RTT) Variationen treten aufgrund von verschiedenen Variationen (beispielsweise Variationen im Widerstandswert von im Chip umfassten Drähten) auf, welche durch den Herstellungsprozess der Vorrichtung 200 und des Speichers 12 des Systems verursacht werden. Die RTT Variationen verursachen, dass das Fenster (gültiges Fenster), bei welchem die Daten [A 0] [B 0] [A 1] [B 1] Gleichzeitig abgerufen werden, enger als das ideale Fenster ist, welches erhalten wird, wenn Empfangsbits alle in dieselbe Umlaufzeit aufweisen.
  • Zusätzlich, wie in 17 dargestellt, wird das Fenster enger, wenn die Übertragungsrate der Daten DQ zwischen der Vorrichtung 200 und dem Speicher 12 sich erhöht, das heißt, wenn ein Zyklus des Daten-Strobe-Signals DQS kürzer wird. Wenn die Fensterbreite kürzer als ein Zyklus des Kerntaktsignals CKc wird, kann die Fensterposition von einer zu der Abrufzeit zugehörigen Position abweichen, welche basierend auf dem Kerntaktsignal CKc eingestellt wird, aufgrund des VT-Drifts (Variationen in einer Spannung wie beispielsweise einer Energieversorgungsspannung oder einer Temperatur wie beispielsweise eine Betriebs Umgebungstemperatur). Dies verursacht einen Fehler in den Auslesedaten RD.
  • Die Vorrichtung 11 (Empfangsschaltkreis 24) des in 1 dargestellten Systems reduziert solche Fehler der Auslesedaten RD. Der Betrieb der Vorrichtung 11 wird nun beschrieben.
  • Wie in 6 dargestellt, gibt in dem Musterdaten-Erzeugungsschaltkreis 36 der FF-Schaltkreis 71a des ersten Datenerzeugungsschaltkreises 36a die Funktion basierend auf dem Freigabesignal C P3 frei und gibt die Bestimmungsmusterdaten TD a aus, welche dasselbe Niveau wie das Signal des Eingangsanschlusses (Datenanschlusses D) aufweist, entsprechend einer ansteigenden Flanke des Verzögerungs-Strobe-Signals DQSd aus. Der Inverterschaltkreis 72a gibt ein logisch inverses Signal der Bestimmungsmusterdaten TD a aus. Somit, wie in 11 dargestellt, wenn die Verzögerungs-Strobe-Signale DQSd nacheinander erzeugt werden, ändern sich die Bestimmungsmusterdaten TD a von „0“ zu „unten 1“ oder von „1“ zu „0“ in jeweils 4 Zyklen des Verzögerungs-Strobe-Signals DQSd. Das heißt, die Bestimmungsmusterdaten TD a alternierend zwischen „0“ und „1“ in jeweils 4 Zyklen.
  • Auf dieselbe Weise gibt der SF Schaltkreis 71b des zweiten Datenerzeugungsschaltkreises 36b, dargestellt in 6, die Funktion basierend auf dem Freigabesignal C N3 aus und gibt die Bestimmungsmusterdaten TD b aus, welche dasselbe Niveau wie das Signal des Eingangsanschlusses (Datenanschlusses D) aufweist, entsprechend einer ansteigenden Flanke des inversen Strobe-Signals xDQSd oder einer abfallenden Flanke des Verzögerungs-Strobe-Signals DQSd. Der Inverterschaltkreis 72b gibt ein logisch inverses Signal der Bestimmungsmusterdaten TD b aus. Somit, wie in 11 dargestellt, ändern sich die Bestimmungsmusterdaten TD b von „0“ zu „1“ oder von „1“ zu „0“ in jeweils 4 Zyklen des Verzögerungs-Strobe-Signals DQSd. Das heißt, die Bestimmungsmusterdaten TD b alternierend zwischen „0“ und „1“ in jeweils 4 Zyklen.
  • Der FF-Schaltkreis 810 des ersten Halteschaltkreises 37a, dargestellt in 6, gibt die Funktion basierend auf dem Freigabesignal CB 0 aus und hält die Bestimmungsmusterdaten TD a an einer ansteigenden Flanke des Verzögerungs-Strobe-Signals DQSd. Der FF-Schaltkreis 810 gibt das Übertragungssignal D T0 aus, welches dasselbe Niveau wie die gehaltenen Daten TD a aufweist. Der FF-Schaltkreis 811 gibt die Funktion basierend auf dem Freigabesignal C N0 aus und hält die Bestimmungsmusterdaten TD b an einer ansteigenden Flanke des inversen Strobe-Signals xDQSd (abfallende Flanke des inversen Strobe-Signals DQSd). Der FF-Schaltkreis 811 gibt das Übertragungssignal D T1 aus, welches dasselbe Niveau wie die gehaltenen Daten TD b aufweist.
  • Somit, wie in 11 dargestellt, alternierend auf dieselbe Weise wie die Bestimmungsmusterdaten TD a, TD b jedes der Übertragungssignale de T0, de T1 zwischen „0“ und „1“ in jeweils 4 Zyklen. Die Phasen der Übertragungssignale D T0, de T1 oder der Zeitpunkte, wenn die Werte der Übertragungssignale D T0, D T1 sich ändern, sind voneinander um einen halben Zyklus des Verzögerungs-Strobe-Signals DQSd verschoben.
  • Der FF-Schaltkreis 820 des zweiten Halteschaltkreises 7 30b, dargestellt in 6, gibt die Funktion basierend auf dem Freigabesignal C 0 0 frei und hält das Übertragungssignal D T0 an einer ansteigenden Flanke des Kerntaktsignals CKc. Der FF-Schaltkreis 820 gibt die Bestimmungsdaten C T0 aus, welche dasselbe Niveau wie das gehalten Übertragungssignal D T0 aufweisen. Auf dieselbe Weise gibt der FF-Schaltkreis 821 die Funktion basierend auf dem Freigabesignal C 0 0 frei und hält das Übertragungssignal D T1 an einer ansteigenden Flanke des Kerntaktsignals CKc. Der FF-Schaltkreis 821 gibt die Bestimmungsdaten C T1 aus, welche dasselbe Niveau wie das gehalten Übertragungssignal D T1 aufweisen.
  • Somit, wie in 11 dargestellt, wenn das Freigabesignal C 0 0 bei dem Zeitpunkt des Kerntaktsignals CKc, welches durch den Pfeil angegeben ist, eingestellt ist, alternierend jeweils die Bestimmungsdaten C T0, C T1 gleichzeitig zwischen „0“ und „1“ in jeweils 4 Zyklen des Kerntaktsignals CKc.
  • Der FF-Schaltkreis 91a des Bestimmungsschaltkreis 38, dargestellt in 7, gibt die Funktion basierend auf dem Freigabesignal C 0 0 frei und gibt die erwarteten Wertedaten E D, welche dasselbe Niveau wie das Signal des Eingangsanschlusses (Datenanschlusses D) bei einer ansteigenden Flanke des Kerntaktsignals CKc aufweisen, aus. Der Inverterschaltkreis einer 90b gibt ein logisch inverses Signal der erwarteten Wertedaten E die aus. Somit, wie in 11 dargestellt, ändern sich die erwarteten Wertedaten E D von „0“ zu „1“ oder von „1“ zu „0“ in jeweils 4 Zyklen des Kerntaktsignals CKc. Das heißt, die erwarteten Wertedaten E D alternierend zwischen „0“ und generellen unten 1“ in jeweils 4 Zyklen.
  • Der E x O R Schaltkreis 920 des Bestimmungsschaltkreis 38 vergleicht (führt eine E x O R Operation aus) die erwarteten Wertedaten E D und die Bestimmungsdaten C T0 und erzeugt das Bestimmungssignal E X 0. Der E x O R Schaltkreis 921 vergleicht (führt eine E x O R Operation aus) die erwarteten Wertedaten E D und die Bestimmungsdaten C T1 und erzeugt das Bestimmungssignal E X 1. Somit, wie in 11 dargestellt, wenn der Übertragungseinstellwert FSP an dem durch den Pfeil angegebenen Zeitpunkt ist sind die Bestimmungssignale E X 0, E x1 jeweils „0“ (O K Bestimmung). Die „O K Bestimmung“ gibt an, dass der Zeitpunkt des Übertragungseinstellwerts FSP mit dem Fenster übereinstimmt, welches basierend auf dem Verzögerungs-Strobe-Signal DQSd eingestellt ist.
  • In diesem Fall bestimmt der Einstellwert-Berechnungsschaltkreis 39, dargestellt in 7, dass ein in 8 dargestellt der Schritt 116 „ja“ ist, basierend auf den Bestimmungssignalen E X 0, E x1 und behält den Übertragungseinstellwert FSP und den Verzögerungseinstellwert FSL.
  • Wie in 12 dargestellt, wenn das Verzögerungs-Strobe-Signal DQSd aufgrund des VT-Drift verzögert ist, ist der Wert der Bestimmungsdaten C T0 gleich „1“, wenn das Übertragungssignal D T0 abgerufen wird. Hier ist der Wert der erwarteten Wertedaten In die gleich „1“. Somit ist der Wert des Bestimmungssignals E X 0 gleich „0“. Das Bestimmungssignal E X 0 mit „0“ gibt eine „O K Bestimmung“ an. Der Wert der Bestimmungsdaten C T1 = „0“ wenn das Übertragungssignal de T1 bei dem durch den Pfeil angegebenen Zeitpunkt abgerufen wird. Da der Wert der erwarteten Wertedaten IDE gleich „1“ ist, ist der Wert des Bestimmungssignals E x1 gleich „1“. Das Bestimmungssignal E x1 mit „1“ gibt eine „NG Bestimmung“ an
  • In diesem Fall bestimmt der Einstellwert-Berechnungsschaltkreis 39, dass der in 8 dargestellt Schritt 112 „ja“ ist, basierend auf den Bestimmungssignalen E X 0, E x1 und fügt „+1“ zu dem Übertragungseinstellwert FSP und „–1“ zu dem Verzögerungseinstellwert FSL hinzu. Folglich, in 12, wird der Übertragungseinstellwert FSP an der ansteigenden Flanke eingestellt, das heißt um einen Taktsignal nach rechts von dem Pfeil aus verschoben. Und zwar, verzögert der Empfangsschaltkreis 24 den Verzögerungszeitpunkt oder den Übertragungszeitpunkt des zweiten Halteschaltkreises 33b des asynchronen Übertragungsschaltkreises 33 entsprechend der Verzögerung des Verzögerungs-Strobe-Signals DQSd. Im Ergebnis geben die Bestimmungssignale E X 0, E x1 jeweils „1“ an. Auf diese Weise Ende der Einstellwert-Berechnungsschaltkreisen 39 den Übertragungseinstellwert FSP entsprechend der Verzögerung des Verzögerungs-Strobe-Signals DQSd. Mit anderen Worten wird der basierend auf dem Kerntaktsignal CKc erhaltene Abrufzeitpunkt durch Ändern des Übertragungseinstellwerts FSP, korrespondierend zu dem VT-Drift, geändert. Somit hält der in 1 dargestellte asynchrone Übertragungsschaltkreis 33 die Daten zu dem Zeitpunkt des Übertragungseinstellwerts FSP und gibt die fehlerfreien Ausgabedaten CD in Übereinstimmung mit dem Fenster, welches basierend auf dem Verzögerungs-Strobe-Signal DQSd eingestellt ist, aus.
  • Der in 7 dargestellte Verzögerungskompensationsschaltkreis 34 gibt die Auslesedaten RD basierend auf dem Verzögerungseinstellwert FSL (durch Hinzufügen von „–1“ geänderter Wert) aus. Der Ausgabe Zeitpunkt der Auslesedaten RD wird um einen Zyklus des Kerntaktsignals CKc im Vergleich dazu, bevor der Verzögerungseinstellwert FSL geändert ist, nach vorne verlagert. Somit verzögert der Empfangsschaltkreis 24 den Übertragungszeitpunkt des asynchronen Übertragungsschaltkreises 33 um einen Zyklus und verkürzt die Verzögerungszeit des Verzögerungskompensationsschaltkreises 34 um einen Zyklus. Folglich wird der Ausgabe Zeitpunkt der Auslesedaten RD identisch zu dem, bevor der Übertragungseinstellwert FSP geändert ist. Auf diese Weise kompensiert der Empfangsschaltkreis 24 für die Verzögerung relativ zu dem Übertragungszeitpunkt und behält die feste Verzögerung der Auslesedaten RD zu der Speichersteuereinheit 21 bei.
  • Wie in 13 dargestellt, wenn das Verzögerungs-Strobe-Signal DQSd aufgrund des VT-Drift nach vorne verlagert wird, ist der Wert der Bestimmungsdaten C T0 gleich „0“, wenn das Übertragungssignal D T0 zu dem mit dem Pfeil angegebenen Zeitpunkt abgerufen wird. In diesem Fall ist der Wert der erwarteten Wertedaten E D gleich „1“. Somit ist das Bestimmungssignal E X 0 gleich „1“. Das Bestimmungssignal E X 0 mit „1“ gibt eine „NG Bestimmung“ an. Der Wert der Bestimmungsdaten C T1 = „1“, wenn das Übertragungssignal D T1 abgerufen wird. Da der Wert der erwarteten Wertedaten E D gleich „1“ ist, ist der Wert des Bestimmungssignals E x1 gleich „0“. Das Bestimmungssignal E x1 mit „0“ gibt eine „O K Bestimmung“ an.
  • In diesem Fall bestimmt der in 7 dargestellte Einstellwert-Berechnungsschaltkreis 39, dass der in Fig. achten dargestellte Schritt 114 „ja“ ist, basierend auf den Bestimmungssignalen E X 0, E x1 und fügt „–1“ zu dem Übertragungseinstellwert FSP und „+1“ zu dem Verzögerungseinstellwert FSL hinzu. Folglich, in 13, wird der Übertragungseinstellwert FSP zu der ansteigenden Flanke eingestellt, welche von dem Pfeil nach links um einen Takt verschoben ist. Und zwar treibt der Empfangsschaltkreis 24 den Verzögerungszeitpunkt oder den Übertragungszeitpunkt des zweiten Halteschaltkreises 33b des asynchronen Übertragungsschaltkreises 33 entsprechend dem voranschreiten des Verzögerungs-Strobe-Signals DQSd nach vorne. Im Ergebnis geben die Bestimmungssignale E X 0, E x1 jeweils „1“ an. Auf diese Weise ändert der Einstellwert-Berechnungsschaltkreis 39 den Übertragungseinstellwert FSP entsprechend dem voranschreiten des Verzögerungs-Strobe-Signals DQSd. Mit anderen Worten wird der basierend auf dem Kerntaktsignal CKc erhaltene Abrufzeitpunkt durch Ändern des Übertragungseinstellwerts FSP entsprechend dem VT-Drift geändert. Somit hält der in 1 dargestellte asynchrone Übertragungsschaltkreis 33 die Daten zu dem Zeitpunkt des Übertragungseinstellwerts FSP und gibt die fehlerfreien Ausgabedaten CD in Übereinstimmung mit dem Fenster aus, welches basierend auf dem Verzögerungs-Strobe-Signal DQSd eingestellt ist.
  • Der in 7 dargestellte Verzögerungskompensationsschaltkreis 34 gibt die Auslesedaten RD basierend auf dem Verzögerungseinstellwert FSL (durch Hinzufügen von „+ ein“ geänderter Wert) aus. Der Ausgabe Zeitpunkt der Auslesedaten RD ist um einen Zyklus des Kerntaktsignals CKc im Vergleich zu dem verzögert, bevor der Verzögerungseinstellwert FSL geändert ist. Somit treibt der Empfangsschaltkreis 24 den Übertragungszeitpunkt des asynchronen Übertragungsschaltkreises 33 um einen Zyklus voran und erweitert die Verzögerungszeit des Verzögerungskompensationsschaltkreises 34 um einen Zyklus. Folglich wird der Ausgabe Zeitpunkt der Auslesedaten RD identisch zu dem, bevor der Übertragungseinstellwert FSP geändert ist. Auf diese Weise kompensiert der Empfangsschaltkreis 24 für die Verzögerung relativ zu dem Übertragungszeitpunkt und behält die feste Verzögerung der Auslesedaten RD zu der Speichersteuereinheit 21 bei.
  • Wie in 14 dargestellt, können Daten [A0] [B0] Basierend auf dem Verzögerungs-Strobe-Signal DQSd und den Daten D 0 gehalten werden, welche ausgegeben werden, wenn die Umlaufzeit (RTT) am kürzesten ist (F AST). Ebenso können Daten [A1] [B1] Basierend auf dem Verzögerungs-Strobe-Signal DQSd und den Daten DQ1 gehalten werden, welche ausgegeben werden, wenn die Umlaufzeit, auf RTT) die längste ist (S L O W).
  • Die in 1 dargestellte Speichersteuereinheit 21 stellt den Übertragungseinstellwert FSP basierend auf einem Fenster W 0 Δt in der Zeit. In diesem Fall ist der Abrufzeitpunkt T P0 basierend auf dem Übertragungseinstellwert FSP in dem Bereich des Fensters W 1a. Somit werden die Daten [A1] [B1] Zu einem Zeitpunkt T P0 abgerufen.
  • Ein Zeitpunkt T P0 ist außerhalb des Bereichs des Fensters W 0a. Somit, wenn die Daten zu einem Zeitpunkt T P0 kontinuierlich abgerufen werden, tritt ein Fehler in den Auslese Daten auf.
  • In der vorliegenden Ausführungsform, wenn der Bestimmungsprozess an den Daten DQ0 ausgeführt wird, gibt der Bestimmungsschaltkreis 38 das Bestimmungssignal E X 0 aus, welches eine „NG Bestimmung“ angibt. Der in 7 dargestellte Einstellwert Berechnungsschritt Kreis 39 fügt „–1“ zu dem Übertragungseinstellwert FSP basierend auf dem Bestimmungssignal E X 0 hinzu und berechnet einen neuen Übertragungseinstellwert FSP. Basierend auf dem neuen Übertragungseinstellwert FSP wird ein in 14 dargestellten Zeitpunkt T B1 berechnet. Im Ergebnis wird ein Zeitpunkt T P 1 in dem Bereich des Fensters W 0 a eingestellt. Somit werden die Daten [A0] [B0] Zu einem Zeitpunkt T P 1 abgerufen.
  • Auf diese Weise ruft der Empfangsschaltkreis 24 der vorliegenden Ausführungsform die Daten [A0] [B0] Zu einem Zeitpunkt T B1 und die Daten [A1] [B1] Zu einem Zeitpunkt T P0 ab. Somit verbreitet der Empfangsschaltkreis 24 im Wesentlichen das Fenster zum Abrufen der Daten DQ0, DQ1. Das erweiterte Fenster ermöglicht eine stabile Domainänderung von dem Verzögerungs-Strobe-Signal DQSd zu dem Kerntaktsignal CKc und reduziert Fehler in den Auslesedaten RD.
  • Entsprechend weiß die erste Ausführungsform die nachfolgend beschriebenen Vorteile auf.
    • (1-1) der Steuersignal-Erzeugungsschaltkreis 35 des Empfangsschaltkreis 24 erzeugt das Freigabesignal EN1 basierend auf dem Verzögerungs-Strobe-Signal DQSd (Strobe-Signal DQS) und das Freigabesignal E N2 basierend auf dem Übertragungseinstellwert FSP, dem Auslesesteuersignal RCNT und dem Kerntaktsignal CKc. Der asynchrone Übertragungsschaltkreis 33 hält die Empfangsdaten RDQ basierend auf dem Freigabesignal EN1 und dem Verzögerungs-Strobe-Signal DQSd und gibt die Ausgabedaten CD basierend auf dem Freigabesignal E N2 und dem Kerntaktsignal CKc aus. Der Musterdaten-Erzeugungsschaltkreis 36 (Pg) erzeugt die Bestimmungs-Musterdaten Td aus dem Freigabesignal EN1 und invertiert die Logik der Bestimmungsmusterdaten TD entsprechend Änderungen in dem Freigabesignal EN1. Der asynchrone Übertragungsschaltkreis 37 hält die Bestimmungs-Musterdaten TD basierend auf dem Freigabesignal EN1 und dem Verzögerungs-Strobe-Signal DQSd und gibt die Bestimmungsdaten CT basierend auf dem Freigabesignal E N2 und dem Kerntaktsignal CKc aus. Der Bestimmungsschaltkreis 38 bestimmt den Erzeugungszeitpunkt des Hinweissteuersignals PC NT basierend auf den Bestimmungsdaten CT und erzeugt das Bestimmungssignal E X. Der Einstellwert-Berechnungsschaltkreis 39 berechnet den Übertragungseinstellwert FSP basierend auf dem Bestimmungssignal E X, welches von dem Bestimmungsschaltkreis 38 bereitgestellt ist. Das Hinweise Steuersignal PC NT wird basierend auf dem Übertragungseinstellwert FSP, dem Auslesesteuersignal RCNT und dem Kerntaktsignal CKc erzeugt (aktualisiert). Das Freigabesignal E N2 wird basierend auf dem Hinweissteuersignal PC NT und dem Kerntaktsignal CKc erzeugt (aktualisiert.
  • Der asynchrone Übertragungsschaltkreis 37 hält die Bestimmungs-Musterdaten TD basierend auf dem Freigabesignal EN1 und dem Verzögerungs-Strobe-Signal DQSd. Der Haltezeit. Gehört zu dem Zeitpunkt, wenn der asynchrone Übertragungsschaltkreis 33 die Empfangsdaten RDQ empfängt, oder zu der Umlaufzeit (RTT), bei welcher die Daten von dem Speicher 12 empfangen werden. Der asynchrone Übertragungsschaltkreis 37 hält das Übertragungssignal D T, welches zu den gehaltenen Daten T D gehört, basierend auf dem Freigabesignal E N2 und dem Kerntaktsignal CKc und gibt die Bestimmungsdaten CT aus, welche zu dem gehaltenen Übertragungssignal D T gehören. Der Wert der Bestimmungsdaten CT wird entsprechend dem Zeitpunkt zum Halten des Übertragungssignals D T basierend auf dem Freigabesignal E N2 und dem Kerntaktsignal CKc oder dem Zeitpunkt zum Ändern der Domain von dem Verzögerungs-Strobe-Signal DQSd zu dem Kerntaktsignal CKc geändert. Somit, wenn der Übertragungseinstellwert FSP basierend auf den Bestimmungsergebnissen der Bestimmungsdaten CT berechnet wird, kann der Domainänderungszeit. Basierend auf dem Übertragungseinstellwert FSP eingestellt werden. Dies reduziert Fehler in den Ausgabedaten CD des asynchronen Übertragungsschaltkreises 33.
    • (1-2) der Einstellwert-Berechnungsschaltkreis 39 berechnet den Verzögerungseinstellwert FSL basierend auf dem Übertragungseinstellwert FSP. Beispielsweise, wenn bestimmt wird, dass das DQS relativ zu dem Einstellwert (Taktersetzungszeitpunkt) verspätet ist, fügt der Einstellwert-Berechnungsschaltkreis 39 „Zeichen 1“ zu dem Übertragungseinstellwert FSP und „–1“ zu dem Verzögerungseinstellwert FSL hinzu, sodass der zu dem Übertragungseinstellwert FSP zugehörige Verzögerungseinstellwert FSL korrespondiert. Die Änderung in dem Übertragungseinstellwert FSP verzögerten Zeitpunkt der Bestimmungsdaten CT, welche von dem asynchronen Übertragungsschaltkreis 33 ausgegeben werden. Entsprechend wird die Verzögerungszeit des Verzögerungskompensationsschaltkreises 34 um den Verzögerungseinstellwert FSL verkürzt. Dies stabilisiert den Ausgabezeitpunkt der Auslesedaten RD oder den Zeitpunkt zum Senden der Auslesedaten RD an die Speichersteuereinheit 21. Im Ergebnis wird die Verzögerung der Speichersteuereinheit 21 kompensiert.
    • (1-3) auf dieselbe Weise wie der asynchrone Übertragungsschaltkreis 33 umfasst der asynchrone Übertragungsschaltkreis 37 die SF Schaltkreise 810 bis 817, 820 bis 827. Somit weisen die asynchronen Übertragungsschaltkreise 33, 37 denselben Zustand in der Verdrahtung auf, durch welche das Verzögerungs-Strobe-Signal DQSd umfassende verschiedene Signale übertragen werden. Die asynchronen Übertragungsschaltkreise 33, 37 übertragen Signale auf dieselbe Weise und somit weisen diese dieselben Operationszeitpunkte auf. Dies ermöglicht, dass der asynchrone Übertragungsschaltkreis 37 die Umlaufzeit (RTT) repliziert, bei welcher die Daten DQ von dem Speicher 12 empfangen werden. Die Bestimmungsdaten CT, welche von dem asynchronen Übertragungsschaltkreis 37 ausgegeben werden, werden zum genaueren einstellen des Erzeugungszeitpunkt des Hinweissteuersignals PCNT oder des Zeitpunkts, wenn der asynchrone Übertragungsschaltkreis 33 die Freigabesignale C00 bis C03 erzeugt, verwendet.
  • Zweite Ausführungsform
  • Eine zweite Ausführungsform wird nun beschrieben. Dieselben Bezugszeichen werden Komponenten der zweiten Ausführungsform gegeben, welche dieselben wie die zugehörigen Merkmale der ersten Ausführungsform sind. Solche Komponenten werden nicht genau beschrieben und können in den Figuren ausgelassen sein.
  • 18 ist ein Blockdiagramm, welches einen Abschnitt einer zweiten Ausführungsform eines Empfangsschaltkreises 300 darstellt.
  • Der Empfangsschaltkreis 300 umfasst einen Steuersignal-Erzeugungsschaltkreis 301, welche einen Hinweis-Steuerschaltkreis 311 umfasst. Auf dieselbe Weise wie der Hinweis-Steuerschaltkreis 43 der ersten Ausführungsform, erzeugt der Hinweis-Steuerschaltkreis 311 das Hinweissteuersignal PC NT durch verzögern des Auslesesteuersignals RCNT entsprechend dem Übertragungseinstellwert FSP.
  • Der Hinweis-Steuerschaltkreis 311 erzeugt ebenso ein schnelles Steuersignal PCF, welches zu einem früheren Zeitpunkt als das Hinweissteuersignal PC NT geändert wird. Der Hinweis-Steuerschaltkreis 311 erzeugt ebenso ein langsames Steuersignal PICS, welches zu einem späteren Zeitpunkt als das Hinweissteuersignal PC NT geändert wird.
  • Beispielsweise umfasst auf dieselbe Weise wie der in 4 dargestellte Hinweis-Steuerschaltkreis 34 der Hinweis-Steuerschaltkreis 311 Flip Flop (FF) Schaltkreise, welche in Serie verbunden sind. Der Hinweis Schaltkreis 311 erwählt einen der SF Schaltkreise basierend auf dem Übertragungseinstellwert FSP aus und gibt ein Ausgabesignal des ausgewählten FF-Schaltkreises als das Hinweissteuersignal PC NT aus. Der Hinweis-Steuerschaltkreis 311 gibt ein Ausgangssignal des FF-Schaltkreises aus, welcher in der vorhergehenden Stufe des ausgewählten FF-Schaltkreises liegt, als das schnelle Steuersignal PCF. Die Änderung (beispielsweise ansteigende Flanke) eines Zeitpunkts des schnellen Steuersignals PCF wird von dem Zeitpunkt des Hinweissteuersignal PC NT um einen Zyklus des Kerntaktsignals CKc vorangetrieben.
  • Hinweis-Steuerschaltkreis 311 gibt ein Ausgangssignal des FF-Schaltkreises aus, welcher in der nachfolgenden Stufe des ausgewählten FF-Schaltkreises liegt, als das langsame Steuersignal PC S. Die Änderung (beispielsweise einer ansteigenden Flanke) eines Zeitpunkts des langsamen Steuersignals PC es wird von dem Zeitpunkt des Hinweissteuersignals PC NT um einen Zyklus des Kerntaktsignals CKc verzögert.
  • Jeder der BL-Zähler 44, 44F, 44S ist ein Viertel 1-Heißzustand-Zähler, umfassend 4 FF-Schaltkreise. Der BL-Zähler 44 gibt die Funktion basierend auf dem Hinweissteuersignal PC NT frei und erzeugt die Freigabesignale C00 bis C03 durch Zählen des Kerntaktsignals CKc. Der BL-Zähler 44F gibt die Funktion basierend auf dem schnellen Steuersignal PCF frei und erzeugt schnelle Freigabesignal E C F0 bis C F3 Durchzählen der Kerntaktsignale CKc. Der BL-Zähler 44 Es gibt die Funktion basierend auf dem langsamen Steuersignal P CS frei und erzeugten langsame Freigabesignale CS 0 bis C S3 durch Zählen der Kerntaktsignale CKc.
  • Ein zweiter asynchrone Übertragungsschaltkreis 312 umfasst den ersten Halteschaltkreis 37a und zweite Halteschaltkreise 37F, 37S. Der erste Halteschaltkreis 37a ist ein Beispiel eines dritten Halteschaltkreises. Der zweite Halteschaltkreise 37F ist ein Beispiel eines vierten Halteschaltkreises. Der zweite Halteschaltkreise 37S ist ein Beispiel eines fünften Halteschaltkreises. Die schnellen Freigabesignale C F0 bis C F3 werden dem zweiten Halteschaltkreis 37F bereitgestellt. Die langsamen Freigabesignale CS 0 bis C S3 werden dem zweiten Halteschaltkreise 37S bereitgestellt.
  • Der zweite Halteschaltkreis 37F gibt die Haltefunktion basierend auf den schnellen Freigabesignal in C F0 bis C F3 frei. Der zweite Halteschaltkreis 37S hält das Übertragungssignal D T an einer ansteigenden Flanke des Kerntaktsignals CKc und gibt schnelle Bestimmungsdaten CT F aus. Der zweite Halteschaltkreis 37S gibt die Haltefunktion basierend auf den langsamen Freigabesignal in CS 0 bis C S3 frei. Der zweite Halteschaltkreis 37S hält das Übertragungssignal D T an einer ansteigenden Flanke des Kerntaktsignals CKc und gibt langsame Bestimmungsdaten C TS aus.
  • Ein Bestimmungsschaltkreis 313 umfasst einen ersten Bestimmungsschaltkreis 38F und einen zweiten Bestimmungsschaltkreis 38S. Der erste Bestimmungsschaltkreis 38F ist ein mit Beispiel eines ersten Bestimmungsschaltkreises. Der zweite Bestimmungsschaltkreis 38S ist ein Beispiel eines zweiten Bestimmungsschaltkreises. Auf dieselbe Weise wie der in 7 dargestellt Bestimmungsschaltkreis 38 erzeugt der erste Bestimmungsschaltkreis 38F erwartete Wertedaten (erste erwartete Wertedaten) basierend auf dem schnellen Freigabesignal C F0. Der Bestimmungsschaltkreis 38 vergleicht (für eine E x O R Operation aus) die ersten erwarteten Wertedaten und die schnellen Bestimmungsdaten CT F und erzeugt ein Bestimmungssignal E X F. Beispielsweise erzeugt auf dieselbe Weise wie die erste Ausführungsform der zweite Halteschaltkreis 37F die Bestimmungsdaten C T0, C T1 als die schnellen Bestimmungsdaten CT F basierend auf dem schnellen Freigabesignal C F0. Der erste Bestimmungsschaltkreis 38F vergleicht (führt eine E x O R Operation aus) die Bestimmungsdaten C T0, C T1 (schnelle Bestimmungsdaten CT F) und die ersten erwarteten Wertedaten. Wenn die Bestimmungsdaten CT 0, C T1 jeweils „0“ sind, erzeugt der erste Bestimmungsschaltkreis 38F das Bestimmungssignal E X F, dessen Wert gleich „0“ ist. Wenn zumindest eine der Bestimmungsdaten C T0, C T1 gleich „1“ ist, erzeugt der erste Bestimmungsschaltkreis 38F das Bestimmungssignal E X F, dessen Wert gleich „1“ ist.
  • Auf dieselbe Weise wie der erste Bestimmungsschaltkreis 38F (das heißt auf dieselbe Weise wie der in 7 dargestellte Bestimmungsschaltkreis 38) erzeugt der zweite Bestimmungsschaltkreis 38S die erwarteten Wertedaten (zweite erwartete Wertedaten) basierend auf dem langsamen Freigabesignal C S0. Der Bestimmungsschaltkreis 38 vergleicht (führt eine E x O R Operation aus) die zweiten erwarteten Wertedaten und die langsamen Bestimmungsdaten C TS und erzeugt ein Bestimmungssignal E X S.
  • Der Einstellwert-Berechnungsschaltkreis 314 bestimmt, ob der Zeitpunkt des schnellen Steuersignals PCF gleich „O K“ oder „N G“ ist, basierend auf dem Bestimmungssignal E X F des ersten Bestimmungsschaltkreis 38F. Der Einstellwert-Berechnungsschaltkreis 314 bestimmt ebenso, ob der Zeitpunkt des langsamen Steuersignals P CS gleich „O K“ oder „N G“ ist, basierend auf dem Bestimmungssignal E X S des zweiten Bestimmungsschaltkreis 38S. Der Einstellwert-Berechnungsschaltkreis 314 berechnet den Übertragungseinstellwert FSP basierend auf den 2 Bestimmungsergebnissen. Der Einstellwert-Berechnungsschaltkreis 314 berechnet ebenso den Verzögerungseinstellwert FSL basierend auf dem Übertragungseinstellwert FSP.
  • 19 stellt den durch den Einstellwert-Berechnungsschaltkreis 314 ausgeführten Prozess dar.
  • In Schritt 321 stellt der Einstellwert-Berechnungsschaltkreis 314 einen Standardwert ein. Der Einstellwert-Berechnungsschaltkreis 314 stellt den Standardwert des Übertragungseinstellwerts FSP auf den Übertragungseinstellwert F bis 0 ein, welcher von der Speichersteuereinheit 21 bereitgestellt wird. Der Einstellwert-Berechnungsschaltkreis 314 berechnet ebenso einen Verzögerung Initialwert, welcher zu dem Übertragung Initialwert F S0 gehörend, und stellt den Standardwert des Verzögerungseinstellwerts FSL auf den Verzögerungsinitialwert ein.
  • Der Einstellwert-Berechnungsschaltkreis 314 bestimmt ob der erste Bestimmungsschaltkreis 38F eine „O K Bestimmung“ oder eine „N eG Bestimmung“ angibt, basierend auf dem von dem in 18 dargestellten ersten Bestimmungsschaltkreis 38F bereitgestellten Bestimmungssignal E X F. Der Einstellwert-Berechnungsschaltkreis 314 bestimmt ebenso, ob der zweite Bestimmungsschaltkreis 38S eine „O K Bestimmung“ oder eine „N G Bestimmung“ angibt, basierend auf dem von dem in 18 dargestellten zweiten Bestimmungsschaltkreis 38S bereitgestellten Bestimmungssignal E X S.
  • In Schritt 322, wenn der zweite Bestimmungsschaltkreis 38S (S L O W) eine „O K Bestimmung“ angibt und der erste Bestimmungsschaltkreis 38F (F AST) eine „N G Bestimmung“ angibt, fährt der Einstellwert-Berechnungsschaltkreis 314 mit Schritt 323 fort. Das Fortfahren mit Schritt 323 wird ausgeführt, wenn „der DQS relativ zu dem Einstellwert (Taktersetzungszeitpunkt) verspätet ist“. In Schritt 323 fügt der Einstellwert-Berechnungsschaltkreis 314 „+1“ zu dem Übertragungseinstellwert FSP und „–1“ zu dem Verzögerungseinstellwert hinzu. Der Einstellwert-Berechnungsschaltkreis 314 fährt mit Schritt 322 fort.
  • In Schritt 324, wenn der erste Bestimmungsschaltkreis 38F eine „O K Bestimmung“ angibt und der zweite Bestimmungsschaltkreis 38S eine „N G Bestimmung“ angibt, fährt der Einstellwert-Berechnungsschaltkreis 314 mit Schritt 325 fort. Das Fortfahren mit Schritt 325 wird ausgeführt, wenn „das DQS relativ zu dem Einstellwert früh ist“. In Schritt 325 fügt der Einstellwert-Berechnungsschaltkreis 314 „–1“ zu dem Übertragungseinstellwert FSP und „+1“ zu dem Verzögerungseinstellwert FSL hinzu. Der Einstellwert-Berechnungsschaltkreis 314 fährt mit Schritt 322 fort.
  • In Schritt 326, wenn der erste Bestimmungsschaltkreis 38F eine „O K Bestimmung“ angibt und der zweite Bestimmungsschaltkreis 38 Es eine „O K Bestimmung“ angibt, bestimmt der Einstellwert-Berechnungsschaltkreis 314, dass „das DQMS angemessen für den Einstellwert ist“. Somit behält der Einstellwert-Berechnungsschaltkreis 314 den Übertragungseinstellwert FSP und den Verzögerungseinstellwert FSL bei und fährt mit Schritt 322 fort.
  • In Schritt 326, wenn der erste Bestimmungsschaltkreis 38F und der zweite Bestimmungsschaltkreis 38 Es jeweils eine „Energie Bestimmung“ angeben, fährt der Einstellwert-Berechnungsschaltkreis 314 mit Schritt 327 fort. In Schritt 327 führt der Einstellwert-Berechnungsschaltkreis 314 den Fehlerprozess aus und fährt mit Schritt 321 fort. In dem Fehlerprozess meldet der Einstellwert-Berechnungsschaltkreis 314 beispielsweise eine Fehler Information der in 1 dargestellten Speichersteuereinheit 21. Die Speichersteuereinheit 21 für den Trainingsprozess basierend auf der Federinformation aus und stellt den Übertragungseinstellwert FSP basierend auf dem Prozessergebnis neu ein.
  • Die Operation des Empfangsschaltkreises 300 der zweiten Ausführungsform wird nun beschrieben.
  • Die in 1 dargestellte Speichersteuereinheit führt den Trainingsprozess aus und stellt einen einzelnen Übertragungsinitialwert F S0 beispielsweise ein, wenn die Vorrichtung 11 aktiviert wird. Der Einstellwert-Berechnungsschaltkreis 314 des Empfangsschaltkreises 300, dargestellt in 18, stellt den Übertragungseinstellwert FSP auf den Übertragungsinitialwert F S0 ein. Der Hinweis-Steuerschaltkreis 311 erzeugt ein Hinweissteuersignal PC NT, welches entsprechend dem Übertragungseinstellwert FSP verzögert ist. Der BL-Zähler 44 erzeugt die Freigabesignal C00 bis C03 basierend auf dem Hinweissteuersignal PC NT. Der basierend auf dem Freigabesignal C 0 0 erhaltende Zeitpunkt ist beispielsweise ein Zeitpunkt T P0, welche durch einen Pfeil in 14 angegeben ist.
  • Der in 18 dargestellte Hinweis-Steuerschaltkreis 311 erzeugt das schnelle Steuersignal PCF, welches von dem Hinweissteuersignal PC NT um einen Zyklus vorausläuft, und das langsame Steuersignal P CS, welches von dem Hinweissteuersignal PC NT um einen Zyklus verzögert ist. Der BL-Zähler 44F erzeugt die schnellen Freigabesignal C F0 bis C F3 basierend auf dem schnellen Steuersignal PCF. Der BL-Zähler 44S erzeugt die langsamen Freigabesignal C S0 bis C S3 basierend auf dem langsamen Steuersignal P CS.
  • Der basierend auf dem schnellen Freigabesignal C F0 erhaltende Zeitpunkt ist beispielsweise der Zeitpunkt (schneller Zeitpunkt) der ansteigenden Flanke des Kerntaktsignals CKc, welcher dem in 14 dargestellten Zeitpunkt T P0 um einen Zyklus (nach links in 14) voraus läuft. Der basierend auf dem langsamen Freigabesignal C S0 erhaltende Zeitpunkt ist beispielsweise der Zeitpunkt (langsamer Zeitpunkt) der ansteigenden Flanke des Kerntaktsignals CKc, welcher von einem in 14 dargestellten Zeitpunkt T P0 um einen Zyklus (nach rechts in 14) hinterher läuft.
  • Beispielsweise sind in 14 der Zeitpunkt T P0 und der schnelle Zeitpunkt in dem Bereich des Fensters Wehen 0, welches zu den Daten [A 0] [B 0] der Daten DQ0 gehören. Der langsame Zeitpunkt ist außerhalb des Bereichs des Fensters W 0. In diesem Fall ist das Verzögerungs-Strobe-Signal DQSd relativ zu dem Übertragungseinstellwert FSP verfolgt. Somit gibt der in 18 dargestellte zweite Bestimmungsschaltkreis 38S das Bestimmungssignal B X 2 aus, welches eine „N G Bestimmung“ angibt. Der Einstellwert-Berechnungsschaltkreis 314 fügt „–1“ zu dem Übertragungseinstellwert FSP hinzu, um einen neuen Übertragungseinstellwert FSP basierend auf dem Bestimmungssignal E X S zu berechnen. Die BL-Zähler 44, 44F, 44S Erzeugen jeweils ein Freigabesignal zu einem Zeitpunkt, welcher um einen Zyklus vor läuft, basierend auf dem neuen Übertragungseinstellwert FSP. Im Ergebnis sind die 3 basierend auf den neu erzeugten Freigabesignal in erhaltenen Zeitpunkte alle in dem Bereich des in 14 dargestellten Fensters W 0.
  • Der zweite Halteschaltkreis 33b des asynchronen Übertragungsschaltkreises 33, dargestellt in 18, hält das Ausgangssignal D Idee des Halteschaltkreises 33a basierend auf den Freigabesignal in C00 bis C03. Zu diesem Zeitpunkt ist der Zeitpunkt des Freigabesignal C 0 0 die Mitte der 3 in dem Bereich des in 14 dargestellten Fensters W 0 eingestellten Zeitpunkte. Somit hält der in 18 dargestellte zweite Halteschaltkreis 33b das Signal D D (B Q0) zu einem Zeitpunkt ungefähr in der Mitte des Fensters W 0. Das heißt, der Empfangsschaltkreis 300 stellt den optimalen Zeitpunkt zum Abrufen der Daten DQ0 1.
  • In 14 sind ein Zeitpunkt T P0 und der langsame Zeitpunkt in dem Bereich des Fensters W 1, welches zu den Daten [A1] [B1] der Daten DQ 1 gehört. Der schnelle Zeitpunkt ist außerhalb des Bereichs des Fensters W 1. In diesem Fall ist das Verzögerungs-Strobe-Signal DQSd relativ zu dem Übertragungseinstellwert FSP verspätet. Somit gibt der in 18 dargestellte erste Bestimmungsschaltkreis 38F das Bestimmungssignal B X F aus, welches eine „N G Bestimmung“ angibt. Der Einstellwert-Berechnungsschaltkreis 314 fügt „+1“ zu dem Übertragungseinstellwert FSP hinzu, um einen neuen Übertragungseinstellwert FSP basierend auf dem Bestimmungssignal E X F zu berechnen. Die BL-Zähler 44, 44F, 44S Erzeugen jeweils ein Freigabesignal zu einem Zeitpunkt, welcher um einen Zyklus verzögert ist, basierend auf dem neuen Übertragungseinstellwert FSP. Im Ergebnis sind die basierend auf den neu erzeugten Freigabesignal in erhaltenen 3 Zeitpunkte alle in dem Bereich des in 14 dargestellten Fensters W 1.
  • Der zweite Halteschaltkreis 38b des asynchronen Übertragungsschaltkreis 33, dargestellt in 18, hält das Ausgangssignal D die des ersten Halteschaltkreises 33a basierend auf den Freigabesignal in C00 bis C03. Zu diesem Zeitpunkt ist der Zeitpunkt des Freigabesignal als C 0 0 die Mitte der in dem Bereich des in 14 dargestellten Fensters W 1 eingestellten 3 Zeitpunkte. Somit hält der in 18 dargestellte zweite Halteschaltkreis 33b das Signal D D (DQ1) zu einem Zeitpunkt ungefähr in der Mitte des Fensters W 1. Das heißt der Empfangsschaltkreis 300 stellt den optimalen Zeitpunkt zum Abrufen der Daten DQ1 ein
  • Wie in 20 dargestellt, können die Daten [A1] [B1] Basierend auf dem Verzögerungs-Strobe-Signal DQSd und den Daten DQ0 gehalten werden, welche ausgegeben werden, wenn die Umlaufzeit, auf RTT) am kürzesten ist (F AST). In diesem Fall kann der VT Inschrift verursachen, dass das Fenster W 0, welches zu den Daten [A0] [B0] Gehört, um β t zu dem Fenster W 0a zeitlich verschoben wird. Dies verschiebt einen Zeitpunkt T PF 1, welche um einen Zyklus von einem Zeitpunkt Tp F0 voraus läuft, welcher durch den Übertragungseinstellwert FSP eingestellt ist, aus dem Bereich des Fensters W 0a. In diesem Fall ist das Verzögerungs-Strobe-Signal DQSd relativ zu dem Übertragungseinstellwert FSP verspätet. Somit fügt der Einstellwert-Berechnungsschaltkreis 314 „+1“ zu dem Übertragungseinstellwert FSP hinzu, um einen neuen Übertragungseinstellwert FSP zu berechnen, basierend auf den Bestimmungssignalen E X F, E X S. Der Zeitpunkt zum Erzeugen des Freigabesignal C 0 0 ist um einen Zyklus des Kerntaktsignals CKc (in 20 nach rechts verschoben) verzögert und zu einem Zeitpunkt T PF 2 eingestellt, basierend auf dem Übertragungseinstellwert FSP. Der Einstellwert-Berechnungsschaltkreis 314 fügt ebenso „–1“ zu dem Verzögerungseinstellwert FSL hinzu, um einen neuen Verzögerungseinstellwert FSL zu berechnen. Somit bleibt die Zeitperiode, welche beginnt, wenn der Auslesebefehl (R E A D) ausgegeben wird, und welcher endet, wenn die Auslesedaten R B (A), R B (B) ausgegeben werden, dieselbe.
  • Ebenso wie in 20 dargestellt, können die Daten [A1] [B1] Basierend auf dem Verzögerungs-Strobe-Signal DQSd und den Daten DQ1 gehalten werden, welche ausgegeben werden, wenn die Umlaufzeit (RTT) die längste ist (S L O W). In diesem Fall kann der große VT Inschrift verursachen, dass das Fenster W 1, welches zu den Daten [A1] [B1] Gehört, um β t zu dem Fenster W 1a zeitlich verschoben wird. Dies verschiebt einen Zeitpunkt T PS 1, welche um einen Zyklus von einem Zeitpunkt T PS 0, welcher durch den Übertragungseinstellwert FSP eingestellt ist, voraus läuft, aus dem Fenster W 1a. In diesem Fall ist das Verzögerungs-Strobe-Signal DQSd relativ zu dem Übertragungseinstellwert FSP verspätet. Somit fügt der Einstellwert-Berechnungsschaltkreis 314 „+1“ zu dem Übertragungseinstellwert FSP hinzu, um einen neuen Übertragungseinstellwert FSP zu berechnen, basierend auf den Bestimmungssignalen E X F, E X S. Der Zeitpunkt zum Erzeugen des Freigabesignal C 0 0 ist zum einen Zyklus des Kerntaktsignals CKc (in 20 nach rechts verschoben) verzögert und auf einen Zeitpunkt T PS 2 eingestellt. Der Einstellwert-Berechnungsschaltkreis 314 fügt ebenso „–1“ zu dem Verzögerungseinstellwert FSL hinzu, um einen neuen Verzögerungseinstellwert FSL zu berechnen. Somit verbleibt die Zeitperiode, welche beginnt, wenn der Auslesebefehl (R E A D) ausgegeben wird, und welche endet, wenn die Auslesedaten RD (A), RD (B) ausgegeben werden, dieselbe.
  • Die zweite Ausführungsform weist die nachfolgend beschriebenen Vorteile auf.
    • (2-1) der Hinweis-Steuerschaltkreis 311 verzögert das Auslesesteuersignal RC NT und erzeugt das Hinweissteuersignal PC NT entsprechend dem Übertragungseinstellwert FSP. Der Hinweis Schaltkreis 311 erzeugt das schnelle Steuersignal PCF, welches zu einem früheren Zeitpunkt als das Hinweissteuersignal PC NT geändert wird. Zusätzlich erzeugt der Hinweis Schaltkreis 311 das langsame Steuersignal PICS, welches zu einem späteren Zeitpunkt als das Hinweissteuersignal PC NT geändert wird.
  • Der BL-Zähler 44 erzeugt die Freigabesignale C00 bis C03 basierend auf dem Hinweissteuersignal PC NT. Der BL-Zähler 44 erzeugt die schnellen Freigabesignal C F0 bis C F3 basierend auf dem schnellen Steuersignal PCF. Der BL-Zähler 44S erzeugt die langsamen Freigabesignal C S0 bis C S3 basierend auf dem langsamen Steuersignal P CS. Der zweite Halteschaltkreis 37F hält das Übertragungssignal D C, welches von dem ersten Halteschaltkreis 37a Empfangen ist, und gibt die schnellen Bestimmungsdaten C ETF entsprechend den schnellen Freigabesignal C F0 bis C F3 aus. Der zweite Halteschaltkreis 37b hält das Übertragungssignal D T, welches von dem ersten Halteschaltkreis 37a Empfangen ist, und gibt die langsamen Bestimmungsdaten C TS entsprechend den langsamen Freigabesignal C S0 bis C S3 aus. Der erste Bestimmungsschaltkreis 38F erzeugte das Bestimmungssignal E X F basierend auf den schnellen Bestimmungsdaten C ETF. Der zweite Bestimmungsschaltkreis 38S erzeugt das Bestimmungssignal E X S basierend auf den langsamen Bestimmungsdaten C TS. Der Einstellwert-Berechnungsschaltkreis 314 berechnet den Übertragungseinstellwert FSP basierend auf den Bestimmungsergebnissen des ersten Bestimmungsschaltkreis 38F und des zweiten Bestimmungsschaltkreis 38S. Der Übertragungseinstellwert FSP stellt im Wesentlichen das Hinweissteuersignal PC NT in der Mitte des Fensters zum Abrufen der Empfangsdaten RDQ1. Dies stellt das optimale Hinweissteuersignal PC NT für das Fenster der Empfangsdaten RDQ ein.
    • (2-2) der Einstellwert-Berechnungsschaltkreis 314 berechnet den Übertragungseinstellwert FSP basierend auf dem Bestimmungssignal E X F des ersten Bestimmungsschaltkreis 38F und dem Bestimmungssignal E X S des zweiten Bestimmungsschaltkreis 38S und stellt den Zeitpunkt des Hinweissteuersignals PC NT basierend auf dem Übertragungseinstellwert FSP ein. Der durch den ersten Bestimmungsschaltkreis 38F bestimmte Zeitpunkt läuft dem Zeitpunkt des Hinweissteuersignals PC NT oder einem Zeitpunkt, wenn der asynchrone Übertragungsschaltkreis 33 die Domain ändert, voraus. Der durch den zweiten Bestimmungsschaltkreis 38S bestimmte Zeitpunkt läuft dem Zeitpunkt des Hinweissteuersignals PC NT oder dem Zeitpunkt, wenn der asynchrone Übertragungsschaltkreis 33 die Domain ändert, hinterher. Somit ist der Zeitpunkt des Hinweissteuersignals PC NT immer in dem Bereich des Fensters der Daten DQ. Dies reduziert Fehler in den Auslesedaten RD.
  • Es sollte dem Fachmann klar sein, dass die vorstehenden Ausführungsformen in vielen anderen bestimmten Formen angewendet werden können, ohne vom Schutzbereich dieser Offenbarung abzuweichen. Insbesondere versteht es sich, dass die vorstehenden Ausführungsformen in den nachstehenden Formen angewendet werden können.
  • In jede Ausführungsform umfasst in derselben Weise wie der asynchrone Übertragungsschaltkreis 33 der asynchrone Übertragungsschaltkreis 37 die FF-Schaltkreise 810 bis 817, 820 bis 827. Allerdings, wie in jede Ausführungsform beschrieben, kann der Zeitpunkt unter Verwendung der Bestimmungssignale E X 0, E x1 bestimmt werden somit muss in 6 der asynchrone Übertragungsschaltkreis 37 lediglich zumindest die FF-Schaltkreise 810, 811, 820, 821 umfassen. Entsprechend dieser Änderung muss der Bestimmungsschaltkreis 38 in lediglich zumindest die E x O R Schaltkreise 920, 921 umfassen.
  • In jede Ausführungsform ist die größte Länge gleich „8“ eingestellt. Anstelle der Palastlänge kann ein anderer Wert eingestellt werden.
  • In jede Ausführungsform ist die minimale Fensterbreite bestimmt. Wie in jede Ausführungsform beschrieben, ist die minimale Fensterbreite eine Fensterbreite, welche die Domainänderung der Daten DQ erlaubt, wenn die Daten DQ kontinuierlich abgerufen werden. Wenn auf den Speicher 12 intermittierend zugegriffen wird, können 2 oder mehr aufeinanderfolgende Auslesezugriffe durch kontinuierliche Ausleseoperationen ausgeführt werden (beispielsweise fehlt Austausch oder Dummy Auslesebefehl). Dies bestimmt die Fensterbreite und ermöglicht die Einstellung des Zeitpunkts.
  • In jede Ausführungsform für die Speichersteuereinheit 21 die Trainingsoperation aus, welche das Zeitpunkt zum Ausgeben der Daten DQ oder etwas Ähnliches einstellt. Allerdings muss die Speichersteuereinheit 21 die Funktion der Trainingsoperation nicht aufweisen.
  • In jede Ausführungsform führt die Speichersteuereinheit 21 die Trainingsoperation aus. Stattdessen kann ein anderer Schaltkreis beispielsweise der Kernschaltkreis die Trainingsoperation ausführen.
  • Alle Beispiele und Die hierin verwendete bedingte Ausdrucksweise sind zu pädagogischen Zwecken gedacht, um dem Leser bei dem Verstehen der Prinzipien dieser Offenbarung und die durch die Erfinder beigetragen Konzepte zum weiterentwickelnde Stands der Technik zu helfen, und sind derart gedacht, dass diese keine Beschränkung auf solch bestimmte wiedergegebene Beispiele und Bedingungen darstellen, des Weiteren betrifft die Organisationen dieser Beispiele in der Beschreibung keine Darstellung der Überlegenheit oder Unterlegenheit der Offenbarung. Obwohl Ausführungsformen genau beschrieben wurden, versteht sich, dass verschiedene Änderungen, Ersetzungen und Veränderungen daran ausgeführt werden können, ohne von dem Geist und Schutzbereich der Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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    • JP 2012-58997 [0004]
    • JP 2013-58209 [0004]

Claims (7)

  1. Ein Empfangsschaltkreis, umfassend: einen Steuersignal-Erzeugungsschaltkreis, welcher erzeugt ein erstes Freigabesignal basierend auf einem Strobe-Signal, ein Hinweissteuersignal basierend auf einem Auslesesteuersignal, einem Übertragungseinstellwert und einem Kerntaktsignal und ein zweites Freigabesignal, basierend auf dem Hinweissteuersignal und dem Kerntaktsignal; einen ersten asynchronen Übertragungsschaltkreis, welcher Empfangsdaten basierend auf dem ersten Freigabesignal und dem Strobe-Signal hält und zu den gehaltenen Empfangsdaten gehörige Ausgabedaten basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal ausgibt; einen Musterdaten-Erzeugungsschaltkreis, welcher Bestimmungsmusterdaten aus dem ersten Freigabesignal erzeugt und eine Logik der Bestimmungsmusterdaten entsprechend einer Änderung in dem ersten Freigabesignal invertiert; einen zweiten asynchronen Übertragungsschaltkreis, welcher die Bestimmungsmusterdaten basierend auf dem ersten Freigabesignal und dem Strobe-Signal hält und zu den gehaltenen Bestimmungsmusterdaten gehörige Bestimmungsdaten basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal ausgibt; einen Bestimmungsschaltkreis, welcher einen Zeitpunkt zum Erzeugen des Hinweissteuersignals basierend auf den von dem zweiten asynchronen Übertragungsschaltkreis ausgegebenen Bestimmungsdaten bestimmt; und einen Einstellwert-Berechnungsschaltkreis, welcher den Übertragungseinstellwert basierend auf einem Bestimmungsergebnis des Bestimmungsschaltkreises berechnet.
  2. Empfangsschaltkreis gemäß Anspruch 1 weiter umfassend einen Verzögerungskompensationsschaltkreis, welcher Auslesedaten durch Verzögern der Ausgabedaten des ersten asynchronen Übertragungsschaltkreises basierend auf einem Verzögerungseinstellwert ausgibt, wobei der Einstellwert-Berechnungsschaltkreis den Verzögerungseinstellwert basierend auf dem Übertragungseinstellwert berechnet.
  3. Empfangsschaltkreis gemäß Anspruch 1 oder 2, wobei der Bestimmungsschaltkreis erwartete Wertedaten basierend auf dem zweiten Freigabesignal erzeugt und den Zeitpunkt zum Erzeugen des Hinweissteuersignals durch Vergleichen der erwarteten Wertedaten mit den von dem zweiten asynchronen Übertragungsschaltkreis ausgegebenen Bestimmungsdaten bestimmt.
  4. Empfangsschaltkreis gemäß einem der Ansprüche 1 bis 3, wobei: das erste durch den Steuersignal-Erzeugungsschaltkreis erzeugte Freigabesignal umfasst ein positives Phasenfreigabesignal, welches basierend auf dem Strobe-Signal erzeugt ist, und ein negatives Phasenfreigabesignal, welches basierend auf einem inversen Strobe-Signal mit einer inversen Logik des Strobe-Signals erzeugt ist; der Musterdaten-Erzeugungsschaltkreis erste Bestimmungsmusterdaten basierend auf dem positiven Phasenfreigabesignal und zweite Bestimmungsmusterdaten basierend auf dem negativen Phasenfreigabesignal erzeugt; der zweite asynchrone Übertragungsschaltkreis jeweils erste Bestimmungsdaten und zweite Bestimmungsdaten durch Übertragen der ersten Bestimmungsmusterdaten und der zweiten Bestimmungsmusterdaten ausgibt; der Bestimmungsschaltkreis erwartete Wertedaten basierend auf dem zweiten Freigabesignal erzeugt, ein erstes Bestimmungssignal durch Vergleichen der ersten Bestimmungsdaten mit den erwarteten Wertedaten erzeugt und ein zweites Bestimmungssignal durch Vergleichen der zweiten Bestimmungsdaten mit den erwarteten Wertedaten erzeugt; und der Einstellwert-Berechnungsschaltkreis den Übertragungseinstellwert basierend auf dem ersten Bestimmungssignal und dem zweiten Bestimmungssignal berechnet.
  5. Der Empfangsschaltkreis gemäß einem der Ansprüche 1 bis 4, wobei: der Steuersignal-Erzeugungsschaltkreis basierend auf dem Übertragungseinstellwert ein schnelles Freigabesignal, welches sich zu einem früheren Zeitpunkt als das zweite Freigabesignal ändert, und ein langsames Freigabesignal, welches sich zu einem späteren Zeitpunkt als das zweite Freigabesignal ändert, erzeugt; der erste asynchrone Übertragungsschaltkreis umfasst einen ersten Halteschaltkreis, welcher die Empfangsdaten basierend auf dem ersten Freigabesignal hält, und einen zweiten Halteschaltkreis, welcher ein Ausgabesignal des ersten Halteschaltkreises basierend auf dem zweiten Freigabesignal zum Ausgeben der Ausgabedaten hält; der zweite asynchrone Übertragungsschaltkreis umfasst einen dritten Halteschaltkreis, welcher die Bestimmungsmusterdaten basierend auf dem ersten Freigabesignal hält, einen vierten Halteschaltkreis, welcher ein Ausgabesignal des dritten Halteschaltkreises basierend auf dem schnellen Freigabesignal hält, und einen fünften Halteschaltkreis, welcher das Ausgabesignal des dritten Halteschaltkreises basierend auf dem langsamen Freigabesignal hält; der Bestimmungsschaltkreis umfasst einen ersten Bestimmungsschaltkreis, welcher erste erwartete Wertedaten basierend auf dem schnellen Freigabesignal erzeugt und die ersten erwarteten Wertedaten mit einem Ausgabesignal des vierten Halteschaltkreises vergleicht, um einen Zeitpunkt der schnellen Freigabesignals zu bestimmen, und einen zweiten Bestimmungsschaltkreis, welcher zweite erwartete Wertedaten basierend auf dem langsamen Freigabesignal erzeugt und die zweiten erwarteten Wertedaten mit einem Ausgangssignal des fünften Halteschaltkreises vergleicht, um einen Zeitpunkt des langsamen Freigabesignal zu bestimmen; und der Einstellwert-Berechnungsschaltkreis den Übertragungseinstellwert basierend auf einem Bestimmungsergebnis des ersten Bestimmungsschaltkreises und einem Bestimmungsergebnis des zweiten Bestimmungsschaltkreises berechnet.
  6. Ein Verfahren zum Einstellen eines Zeitpunkts in einem Empfangsschaltkreis, wobei das Verfahren umfasst: Erzeugen eines ersten Freigabesignals basierend auf einem Strobe-Signal; Erzeugen eines Hinweissteuersignals basierend auf einem Auslesesteuersignal, einem Übertragungseinstellwert und einem Kerntaktsignal; Erzeugen eines zweiten Freigabesignals basierend auf dem Hinweissteuersignal und dem Kerntaktsignal, wobei der Empfangsschaltkreis Empfangsdaten basierend auf dem ersten Freigabesignal und dem Strobe-Signal hält und zu den gehaltenen Empfangsdaten gehörige Ausgabedaten basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal ausgibt; Erzeugen von Bestimmungsmusterdaten aus dem ersten Freigabesignal, wobei das Erzeugen der Bestimmungsmusterdaten ein Invertieren einer Logik der Bestimmungsmusterdaten entsprechend einer Änderung in dem ersten Freigabesignal umfasst; Halten der Bestimmungsmusterdaten basierend auf dem ersten Freigabesignal und dem Strobe-Signal; Ausgeben von zu den gehaltenen Bestimmungsmusterdaten gehörigen Bestimmungsdaten basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal; Bestimmen eines Zeitpunkts zum Erzeugen des Hinweissteuersignals basierend auf den Bestimmungsdaten zum Erzeugen eines Bestimmungssignals; Aktualisieren des Übertragungseinstellwerts basierend auf dem Bestimmungssignal; und Aktualisieren des Hinweissteuersignals basierend auf dem aktualisierten Übertragungseinstellwert zum Einstellen eines Zeitpunkts zum Ändern einer Domain von dem Strobe-Signal zu dem Kerntaktsignal.
  7. Eine Halbleitervorrichtung, umfassend: eine Speichersteuereinheit, welche ein Auslesesteuersignal zum Steuern eines Zugriffs auf einen Speicher erzeugt; und einen Empfangsschaltkreis, welcher ein von dem Speicher ausgegebenes Strobe-Signal zum Erzeugen eines Verzögerungs-Strobe-Signals verzögert und Auslesedaten an die Speichersteuereinheit durch Abrufen von Empfangsdaten von dem Speicher basierend auf dem Verzögerungs-Strobe-Signal und einem Kerntaktsignal überträgt, wobei der Empfangsschaltkreis einen Steuersignal-Erzeugungsschaltkreis umfasst, welcher erzeugt ein erstes Freigabesignal basierend auf dem Verzögerungs-Strobe-Signal, ein Hinweissteuersignal basierend auf dem Auslesesteuersignal, einem Übertragungseinstellwert und dem Kerntaktsignal und ein zweites Freigabesignal basierend auf dem Hinweissteuersignal und dem Kerntaktsignal, einen ersten asynchronen Übertragungsschaltkreis, welcher die Empfangsdaten basierend auf dem ersten Freigabesignal und dem Verzögerungs-Strobe-Signal hält und zu den gehaltenen Empfangsdaten gehörige Ausgabedaten basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal ausgibt, einen Musterdaten-Erzeugungsschaltkreis, welcher Bestimmungsmusterdaten aus dem ersten Freigabesignal erzeugt und eine Logik der Bestimmungsmusterdaten entsprechend einer Änderung in dem ersten Freigabesignal invertiert, einen zweiten asynchronen Übertragungsschaltkreis, welcher die Bestimmungsmusterdaten basierend auf dem ersten Freigabesignal und dem Verzögerungs-Strobe-Signal hält und zu den gehaltenen Bestimmungsmusterdaten gehörige Bestimmungsdaten basierend auf dem zweiten Freigabesignal und dem Kerntaktsignal ausgibt, ein Bestimmungsschaltkreis, welcher einen Zeitpunkt zum Erzeugen des Hinweissteuersignals basierend auf den von dem zweiten asynchronen Übertragungsschaltkreis ausgegebenen Bestimmungsdaten bestimmt, und einen Einstellwert-Berechnungsschaltkreis, welcher den Übertragungseinstellwert basierend auf einem Bestimmungsergebnis des Bestimmungsschaltkreises berechnet.
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