-
GEBIET DER
ERFINDUNG
-
Die
vorliegende Erfindung betrifft allgemein Signalverarbeitungsschaltungen
und insbesondere Schaltungen mit einer Verzögerungsregelschleife (Delay
Locked Loop; DLL) und Verfahren zum Betreiben von derartigen.
-
HINTERGRUND
DER ERFINDUNG
-
Eine
Schaltung mit einer in der Verzögerung verriegelten
Schleife (Verzögerungsregelschleife; DLL)
kann in einer integrierten Schaltungseinrichtung verwendet werden,
um ein internes Taktsignal auf Grundlage eines externen Taktsignals
zu erzeugen, das an der integrierten Schaltungseinrichtung bereitgestellt
wird. Verschiedene Schaltungen in der integrierten Schaltungseinrichtung
können
dann das interne Taktsignal verwenden. Die DLL Schaltung kann eine
Korrekturschaltung für
das Tastverhältnis
aufweisen, die elektrisch damit verbunden ist und den Tastzyklus
des externen Taktsignals auf ungefähr 50% einstellt. Die DLL Schaltung
kann das interne Taktsignal aus dem hinsichtlich des Tastzyklus
korrigieren Taktsignals ableiten.
-
1 ist
ein Blockdiagramm einer herkömmlichen
DLL Schaltung und einer Tastzyklus-Korrekturschaltung. Bezugnehmend nun
auf 1 ist die Tastzyklus-Korrekturschaltung 111 zu
der DLL Schaltung 121 in Reihe geschaltet. Der Tastzyklus-Korrigierer 111 korrigiert
den Tastzyklus (den Tastverhältnis-Zyklus)
des externen Taktsignals Clk_ext und erzeugt ein in dem Tastverhältnis-Zyklus
korrigiertes Tastsignal Clk_dcc an einem Ausgangsanschluss davon. Die
DLL Schaltung 121 empfängt
das im Tastzyklus korrigierte Tastsignal Clk_dcc und erzeugt ein
internes Taktsignal Clk_int an einem Ausgangsanschluss davon. Unglücklicherweise
kann sowohl die Tastzyklus-Korrekturschaltung 111 als auch
die DLL Schaltung 121 einen Jitter in das interne Taktsignal
Clk_int einführen.
Wie in 2 gezeigt kann die Tastzyklus-Korrekturschaltung 111 Jitter
in das hinsichtlich des Tastzyklus korrigierte Taktsignal Clk_dcc
einführen,
wie mit t1 dargestellt. Ferner kann die DLL Schaltung 121 zusätzlichen
Jitter in das interne Taktsignal Clk_int hinein einführen. Der
kombinierte Jitter in dem internen Taktsignal Clk_int, das durch
die Tastzyklus-Korrekturschaltung 111 und die DLL Schaltung 121 eingeführt wird,
wird mit t2 dargestellt.
-
Herkömmliche
integrierte Schaltungseinrichtungen können eine Tastzyklus-Korrekturschaltung, die
zu dem Eingang einer DLL Schaltung elektrisch in Reihe geschaltet
ist, und/oder eine Tastzyklus-Korrekturschaltung,
die zu dem Ausgang einer DLL Schaltung 121 elektrisch in
Reihe geschaltet ist, einschließen.
Die zusätzliche
Tastzyklus-Korrekturschaltung kann den Jitter in dem internen Taktsignal Clk_int
erhöhen.
Der Jitter, der in dem internen Taktsignal Clk_int enthalten ist,
kann Schaltungen in der integrierten Schaltungseinrichtung, die
das interne Taktsignal Clk_int verwenden, in eine Fehlfunktion bringen.
Demzufolge besteht eine Notwendigkeit für verbesserte Signalverarbeitungsschaltungen,
die Taktsignale mit reduziertem Jitter erzeugen können.
-
ZUSAMMENFASSUNG
DER ERFINDUNG
-
Gemäß eines
ersten Aspekts der vorliegenden Erfindung umfasst eine Signalverarbeitungsschaltung
die Merkmale des Anspruchs 1. Weil die ersten und zweiten Zwischenausgangssignale
auf die Phasendifferenz zwischen dem Referenzsignal und den führenden
bzw. hinteren Flanken eines Rückkopplungssignals
gestützt
sind und die ersten und zweiten Zwischenausgangssignale nicht von dem
Referenzsignal abgeleitet werden, kann der Jitter reduziert werden,
der in die ersten und zweiten Zwischenausgangssignale eingeführt werden
kann.
-
In Übereinstimmung
mit Ausführungsformen der
vorliegenden Erfindung kann das Ausgangssignal und das Rückkopplungssignal
das gleiche Signal sein oder eine Verzögerungsschaltung kann verwendet
werden, um das Rückkopplungssignal
im Ansprechen auf das Ausgangssignal zu erzeugen.
-
Eine
Tastzyklus-Korrekturschaltung kann das Referenzsignal im Ansprechen
auf das Eingangssignal erzeugen. Obwohl das Referenzsignal einen
Tastzyklus von ungefähr
50% aufweisen kann, kann das Referenzsignal Jitter enthalten, der
durch die Tastzyklus-Korrekturschaltung verursacht wird. Das erste
und das zweite Zwischenausgangssignal ist auf die Phasendifferenz
zwischen den führenden bzw.
hinteren Kanten des Referenzsignals und des Rückkopplungssignals gestützt. Weil
die Jitterkomponente in dem Referenzsignal typischerweise eine höhere Frequenz
als die Schleifenbandbreite der ersten und zweiten DLL Schaltungen
aufweist, können in
einer vorteilhaften Weise die ersten und zweiten Zwischenausgangssignale
durch einen Jitter in dem Referenzsignal unbeeinflusst bleiben.
Demzufolge kann Jitter in dem Ausgangssignal verringert werden.
-
Die
Mischerschaltung kann eine Flip-Flop-Schaltung umfassen, die das
Ausgangssignal im Ansprechen auf ein Setzsignal und ein Rücksetzsignal
erzeugt, die durch erste und zweite Logikschaltungen im Ansprechen
auf das erste bzw. zweite Zwischenausgangssignal erzeugt werden.
-
Die
ersten und zweiten DLL Schaltungen können eine Verzögerungseinheit,
die eine Vielzahl von Verzögerungssignalen
entsprechend zu verzögerten
Versionen des Eingangssignals erzeugt, umfassen. Die erste DLL Schaltung
kann ferner eine erste Phasenvergleicherschaltung umfassen, die
die Phasendifferenz zwischen der führenden Flanke des Referenzsignals
und der führenden
Flanke des Rückkopplungssignals
bestimmt, und einen ersten Multiplexer, der das erste Zwischenausgangssignal erzeugt
durch Wählen
eines ersten der Vielzahl von Verzögerungssignalen im Ansprechen
auf die Phasendifferenz zwischen der führenden Flanke des Referenzsignals
und der führenden
Flanke des Rückkopplungssignals.
In bestimmten Ausführungsformen
kann ein erstes Register verwendet werden, um die Phasendifferenz
zwischen der führenden
Flanke des Referenzsignals und der führenden Flanke des Rückkopplungssignals
zu halten, um so die Phasendifferenz an dem ersten Multiplexer bereitzustellen.
-
Die
zweite DLL Schaltung kann ferner erste und zweite Inverter umfassen,
die ein komplementäres
Referenzsignal bzw. ein komplementäres Rückkopplungssignal erzeugen,
eine zweite Phasenvergleicherschaltung, die die Phasendifferenz
zwischen der hinteren Flanke des Referenzsignals und der hinteren
Flanke des Rückkopplungssignals
bestimmt, und einen zweiten Multiplexer, der das zweite Zwischenausgangssignal
erzeugt durch Wählen
eines zweiten der Vielzahl von Verzögerungssignalen im Ansprechen
auf die Phasendifferenz zwischen der hinteren Flanke des Referenzsignals
und der hinteren Flanke des Rückkopplungssignals.
In bestimmten Ausführungsformen
kann ein zweites Register verwendet werden, um die Phasendifferenz
zwischen der hinteren Flanke des Referenzsignals und der hinteren
Flanke des Rückkopplungssignals
zu halten, um so die Phasendifferenz einem zweiten Multiplexer bereitzustellen.
-
In
weiteren Ausführungsformen
der Erfindung können
die ersten und zweiten DLL Schaltungen, die voranstehend diskutiert
wurden, verwendet werden, um Taktsignale in Speichereinrichtungen
in Form einer integrierten Schaltung zu erzeugen. Weil die ersten
und zweigen Zwischenausgangssignale einen reduzierten Jitter aufweisen,
kann zum Beispiel eine Eingangsempfängerschaltung verarbeitete
Daten im Ansprechen auf Eingangsdaten und die ersten und zweiten
Zwischenausgangssignale erzeugen. Ein Speicherzellenfeld kann die
verarbeiteten Daten darin im Ansprechen auf die ersten und zweiten
Zwischenausgangssignale speichern. In bestimmten Ausführungsformen
kann eine Schnittstellenlogik verwendet werden, um die verarbeiteten
Daten von der Eingangsempfängerschaltung
mit dem Speicherzellenfeld zu koppeln, und ein Ausgangspuffer kann verwendet
werden, um Ausgangsdaten im Ansprechen auf Daten, die in dem Speicherzellenfeld
gespeichert sind, und den ersten und zweiten Zwischenausgangssignalen
zu erzeugen.
-
Bevorzugte
Merkmale des ersten Aspekts der Erfindung sind in den Ansprüchen 2 bis
14 aufgeführt.
-
Ein
zweiter Aspekt der Erfindung stellt ein Verfahren zum Verarbeiten
eines Signals bereit, wie in dem Anspruch 15 aufgeführt. Bevorzugte
Merkmale dieses Aspekts der Erfindung sind in den Ansprüchen 16
bis 23 aufgeführt.
-
Somit
können
Ausführungsformen
der vorliegenden Erfindung, zusammengefasst, verwendet werden, um
ein im Tastzyklus korrigieres Signal aus einem ursprünglichen
Signal zu erzeugen, ohne Jitter von einer Tastzyklus-Korrekturschaltung
in das hinsichtlich des Tastzyklus-korrigieren Signals einzuführen. Das
hinsichtlich des Tastzyklus korrigierte Signal kann verwendet werden,
um andere integrierte Schaltungseinrichtungen anzusteuern und kann
die Zuverlässigkeit
davon als Folge des reduzierten Jitters in dem Tastzyklus-korrigierten
Signal verbessern.
-
KURZBESCHREIBUNG
DER ZEICHNUNGEN
-
Andere
Merkmale der vorliegenden Erfindung ergeben sich näher aus
der folgenden ausführlichen
Beschreibung der bevorzugten Ausführungsformen davon, wenn sie
in Verbindung mit den beiliegenden Zeichnungen gelesen werden. In
den Zeichnungen zeigen:
-
1 ein
Blockdiagramm einer herkömmlichen
Schaltung mit einer Verzögerungsrieglerschleife
(DLL) und einer in Reihe geschalteten Tastzyklus-Korrekturschaltung;
-
2 ein
Signaltimingdiagramm für
Signale, die zu der herkömmlichen
DLL Schaltung und der Tastzyklus-Korrekturschaltung gehören;
-
3 ein
Blockdiagramm, welches Signalverarbeitungsschaltungen in Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung darstellt;
-
4 ein
Blockdiagramm, welches DLL Schaltungen in Übereinstimmung mit Ausführungsformen
der vorliegenden Erfindung darstellt;
-
5 eine
schematische Darstellung, die die Mischerschaltungen in Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung darstellt;
-
6 ein
Signaltimingdiagramm für
Signale, die zu Mischerschaltungen in Übereinstimmung mit Ausführungsformen
der vorliegenden Erfindung gehören;
und
-
7A und 7B Signaltimingdiagramme für Signale,
die zu Signalverarbeitungsschaltungen in Übereinstimmung mit Ausführungsformen
der vorliegenden Erfindung gehören;
und
-
8 ein
Blockdiagramm, welches Speichereinrichtungen in Form einer integrierten
Schaltung in Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung darstellt.
-
AUSFÜHRLICHE
BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
Während die
Erfindung für
verschiedene Modifikationen und alternative Ausbildungen empfänglich ist,
sind spezifische Ausführungsformen
davon beispielhaft in den Zeichnungen dargestellt und werden hier
ausführlich
beschrieben. Es sei jedoch darauf hingewiesen, dass keine Absicht
besteht die Erfindung auf die besonderen offenbarten Ausbildungen
zu beschränken,
sondern dass die Erfindung ganz im Gegenteil sämtliche Modifikationen, Äquivalente
und Alternativen abdecken soll, die in den Grundgedanken und den
Umfang der Erfindung fallen, wie durch die Ansprüche definiert. Gleiche Bezugszeichen
beziehen sich auf gleiche Elemente überall in der Beschreibung
der Figuren. Es sei auch darauf hingewiesen, dass dann, wenn ein
Element als mit einem anderen Element „verbunden" oder „gekoppelt" bezeichnet wird, es direkt mit dem
anderen Element verbunden oder gekoppelt sein kann oder dazwischenliegende
Elemente vorhanden sein können.
Im Gegensatz dazu, wenn ein Element als mit einem anderen Element „direkt
verbunden" oder „direkt
gekoppelt" bezeichnet
wird, dann sind keine dazwischenliegenden Elemente vorhanden.
-
3 ist
ein Blockdiagramm, das Signalverarbeitungsschaltungen in Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung darstellt. Eine Signalverarbeitungsschaltung 300 umfasst
eine Tastzyklus-Korrekturschaltung 311 eine Schaltung 321 mit
einer Verzögerungsrieglerschleife
(DLL), die in Reihe geschaltet sind. Die DLL Schaltung 321 umfasst
eine erste DLL Schaltung 331, eine zweite DLL Schaltung 332,
eine Wellenform-Mischerschaltung 351, eine Kompensations-Verzögerungseinrichtung 341,
und Inverter 361 und 362, die wie gezeigt konfiguriert
sind.
-
Die
Tastzyklus-Korrekturschaltung 311 erzeugt ein im Tastzyklus
korrigiertes Ausgangssignal Clk_dcc durch Einstellen des Tastzyklus
eines externen Taktsignals Clk_ext auf ungefähr 50%, wenn das Tastverhältnis (der
Tastzyklus) des externen Taktsignals Clk_ext kürzer oder länger als 50% ist. Ein Tastzyklus
bezieht sich auf den Abschnitt der Zeit, über dem ein periodisches Signal
in einem bestimmten Zustand ist, im Vergleich mit der gesamten Periode des
Signals. Dass ein Tastzyklus kleiner als 50% ist, bedeutet zum Beispiel,
wie hier verwendet, dass das Hochspannungsintervall des externen
Taktsignals Clk_ext kürzer
als das Niederspannungsintervall des externen Taktsignals Clk_ext
ist. In ähnlicher
Weise bedeutet die Aussage, dass ein Tastzyklus größer als 50%
ist, dass das Hochspannungsintervall des externen Taktsignals Clk_ext
länger
als das Niederspannungsintervall des externen Taktsignals Clk_ext
ist. Das Taktsignal Clk_ext wird als ein externes Taktsignal bezeichnet,
weil es als ein Eingang an der Signalverarbeitungsschaltung 300 bereitgestellt
wird.
-
Die
DLL Schaltung 321 erzeugt das interne Taktsignal Clk_int
im Ansprechen auf das externe Taktsignal Clk_ext, das im Tastzyklus
korrigierte Ausgangssignal Clk_dcc und ein Rückkopplungssignal Clk_fb. Die
ersten und zweiten DLL Schaltungen 331 und 332 sind,
wie gezeigt, parallel geschaltet und können in Verbindung mit den
anderen Schaltungen, die die Signalverarbeitungsschaltung 300 bilden,
verwendet werden, um das interne Taktsignal Clk_int mit ungefähr der gleichen
Periode wie das externe Taktsignal Clk_ext, aber mit einem Tastzyklus
von ungefähr
50%, zu erzeugen. Das interne Taktsignal Clk_int wird als ein internes
Taktsignal bezeichnet, weil es als ein Ausgangssignal durch die Signalverarbeitungsschaltung 300 erzeugt
wird und verwendet werden kann, um andere Schaltungen in einer Einrichtung
anzusteuern.
-
Wenn
der Tastzyklus des externen Taktsignals Clk_ext ungefähr 50% ist,
dann erzeugen die ersten und zweiten DLL Schaltungen 331 und 332 jeweilige
Zwischenausgangssignale Clk_r und Clk_f im Wesentlichen gleichphasig
zueinander und mit Tastzyklen von ungefähr 50%. Wenn der Tastzyklus
des externen Taktsignals Clk_ext kleiner als 50% ist, dann erzeugen
die ersten und zweiten DLL Schaltungen 331 und 332 die
jeweiligen Zwischenausgangssignale Clk_r und Clk_f mit Tastzyklen
kleiner als 50% und mit der Phase des ersten Zwischenausgangssignals
Clk_r derjenigen des zweiten Zwischenausgangssignals Clk_f voraus.
Wenn der Tastzyklus des externen Taktsignals Clk_ext größer als 50%
ist, dann erzeugen die ersten und zweiten DLL Schaltungen 331 und 332 die
jeweiligen Zwischenausgangssignale Clk_r und Clk_f mit Tastzyklen
größer als
50% und mit der Phase des zweiten Zwischenausgangssignals Clk_f
derjenigen des ersten Zwischenausgangssignals Clk_r voraus.
-
Die
erste DLL Schaltung 331 erzeugt das erste Zwischenausgangssignal
Clk_r im Ansprechen auf das im Tastzyklus korrigierte Ausgangssignal Clk_dcc,
das externe Taktsignal Clk_ext, und das Rückkopplungssignal Clk_fb. Die
erste DLL Schaltung 331 erzeugt ein erstes Zwischenausgangssignal Clk_r
durch Verzögern
des externen Taktsignals Clk_ext um eine erste vorgegebene Zeit,
die als Zeitperiode d1 in den 7A und 7B gezeigt
ist. Die erste DLL Schaltung 331 verwendet das im Tastzyklus
korrigierte Ausgangssignal Clk_dcc als ein Referenzsignal und synchronisiert
die führende
Flanke (d.h. die ansteigende Flanke) des im Tastzyklus korrigierten
Ausgangssignals Clk_dcc mit der führenden Flanke (d.h. der ansteigenden
Flanke) des Rückkopplungssignals
Clk_fb, sodass im Wesentlichen keine Phasendifferenz dazwischen
vorhanden ist. Um das im Tastzyklus korrigierte Ausgangssignal Clk_dcc
mit dem Rückkopplungssignal
Clk_fb zu synchronisieren, wird die erste vorgegebene Zeit d1, die
in den 7A und 7B gezeigt
ist, so eingestellt, dass die Phasendifferenz zwischen den ansteigenden
Flanken der zwei Signale reduziert wird. Um weiter die Synchronisation
des im Tastzyklus korrigierten Ausgangssignals Clk_dcc mit dem Rückkopplungssignal
Clk_fb zu verbessern, wird das erste Zwischenausgangssignal Clk_r
weiter um einen Zeitintervall t2 verzögert, das der Phasendifferenz
zwischen der ansteigenden Flanke des im Tastzyklus korrigierten
Ausgangssignals Clk_dcc und der ansteigenden Flanke des Rückkopplungssignals
Clk_fb entspricht.
-
Die
Kompensationsverzögerungs-Einrichtungsschaltung 341 erzeugt
das Rückkopplungssignal
Clk_fb durch Anwenden einer vorgegebenen Verzögerung, die als Zeitperiode
d3 in den 7A und 7B gezeigt
ist, auf das interne Taktsignal Clk_int. Die Inverter 361 und 362 erzeugen
ein komplementäres
im Tastzyklus korrigiertes Ausgangssignal Clk_dccb bzw. ein komplementäres Rückkopplungssignal
Clk_fb jeweils durch Invertieren des im Tastzyklus korrigierten
Ausgangssignals Clk_dcc und Invertieren des Rückkopplungssignals Clk_fb.
-
Die
zweite DLL Schaltung 332 erzeugt das zweite Zwischenausgangssignal
Clk_f im Ansprechen auf das komplementäre im Tastzyklus korrigierte
Ausgangssignal Clk_dccb, das externe Taktsignal Clk_ext und das
komplementäre
Rückkopplungssignal
Clk_fbb. Die zweite DLL Schaltung 332 erzeugt das zweite
Zwischenausgangssignal Clk_f durch Verzögern des externen Taktsignals
Clk_ext um eine zweite vorgegebene Zeit, die als Zeitperiode d2
in den 7A und 7B gezeigt
ist. Die zweite DLL Schaltung 332 verwendet das komplementäre im Tastzyklus
korrigierte Ausgangssignal Clk_dccb als ein Referenzsignal und synchronisiert
die führende Flanke
(d.h. die ansteigende Flanke) des komplementären im Tastzyklus korrigierten
Ausgangssignals Clk_dccb mit der führenden Flanke (d.h. der ansteigenden
Flanke) des komplementären
Rückkopplungssignals
Clk_fbb, sodass im Wesentlichen keine Phasendifferenz dazwischen
besteht. Es sei darauf hingewiesen, dass die führende Flanke des komplementären im Tastzyklus
korrigierten Ausgangssignals Clk_dccb die führende Flanke des komplementären Rückkopplungssignals
Clk_fbb der hinteren Flanke (d.h. der fallenden Flanke) des im Tastzyklus korrigierten
Ausgangssignals Clk_dcc bzw. der hinteren Flanke (d.h. der fallenden
Flanke) des Rückkopplungssignals
Clk_fb entsprechen. Um das komplementäre im Tastzyklus korrigierte
Ausgangssignal Clk_dccb mit dem komplementären Rückkopplungssignal Clk_fbb zu
synchronisieren, wird die in den 7A und 7B gezeigte
zweite vorgegebene Zeit d2 so eingestellt, dass die Phasendifferenz
zwischen den ansteigenden Flanken der zwei Signale verringert wird.
Wenn der Tastzyklus des externen Taktsignals Clk_ext kleiner als
50% ist, wie in 7A gezeigt, dann wird das zweite
Zwischenausgangssignal Clk_f weiter um ein Zeitintervall t2 verzögert, welches
der Verzögerung,
die auf das erste Zwischenausgangssignal Clk_r angewendet wird,
welches voranstehend diskutiert wurde, plus einem Zeitintervall
t1, das die Phasendifferenz zwischen der abfallenden Flanke des
im Tastzyklus korrigierten Ausgangssignals Clk_dcc und der abfallenden
Flanke des externen Taktsignals Clk_ext berücksichtigt, entspricht. Mit
anderen Worten, das Zeitintervall t1 entspricht der Periode, um
die das externe Taktsignal Clk_ext zu kurz ist, um einen 50% Tastzyklus
zu erhalten.
-
Eine
Wellenform-Mischerschaltung 351 erzeugt das interne Taktsignal
Clk_int im Ansprechen auf das erste bzw. zweite Zwischenausgangssignal Clk_r
bzw. Clk_f. Genauer gesagt wird der Übergang der führenden
Flanke (d.h. der ansteigenden Flanke) des internen Taktsignals Clk_int
im Ansprechen auf den Übergang
der führenden
Flanke (d.h. der ansteigenden Flanke) des ersten Zwischenausgangssignals
Clk_r erzeugt und der Übergang
der hinteren Flanke (d.h. der abfallenden Flanke) des internen Taktsignals
Clk_int wird im Ansprechen auf den Übergang der hinteren Flanke
(d.h. der fallenden Flanke) des zweiten Zwischenausgangssignals
Clk_f erzeugt. Obwohl die jeweiligen Tastzyklen des externen Taktsignals
Clk_ext und der ersten und zweiten Zwischenausgangssignale Clk_r
und Clk_f größer oder
kleiner als 50% sein können,
wird somit der Tastzyklus des internen Taktsignals Clk_int ungefähr zu 50%.
-
Wie
voranstehend angegeben können
die ersten und zweiten DLL Schaltungen 331 und 332 in Verbindung
mit den anderen Schaltungen, die die Signalverarbeitungsschaltung 300 bilden,
das interne Taktsignal Clk_int mit ungefähr der gleichen Periode wie
das externe Taktsignal ClK_ext erzeugen, aber mit einem Tastzyklus
von ungefähr
50%.
-
In
vorteilhafter Weise kann das interne Taktsignal Clk_int, das durch
die DLL Schaltung 321 erzeugt wird, keinen Jitter enthalten,
der durch die Tastzyklus-Korrekturschaltung 311 eingeführt wird,
weil das interne Taktsignal Clk_int auf Grundlage von verzögerten Versionen
des externen Taktsignals Clk_ext erzeugt wird. Somit kann der Jitter
des internen Taktsignals Clk_int auf denjenigen begrenzt werden,
der durch die DLL Schaltung 321 eingeführt wird. In Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung erzeugt die Tastzyklus-Korrekturschaltung 311 ein
im Tastzyklus korrigiertes Ausgangssignal Clk_dcc, das durch die
DLL Schaltung 321 als ein Referenzsignal verwendet wird,
um das erste und zweite Zwischenausgangssignal Clk_r und Clk_f zu
erzeugen. Weil die Jitterkomponente in dem im Tastzyklus korrigierten
Ausgangssignal Clk_dcc eine höhere
Frequenz als die Schleifenbandbreite der DLL Schaltung 321 aufweist,
kann das erste und zweite Zwischenausgangssignal Clk_f und Clk_r durch
den Jitter in dem Tastzyklus-korrigierten Ausgangssignal Clk_dcc
unbeeinflusst sein. Demzufolge kann der Jitter in dem internen Taktsignal
Clk_int verringert werden.
-
In Übereinstimmung
mit weiteren Ausführungsformen
der vorliegenden Erfindung kann eine zweite Tastzyklus-Korrekturschaltung
(nicht gezeigt) zu dem Ausgang der DLL Schaltung 321 elektrisch so
in Reihe geschaltet werden, dass die zweite Tastzyklus-Korrekturschaltung
eine weitere Tastzyklus-Korrektur
auf das interne Taktsignal Clk_int anwendet. Weil die zweite DLL
Schaltung einen Jitter in das Taktsignal einführen kann, kann eine zweite
DLL Schaltung (nicht gezeigt) zu dem Ausgang der zweiten Tastzyklus-Korrekturschaltung
in Reihe geschaltet werden, wie nachstehend diskutiert in Bezug
auf die DLL Schaltung 321, die zu dem Ausgang der Tastzyklus-Korrekturschaltung 311 in
Reihe geschaltet ist.
-
4 ist
ein ausführliches
Blockdiagramm, das DLL Schaltungen in Übereinstimmung mit Ausführungsformen
der vorliegenden Erfindung darstellt. Die erste DLL Schaltung 331 umfasst
eine erste Phasenvergleicherschaltung 411, ein erstes Register 421 und
einen ersten Multiplexer 431, die wie dargestellt konfiguriert
sind. Die zweite DLL Schaltung 332 umfasst eine zweite
Phasenvergleicherschaltung 412, ein zweites Register 422 und
einen zweiten Multiplexer 432, die wie dargestellt konfiguriert
sind. Die erste und zweite DLL Schaltung 331 und 332 können ferner
eine Verzögerungseinheit 441 umfassen,
die zwischen der ersten und zweiten DLL Schaltung 331 und 332 gemeinsam
verwendet wird, wie gezeigt.
-
Die
erste Phasenvergleicherschaltung 411 vergleicht die Phasen
des im Tastzyklus korrigierten Ausgangssignals Clk_dcc und des Rückkopplungssignals
Clk_fb und erzeugt ein Ausgangssignal, das die Phasendifferenz zwischen
den zwei Signalen anzeigt. Insbesondere erzeugt die erste Phasenvergleicherschaltung 411 ein
Ausgangssignal, das die Phasendifferenz zwischen der führenden
Flanke des im Tastzyklus korrigierten Ausgangssignals Clk_dcc und der
führenden
Flanke des Rückkopplungssignals Clk_fb
anzeigt. Das erste Register 421 kann als ein Flip-Flop
verkörpert
werden und verriegelt das Phasendifferenzsignal, das von der ersten
Phasenvergleicherschaltung 411 ausgegeben wird. Der erste Multiplexer 431 wählt eines
einer Vielzahl von Verzögerungssignalen
D01-D0n, die als Ausgangssignale von der Verzögerungseinheit 441 erzeugt
werden, im Ansprechen auf das Phasendifferenzsignal, das von dem
ersten Register 421 ausgegeben wird. Die Verzögerungseinheit 441 umfasst
eine Vielzahl von Einheitsverzögerungseinrichtungen
D1 bis Dn, die in Reihe geschaltet sind und jeweils die Vielzahl
von Verzögerungssignalen
D01 bis D0n durch Verzögern des
externen Taktsignals Clk_ext erzeugen. Je weiter weg das Verzögerungssignal
D01-D0n von dem Eingangsanschluss der Verzögerungseinheit 441 ist, desto
länger
ist die Verzögerung
zwischen dem Verzögerungssignal
und dem externen Taktsignal Clk_ext. Das gewählte Verzögerungssignal wird von dem
ersten Multiplexer 431 als das erste Zwischenausgangssignal
Clk_r ausgegeben.
-
Mit
näheren
Einzelheiten, wenn die Phasendifferenz zwischen der führenden
Flanke des im Tastzyklus korrigierten Ausgangssignals Clk_dcc und
der führenden
Flanke des Rückkopplungssignals
Clk_fb relativ groß ist,
dann erzeugt der erste Multiplexer 431 das erste Zwischenausgangssignal
Clk_r durch Wählen
von einem der Ausgangssignale D01-D0n von der Verzögerungseinheit 441,
in der die Verzögerung,
die auf das externe Taktsignal Clk_ext angewendet wird, relativ
lang ist. Im Gegensatz dazu, wenn die Phasendifferenz zwischen der
führenden Flanke
des im Tastzyklus korrigierten Ausgangssignals Clk_dcc und der führenden
Flanke des Rückkopplungssignals
Clk_fb relativ klein ist, dann erzeugt der erste Multiplexer 431 das
erste Zwischenausgangssignal Clk_r durch Wählen von einem der Ausgangssignale
D01_D0n von der Verzögerungseinheit 441,
in der die Verzögerung,
die auf das externe Taktsignal Clk_ext angewendet wird, relativ
kurz ist.
-
Die
zweite Phasenvergleicherschaltung 412 vergleicht die Phasen
des komplementären
im Tastzyklus korrigierten Ausgangssignals Clk_dccb und des komplementären Rückkopplungssignals
Clk_fbb und erzeugt ein Ausgangssignal, das die Phasendifferenz
zwischen den zwei Signalen anzeigt. Insbesondere erzeugt die zweite
Phasenvergleicherschaltung 412 ein Ausgangssignal, das
die Phasendifferenz zwischen der führenden Flanke des komplementären im Tastzyklus
korrigierten Ausgangssignals Clk_dccb und der führenden Flanke des komplementären Rückkopplungssignals
Clk_fbb anzeigt. Das zweite Register 422 kann als ein Flip-Flop
verkörpert
werden und verriegelt das Phasendifferenzsignal, das von der zweiten
Phasenvergleicherschaltung 412 ausgegeben wird. Der zweite
Multiplexer 432 wählt
eines der Vielzahl von Verzögerungssignalen
D01-D0n, die als Ausgangssignale von der Verzögerungseinheit 441 erzeugt
werden; im Ansprechen auf das Phasendifferenzsignal, das von dem
zweiten Register 422 ausgegeben wird. Das gewählte Verzögerungssignal
wird von dem zweiten Multiplexer 432 als das zweite Zwischenausgangssignal
Clk_f ausgegeben.
-
Mit
näheren
Einzelheiten, wenn die Phasendifferenz zwischen der führenden
Flanke des komplementären
im Tastzyklus korrigieren Ausgangssignals Clk_dccb und der führenden
Flanke des komplementären
Rückkopplungssignals
Clk_fbb relativ groß ist,
dann erzeugt der zweite Multiplexer 432 das zweite Zwischenausgangssignal
Clk_f durch Wählen
von einem der Ausgangssignale D01-D0n aus der Verzögerungseinheit 441,
in der die Verzögerung,
die auf das externe Taktsignal Clk_ext angewendet wird, relativ
lang ist. Wenn im Gegensatz dazu die Phasendifferenz zwischen der
führenden
Flanke des komplementären
im Tastzyklus korrigierten Ausgangssignals Clk_dccb und der führenden
Flanke des komplementären
Rückkopplungssignals
Clk_fbb relativ klein ist, dann erzeugt der zweite Multiplexer 432 das
erste Zwischenausgangssignal Clk_f durch Wählen von einem der Ausgangssignale
D01-D0n von der Verzögerungseinheit 441,
in der die Verzögerung,
die auf das externe Taktsignal Clk_ext angewendet wird, relativ
kurz ist.
-
Zusammengefasst
wählt der
erste Multiplexer 431 anfänglich eines der Ausgangssignale D01-D0n
von der Verzögerungseinheit 441,
sodass das erste Zwischenausgangssignal Clk_r relativ zu dem externen
Taktsignal Clk_ext um eine erste vorgegebene Zeitperiode d1 verzögert wird.
Der erste Multiplexer 431 erzeugt danach das erste Zwischenausgangssignal
Clk_r durch Wählen
von einem der Ausgangssignale D01-D0n von der Verzögerungseinheit 441 auf
Grundlage der Phasendifferenz zwischen der führenden Flanke des im Tastzyklus
korrigierten Ausgangssignals Clk_dcc und der führenden Flanke des Rückkopplungssignals
Clk_fb. In ähnlicher
Weise wählt
der zweite Multiplexer 432 anfänglich eines der Ausgangssignale
D01-D0n von der Verzögerungseinheit 441,
sodass das zweite Zwischenausgangssignal Clk_f relativ zu dem externen Taktsignal
Clk_ext durch eine zweite vorgegebene Zeitperiode d2 verzögert wird.
Der zweite Multiplexer 432 erzeugt danach das zweite Zwischenausgangssignal
Clk_f durch Wählen
von einem der Ausgangssignale D01-D0n von der Verzögerungseinheit 441 auf
Grundlage der Phasendifferenz zwischen der führenden Flanke des komplementären im Tastzyklus korrigieren
Ausgangssignals Clk_dccb und der führenden Flanke des komplementären Rückkopplungssignals
Clk_fbb.
-
5 ist
eine schematische Darstellung, die Wellenform-Mischerschaltungen
in Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung zeigt. Die Wellenform-Mischerschaltung 351 umfasst
Impuls-Initiatoren 511 und 512 und ein Flip-Flop 541,
die wie gezeigt konfiguriert sind. Der Impuls-Initiator 511 erzeugt
ein logisches Signal A im Ansprechen auf das erste Zwischenausgangssignal Clk_r
und umfasst eine Inverterkette 521 und ein UND Gatter 531,
die wie gezeigt konfiguriert sind. Bezugnehmend nun auf 6 erzeugt
der Impuls-Initiator 511 ein Impulssignal 611,
wenn das erste Zwischenausgangssignal Clk_r von einem logischen niedrigen
Pegel auf einen logischen hohen Pegel übergeht. Die Breite Td1 des
Impulssignals 611 wird auf Grundlage der Anzahl von Invertern
bestimmt, die die Inverterkette 521 bilden. Insbesondere
gilt, dass je größer die
Anzahl von Invertern ist, die die Inverterkette 521 bilden,
desto länger
die Breite Td1 des Impulssignals 611 ist. Im Gegensatz
dazu, je kleiner die Anzahl von Invertern ist, die die Inverterkette 521 bilden
desto kürzer
ist die Breite Td1 des Impulssignals 621.
-
Der
Impuls-Initiator 512 erzeugt ein logisches Signal B im
Ansprechen auf das zweite Zwischenausgangssignal Clk_f und umfasst
eine Inverterkette 522 und ein UND Gatter 532,
die wie gezeigt konfiguriert sind. Bezugnehmend nun auf 6 erzeugt
der Impuls-Initiator 512 ein Impulssignal 621, wenn
das zweite Zwischenausgangssignal Clk_f von einem logischen hohen
Pegel auf einen logischen niedrigen Pegel übergeht. Die Breite Td2 des
Impulssignals 621 wird auf Grundlage der Anzahl von Invertern
bestimmt, die die Inverterkette 522 bilden. Insbesondere
gilt, dass je größer die
Anzahl von Invertern ist, die die Inverterkette 522 bilden,
desto länger
die Breite Td2 des Impulssignals 621 ist. Im Gegensatz dazu,
je kleiner die Anzahl von Invertern ist, die die Inverterkette 522 bilden,
desto kürzer
ist die Breite Td2 des Impulssignals 621.
-
Das
Flip-Flop 541 erzeugt das interne Taktsignal Clk_int im
Ansprechen auf die logischen Signale A und B, die jeweils von den
Impuls-Initiatoren 511 und 512 ausgegeben werden.
Wie in 6 gezeigt geht das interne Taktsignal Clk_int
von einem logischen niedrigen Pegel auf einen logischen hohen Pegel über, und
zwar im Ansprechen auf einen Übergang
des Impulssignals 611 von einem logischen niedrigen Pegel
auf einen logischen hohen Pegel. Das interne Taktsignal Clk_int
geht von einem logischen hohen Pegel auf einen logischen niedrigen
Pegel im Ansprechen auf einen Übergang
des Impulssignals 621 von einem logischen niedrigen Pegel
auf einen logischen hohen Pegel über.
Das Flip-Flop 541 kann als ein SR (Setz-Rücksetz;
Set-Reset) Flip-Flop realisiert werden. Somit kann die Wellenform-Mischerschaltung 351 so
angesehen werden, dass sie das interne Taktsignal Clk_int dadurch
erzeugt, dass die ansteigende Flanke des ersten Zwischenausgangssignals
Clk_r mit der abfallenden Flanke des zweiten Zwischenausgangssignals
Clk_f gemischt wird.
-
Die 7A und 7B sind
Signal-Timingdiagramme, die Operationen von Signalverarbeitungsschaltungen
in Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung darstellen. Bezugnehmend nun auf die 7A weist
das externe Taktsignal Clk_ext ein Tastverhältnis von weniger als 50% auf;
deshalb ist das logische hohe Intervall I1 kürzer als das logische niedrige
Intervall I2. Der Tastzyklus des im Tastzyklus korrigierten Ausgangssignals
Clk_dcc ist ungefähr
50%; deshalb sind die Intervalle von logisch Hoch und logisch Niedrig
des im Tastzyklus korrigierten Ausgangssignals Clk_dcc ungefähr die gleichen
und werden als Intervalle I3 identifiziert.
-
Wie
voranstehend diskutiert erzeugt die erste DLL Schaltung 331 das
erste Zwischenausgangssignal Clk_r durch anfängliches Verzögern des
externen Taktsignals Clk_ext um eine erste vorgegebene Zeitperiode
d1. In ähnlicher
Weise erzeugt die zweite DLL Schaltung 332 das zweite Zwischenausgangssignal
Clk_f durch anfängliches
Verzögern
des externen Taktsignals Clk_ext um eine zweite vorgegebene Zeitperiode
d2. Die Wellenform-Mischerschaltung 351 erzeugt das interne
Taktsignal Clk_int auf Grundlage der führenden Flanke (d.h. der ansteigenden Flanke)
des ersten Zwischenausgangssignals Clk_r und der hinteren Flanke
(d.h. der abfallenden Flanke) des zweiten Zwischenausgangssignals
Clk_f.
-
Die
Kompensationsverzögerungs-Einrichtungsschaltung 341 erzeugt
das Rückkopplungssignal
Clk_fb durch Anwenden einer vorgegebenen Zeitverzögerung d3
auf das interne Taktsignal Clk_int. Um die Synchronisation des im
Tastzyklus korrigierten Ausgangssignals Clk_dcc mit dem Rückkopplungssignal
Clk_fb zu verbessern erzeugt die erste DLL Schaltung 331 das
erste Zwischenausgangssignal Clk_r mit einer zusätzlichen. Verzögerung von
t2, die der Phasendifferenz zwischen der ansteigenden Flanke des
im Tastzyklus korrigierten Ausgangssignals Clk_dcc und der ansteigenden Flanke
des Rückkopplungssignals
Clk_fb entspricht. Um die Synchronisation des komplementären im Tastzyklus
korrigierten Ausgangssignals Clk_dccb mit dem komplementären Rückkopplungssignal Clk_fbb
zu verbessern erzeugt die zweite DLL Schaltung 332 das
zweite Zwischenausgangssignal Clk_f mit einer zusätzlichen
Verzögerung
von t1 plus t2. Das Zeitintervall t1 entspricht der Phasendifferenz zwischen
der abfallenden Flanke des im Tastzyklus korrigierten Ausgangssignals
Clk_dcc und der abfallenden Flanke des externen Taktsignals Clk_ext.
-
Demzufolge
erzeugt die Wellenform-Mischerschaltung 351 den Übergang
bei der führenden
Flanke (d.h. der ansteigenden Flanke) des internen Taktsignals Clk_int
im Ansprechen auf den Übergang
der führenden
Flanke (d.h. der ansteigenden Flanke) des ersten Zwischenausgangssignals Clk_r
und erzeugt den Übergang
der hinteren Flanke (d.h. der abfallenden Flanke) des internen Taktsignals
Clk_int im Ansprechen auf den Übergang
der hinteren Flanke (d.h. der abfallenden Flanke) des zweiten Zwischenausgangssignals
Clk_f. Der Tastzyklus des internen Taktsignals Clk_int ist ungefähr 50%.
-
Bezugnehmend
nun auf 7B weist das externe Taktsignal
Clk_ext einen Tastzyklus größer als
50% auf; deshalb ist das logische hohe Intervall I1 länger als
das logische niedrige Intervall I2. Der Tastzyklus des im Tastzyklus
korrigierten Ausgangssignals Clk_dcc ist ungefähr 50%; deshalb werden die Intervalle
von logisch Hoch und logisch Niedrig des im Tastzyklus korrigierten
Ausgangssignals Clk_dcc ungefähr
die gleichen und werden mit dem Intervall I3 identifiziert.
-
Die
erste DLL Schaltung 331 erzeugt das erste Zwischenausgangssignal
Clk_r durch anfängliches
Verzögern
des externen Taktsignals Clk_ext um eine erste vorgegebene Zeitperiode
d1. In ähnlicher Weise
erzeugt die zweite DLL Schaltung 332 das zweite Zwischenausgangssignal
Clk_f durch anfängliches
Verzögern
des externen Taktsignals Clk_ext um die zweite vorgegebene Zeitperiode
d2. Die Wellenform-Mischerschaltung 351 erzeugt
das interne Taktsignal Clk_int auf Grundlage der führenden
Flanke (d.h. der ansteigenden Flanke) des ersten Zwischenausgangssignals
Clk_r und der hinteren Flanke (d.h. der abfallenden Flanke) des
zweiten Zwischenausgangssignals Clk_f.
-
Die
Kompensationsverzögerungs-Einrichtungsschaltung 341 erzeugt
das Rückkopplungssignal
Clk_fb durch Anwenden einer vorgegebenen Zeitverzögerung d3
auf das interne Taktsignal Clk_int. Um die Synchronisation des im
Tastzyklus korrigieren Ausgangssignals Clk_dcc mit dem Rückkopplungssignal
Clk_fb zu verbessern erzeugt die erste DLL Schaltung 331 das
erste Zwischenausgangssignal Clk_r mit einer zusätzlichen Verzögerung t2,
die der Phasendifferenz zwischen der ansteigenden Flanke des im
Tastzyklus korrigierten Ausgangssignals Clk_dcc und der ansteigenden
Flanke des Rückkopplungssignals
Clk_fb entspricht. Weil der Tastzyklus des externen Taktsignals
Clk_ext größer als
50% ist, muss die zweite DLL Schaltung 332 das zweite Zwischenausgangssignal
Clk_f mit einer zusätzlichen
Verzögerung
nicht erzeugen.
-
Demzufolge
erzeugt die Wellenform-Mischerschaltung 351 den Übergang
der führenden
Flanke (d.h. der ansteigenden Flanke) des internen Taktsignals Clk_int
im Ansprechen auf den Übergang
der führenden
Flanke (d.h. der ansteigenden Flanke) des ersten Zwischenausgangssignals Clk_r
und erzeugt den Übergang
der hinteren Flanke (d.h. der abfallenden Flanke) des internen Taktsignals
Clk_int im Ansprechen auf den Übergang
der hinteren Flanke (d.h. der abfallenden Flanke) des zweiten Zwischenausgangssignals
Clk_f. Der Tastzyklus des internen Taktsignals Clk_int beträgt ungefähr 50%.
-
Wie
in den 7A und 7B dargestellt, obwohl
der Tastzyklus des externen Taktsignals Clk_ext größer oder
kleiner als 50% sein kann, kann die DLL Schaltung 321 in
Verbindung mit der Wellenform-Mischerschaltung 351 das
interne Taktsignal Clk_int auf Grundlage von verzögerten Versionen des
externen Taktsignals Clk_ext, welches einen Tastzyklus von ungefähr 50% aufweist,
erzeugen.
-
8 ist
ein Blockdiagramm, welches Rambus Speichereinrichtungen in Form
einer integrierten Schaltung in Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung darstellt. Eine Rambus Speichereinrichtung 801 in
Form einer integrierten Schaltung umfasst die Signalverarbeitungsschaltung 300,
die voranstehend unter Bezugnahme auf die 3–7A und 7B diskutiert
wurde, zusammen mit einer Eingangsempfängerschaltung 811,
einer Schnittstellenlogik 821, einem Speicherzellenfeld 831,
und einem Ausgangspuffer 841, die wie gezeigt konfiguriert
sind.
-
Die
Eingangsempfängerschaltung 811 erzeugt
verarbeitete Daten im Ansprechen auf Eingangsdaten Din und das interne
Taktsignal Clk_int. Die Eingangsempfängerschaltung 811 kann
die verarbeiteten Daten bei Spannungspegeln erzeugen, die mit der
internen Schaltungsanordnung der Rambus Speichereinrichtung 801 in
Form einer integrierten Schaltung kompatibel sind. Die Schnittstellenlogik 821 kann
verwendet werden, um die verarbeiteten Daten von der Eingangsempfängerschaltung 811 an
das Speicherzellenfeld 831 für eine Speicherung darin zu
koppeln. Der Ausgangspuffer 841 erzeugt Ausgangsdaten im
Ansprechen auf die verarbeiteten Daten, die in dem Speicherzellenfeld 831 gespeichert
sind, und das interne Taktsignal Clk_int. Der Ausgangspuffer 841 kann
die Ausgangsdaten bei Spannungspegeln erzeugen, die mit der externen Schaltungsanordnung
kompatibel sind, die elektrisch mit der Rambus Speichereinrichtung 801 in
Form einer integrierten Schaltung verbunden sind.
-
Durch
Verwenden des internen Taktsignals Clk_int, das durch die Signalverarbeitungsschaltung 300 in Übereinstimmung
mit Ausführungsformen
der vorliegenden Erfindung erzeugt wird, um verschiedene Schaltungsanordnungen
und Komponenten anzusteuern, können
Fehlfunktionen in der Rambus Speichereinrichtung 801 in
Form einer integrierten Schaltung verringert werden, da das interne
Taktsignal Clk_int, wie voranstehend diskutiert, einen reduzierten
Jitter aufweisen kann. Es sei ferner darauf hingewiesen, dass Ausführungsformen
der Signalverarbeitungsschaltung 300 auf alternative Einrichtungen
in Form einer integrierten Schaltung angewendet werden können, ohne
von den Prinzipien der vorliegenden Erfindung abzuweichen.
-
Aus
den voranstehenden Ausführungen lässt sich
leicht ersehen, dass die vorliegende Erfindung verwendet werden
kann, um ein im Tastzyklus korrigiertes Signal aus einem ursprünglichen
Signal zu erzeugen, ohne Jitter von einer Tastzyklus-Korrekturschaltung
in das im Tastzyklus korrigierte Signal zu übergeben. Somit kann das im
Tastzyklus korrigierte Signal verwendet werden, um andere integrierte Schaltungseinrichtungen
anzusteuern und kann die Zuverlässigkeit
davon als Folge des verringerten Jitters in dem im Tastzyklus korrigierten
Signal verbessern.