DE3826717A1 - Signalphasenabgleichsschaltung - Google Patents

Description

Die Erfindung betrifft eine automatische Phasenregelungsschal­ tung (APC=Automatic Phase Control), die einen regelbaren Phasenschieber verwendet, um die Phase eines Oszillatorsignals mit der eines Referenzsignals in Übereinstimmung zu bringen.

Die US-Patentschrift 39 11 368 mit dem Titel "Phase Interpolating Apparatus and Method" betrifft eine Schaltung, mit der die Übergänge eines Taktsignals mit denen eines Re­ ferenzsignals in Übereinstimmung gebracht werden. Bei dieser Schaltung werden eine Mehrzahl von Flip-Flops und Torschal­ tungen dazu verwendet, die Phase eines mehrphasigen Taktsig­ nals auszuwählen, das am ehesten einen Übergang aufweist, der mit einem Übergang des Referenzsignals übereinstimmt.

Die aus der oben genannten Druckschrift bekannte Schaltung ist in vereinfachter Form in Fig. 1 dargestellt. Eine Oszillator­ signalquelle 10 liefert ein Oszillatorsignal OSC, das einer Kette von drei Verzögerungselementen 14, 16 und 18 zugeführt wird. Jedes dieser Verzögerungselemente bewirkt eine Zeitver­ zögerung im wesentlichen gleich einem Viertel der Periode des Oszillatorsignals OSC. Daher repräsentieren das Signal OSC und die Ausgangssignale der Verzögerungselemente 14, 16 und 18 vier verschiedene, gleichbeabstandete Phasen des Signals OSC. Das Signal OSC wird dem Eingangsanschluß D eines für Daten ge­ eigneten Flip-Flop 22 zugeführt und die Ausgangssignale der Verzögerungselemente 14, 16 und 18 werden den D-Eingangsan­ schlüssen der jeweiligen Flip-Flops 24, 26 und 28 zugeführt. Eine Referenzsignalquelle 12 liefert ein Signal REF an den Takteingangsanschluß CK jedes der Flip-Flops 22, 24, 26 und 28.

In dieser Konfiguration nehmen die Flip-Flops 22, 24, 26 und 28 eine "Momentaufnahme" der Schwingungsform des Signals OSC zu der Zeit auf, zu der die Flip-Flops von dem Signal REF ge­ taktet sind. Mit anderen Worten repräsentieren die Zustände der verschiedenen Flip-Flops 22, 24, 26 und 28 eine Periode des zu von den Verzögerungselementen 14, 16 und 18 bestimmten Zeitintervallen abgetasteten Signals OSC. Das Standard­ ausgangssignal Q und das komplementäre Ausgangssignal Q der Flip-Flops 22, 24, 26 und 28 werden jeweiligen ersten und zweiten Eingangsanschlüssen von NICHT-ODER-Gattern 40, 42, 44 und 46 zugeführt. Diese NICHT-ODER-Gatter lassen eine der Phasen des Signals OSC, welche den jeweiligen dritten Ein­ gangsanschlüssen der NICHT-ODER-Gattern zugeführt werden, zu dem ODER-Gatter 60 passieren, dessen Ausgangssignal das end­ gültige Ausgangsschwingungssignal OSC _F darstellt.

Durch die Auswahl dieser Schaltung hat das Signal OSC _F einen nach positiv gehenden Übergang, der ungefähr gleichzeitig auftritt mit einem nach positiv gehenden Übergang des Signals REF. Um zu verstehen, wie diese Schaltung diese Signale in Übereinstimmung bringt, sei das folgende Beispiel betrachtet. Angenommen, daß wenn die Flip-Flops 20, 24, 26 und 28 durch einen nach positiv gehenden Übergang des Signals REF getaktet werden, deren jeweilige Zustände 0, 0, 1 und 1 sind. Dieser Satz von Zuständen zeigt an, daß ein nach negativ gehender Übergang des Signals OSC dem nach positiv gehenden Übergang des Signals REF, um zwischen einem Viertel und einer Hälfte einer Periode des Signals OSC vorangeht.

Wie oben ausgeführt, sind die drei Eingangsanschlüsse des NICHT- ODER-Gatters 40 mit dem Ausgangsanschluß Q des Flip-Flops 22, dem invertierten Ausgangsanschluß Q des Flip-Flops 24 und dem Ausgangsanschluß der Oszillatorsignalquelle 10 verbunden. Die entsprechenden Eingangsanschlüsse des NICHT-ODER-Gatters 42 sind in gleicher Weise mit dem Q-Ausgangsanschluß des Flip- Flops 24, dem Q-Ausgangsanschluß des Flip-Flops 26 bzw. dem Ausgangsanschluß des Verzögerungselementes 14 verbunden. Die drei Eingangsanschlüsse des NICHT-ODER-Gatters 44 sind mit dem Q-Ausgangsanschluß des Flip-Flops 26, dem Q-Ausgangsanschluß des Flip-Flops 28 bzw. dem Ausgangsanschluß des Verzögerungs­ elementes 16 verbunden. Das NICHT-ODER-Gatter 46 ist so ge­ koppelt, daß seine drei Eingangsanschlüsse mit dem Q-Ausgangs­ anschluß des Flip-Flops 28, dem Q-Ausgangsanschluß des Flip- Flops 22 und dem Ausgangsanschluß des Verzögerungselementes 18 verbunden sind.

In dem oben beschriebenen Beispiel liefern die Q-Ausgangsan­ schlüsse der Flip-Flops 22, 24, 26 und 28 die Ausgangswerte 0, 0, 1 bzw. 1. Die Q-Ausgangsanschlüsse dieser Flip-Flops liefern entsprechende Ausgangswerte 1, 1, 0 und 0. In der Folge liefern die NICHT-ODER-Gatter 40, 44 und 46 immer eine logische Null als Ausgangswerte und das NICHT-ODER-Gatter 42 liefert ein Ausgangssignal, welches das logisch Inverse des von dem Verzögerungselement 14 gelieferten Signals ist. Die von den NICHT-ODER-Gattern 40, 42, 44 und 46 gelieferten Aus­ gangssignale werden jeweils verschiedenen Eingangsanschlüssen des ODER-Gatters 60 zugeführt. Bei dem oben beschriebenen Bei­ spiel ist das Ausgangssignal des ODER-Gatters 60 das gleiche wie das Ausgangssignal des NICHT-ODER-Gatters 42. Dieses Signal hat einen nach positiv gehenden Übergang, der ungefähr mit dem nach positiv gehenden Übergang des Signals REF über­ einstimmt. Die Phase des Signals OSC, die von den in Fig. 1 gezeigten Schaltungen ausgewählt und dann invertiert wird, kann sich mit jeder nach positiv gehenden Flanke des Signals REF ändern. Jedoch wird die endgültig ausgewählte und inver­ tierte Phase mindestens einen Übergang aufweisen, der mit einem Übergang des Signals REF synchronisiert ist.

Eine Anwendung der in Fig. 1 gezeigten Phasenabgleichsschal­ tung liegt in einem digitalen Fernsehempfänger vor, welcher ein Abtasttaktsignal verwendet, das phasenverriegelt ist mit der Horizontalzeilen-Synchronisierungssignalkomponente des empfangenen Videosignals (d.h. einem zeilenverriegelten Takt­ signal). Obwohl das Taktsignal mit dem Zeilensynchronisier­ signal phasenverriegelt ist, können wesentliche Zeitfehler vorliegen beim Auftreten des ersten Impulses des Abtasttaktes folgend auf das Auftreten eines Impulses des Horizontalzeilen­ synchronisierungssignals. Diese Zeitfehler können das Bild, das aus den unter Verwendung dieses Abtasttaktsignals genom­ menen Abtastwerten reproduziert ist, verzerren. Diese Verzer­ rung bewirkt, das vertikale oder diagonale Kanten in dem Bild wellenförmig oder gezahnt erscheinen.

Die in Fig. 1 gezeigte Schaltung könnte durch Hinzufügung von Verzögerungselementen und Decoderstufen erweitert werden, um ein Taktsignal zu erzeugen, welches diese Art von Verzerrung korrigiert. Beispielsweise könnte eine Schaltung zur Verwendung in einem NTSC-Empfänger 63 seriell verbundene Ver­ zögerungselemente aufweisen, die 63 Taktphasen mit gleichen zeitlichen Abständen liefern. Die Zeitverzögerung durch alle Verzögerungselemente würde ungefähr einer Periode des Signals OSC gleich sein. Jedes der 63 Verzögerungselemente wäre mit einer jeweils verschiedenen Decoderstufe verbunden, die ein Flip-Flop und ein NICHT-ODER-Gatter enthält. Eine erweiterte Schaltung dieser Art würde ein zeilenverriegeltes Signal mit einer Frequenz des 910-fachen der Frequenz f _H des Horizontal­ zeilensynchronisierungssignals erzeugen mit einer Genauigkeit von ±1 Nanosekunde (ns) gegenüber dem Horizontalsynchronisie­ rungssignal.

Diese Schaltung ist jedoch nicht ohne Schwierigkeiten. Um die Kosten der Schaltung zu vermindern, wäre es wünschenswert, die Phasenabgleichsschaltung als eine einzige integrierte Schal­ tung zu implementieren. Wenn bei dieser Schaltung als Verzöge­ rungselemente unter Verwendung von Standardverarbeitungs­ techniken implementierte Puffer-Gatter verwendet werden, kann die Größe der von jeder bewirkten Zeitverzögerung um bis zu

• -50% und +100% des Nominalwertes variieren. Wenn daher die Verzögerungselemente so implementiert sind, daß sie einen no­ minellen Zeitverzögerungswert erzeugen, derart, daß die Summe aller der nominellen Verzögerungswerte gleich der Periode des Taktsignals ist, kann die tatsächlich bewirkte Gesamtverzöge­ rung so klein sein, wie eine Hälfte der Taktperiode oder so groß wie zwei Taktperioden. Im ersten Falle könnte die Phasen­ abgleichsschaltung kein Ausgangstaktsignal erzeugen. Dies würde dann auftreten, wenn die in den Flip-Flops gespeicher­ ten Werte keinen Übergang des zeilenverriegelten Taktsignals enthalten. Im zweiten Fall würden die Signale von zwei oder mehr dieser Verzögerungselemente ausgewählt und inver­ tiert. Infolge der Differenzen der zeitlichen Lage zwischen diesen zwei Phasen könnte deren Kombination in dem ODER-Gatter unerwünschte hochfrequente Komponenten in das Ausgangstakt­ signal einführen und das Tastverhältnis des Taktsignals ver­ andern.

Es ist daher wünschenswert, eine integrierbare Phasenab­ gleichsschaltung zu schaffen, bei der die oben beschriebenen Schwierigkeiten nicht auftreten.

Die vorliegende Erfindung wird verwirklicht in einer Schal­ tung, durch die ein Oszillatorsignal in eine vorgegebene Pha­ senbeziehung mit einem Referenzsignal in Übereinstimmung ge­ bracht wird. Die Schaltung enthält eine Verzögerungslinie, die M Signale erzeugt, welche M aufeinanderfolgend verzögerte Pha­ sen des Oszillatorsignals repräsentieren. Die Verzögerungs­ linie liefert mindestens ein Phasensignal, das um mehr als eine Periode des Oszillatorsignals gegenüber dem unverzöger­ ten Oszillatorsignal verzögert ist. Die Phasenabgleichsschal­ tung enthält weiter eine Tor- oder Gatterschaltung und eine Signalwertspeichereinrichtung, die mit den M Ausgangsanschlüs­ sen der Verzögerungslinie gekoppelt ist, um eines der M von der Verzögerungslinie gelieferten Signal auszuwählen. Dieses ausgewählte Signal hat eine vorgegebene Phasenbeziehung mit dem Referenzsignal und eine zeitliche Verzögerung bezüglich des nicht verzögerten Oszillatorsignals, die weniger als eine Periode des Oszillatorsignals beträgt. Die Anordnung enthält weiter eine Schaltung, welche die Auswahl von Signalen mit einer größeren Zeitverzögerung als der des ausgewählten Sig­ nals aus den M Signalen verhindert. Das ausgewählte Signal ist das Ausgangssignal der Phasenabgleichsschaltung.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung erläutert. Es zeigen:

Fig. 1, wie oben beschrieben, ein Blockschaltbild eines Beispiels einer bekannten Phasenabgleichsschaltung,

Fig. 2 ein Blockschaltbild, das eine Signalphasenabgleichs­ schaltung gemäß einem Ausführungsbeispiel der Erfin­ dung darstellt.

Das in Fig. 2 gezeigte Ausführungsbeispiel der Erfindung steht im Zusammenhang mit einem Fernsehsignalverarbeitungssystem. Diese Schaltung ist grundsätzlich ähnlich der unter Bezugnah­ me auf die Fig. 1 beschriebene Schaltung nach dem Stand der Technik, jedoch weist sie im Aufbau wesentliche Unterschiede auf, durch welche die Nachteile der bekannten Schaltung über­ wunden werden. Die in Fig. 2 gezeigte Schaltung wird verwen­ det, um ein zeilenverriegeltes Taktsignal CLK mit einem Hori­ zontaltreibersignal HDRIVE in Übereinstimmung zu bringen. Die­ se Schaltung besteht aus fünf Stufen, welche vier Verzöge­ rungselemente umfassen. Würde diese Schaltung beispielsweise in einem NTSC-Fernsehempfänger mit einer Taktfrequenz des 910-fachen der Frequenz f _H des Horizontalzeilensynchronisie­ rungssignals verwendet, wäre das von der Phasenabgleichsschal­ tung erzeugte Taktsignal CLK′ mit dem Horizontaltreibersignal mit einer Genauigkeit von 1/(3x910 F _H ) oder 23 ns synchroni­ siert. Im vorliegenden System sind jedoch Genauigkeiten von ungefähr einer Nanosekunde wünschenswert. Eine die Genauig­ keit von +1 ns erreichende Signalphasenabgleichsschaltung würde mindestens 64 Stufen mit 63 Verzögerungselementen in der Ver­ zogerungslinie enthalten. Die kleinere Anzahl der Stufen und Verzögerungselemente wurde bei dem vorliegenden Ausführungs­ beispiel ausgewählt, um die Erläuterung der Erfindung zu ver­ einfachen. Jedoch wird der Fachmann aufgrund der Beschreibung keine Schwierigkeiten haben, eine Ausführung mit 64 Stufen zu konstruieren.

In Fig. 2 liefert eine Quelle eines zeilenverriegelten Takt­ signals 210 das Signal CLK an ein Verzögerungselement 214, das erste Verzögerungselement in einer Kette von Verzögerungsele­ menten 214, 216, 218 und 220. Die bei diesem Ausführungsbei­ spiel der Erfindung verwendete Quelle 210 enthält eine Schal­ tung mit einer phasenverriegelten Schleife (PLL= phase locked loop), die das Signal CLK erzeugt, welches eine Frequenz im wesentlichen gleich 910×f _H aufweist und phasenverriegelt ist mit der Horizontalzeilen-Synchronisierungssignalkomponente eines Eingangsvideosignalgemischs. Die in diesem Ausführungs­ beispiel der Erfindung verwendeten Verzögerungselemente 214, 216, 218 und 220 sind übliche Puffer-Gatter. Der Betrag der von jedem der Puffer-Platte bewirkten zeitlichen Verzögerung ist die Signallaufverzögerung durch die Gatterschaltung.

Jedes der Verzögerungselemente 214, 216, 218 und 220 verzögert das seinem Eingangsanschluß zugeführte Signal um ein Zeitin­ tervall ungefähr gleich einem Drittel der Periode des Signals CLK. Da diese Verzögerungselemente als Teil einer integrierten Schaltung verwirklicht werden, kann das durch jedes dieser Verzögerungselemente 214, 216, 218 und 220 hervorgerufene Ver­ zögerungszeitintervall um bis zu -50% bis +100% variieren. Folglich kann die von den vier Verzögerungselementen 214, 216, 218 und 220 bewirkte gesamte Zeitverzögerung zwischen 2/3 einer Periode und 2 2/3 Perioden des Signals CLK sein Das von der Quelle 210 gelieferte Signal CLK wird dem Daten­ eingangsanschluß D eines üblichen für Daten geeigneten Flip- Flop 222 zugeführt. Die Ausgangssignale der Verzögerungsele­ mente 214, 216, 218 und 220 werden in gleicher Weise den D- Eingangsanschlüssen von entsprechenden für Daten geeigneten Flip-Flops 224, 226, 228 und 230 zugeführt. Jedes der Flip- Flop 222, 224, 226, 228 und 230 wird durch das von einer Quelle eines Horizontaltreibersignals 212 gelieferte Signal HDRIVE getaktet.

Bei diesem Ausführungsbeispiel der Erfindung enthält die Quelle 212 eine phasenverriegelte Schleife, welche das Signal HDRIVE erzeugt, das mit der Horizontalzeilen-Synchronisie­ rungssignalkomponente des Eingangsvideosignalgemischs phasen­ verriegelt ist und eine Frequenz im wesentlichen gleich f _H hat.

In Übereinstimmung mit einem nach positiv gehenden Übergang des Signals HDRIVE übernimmt jedes der Flip-Flops 222, 224, 226, 228 und 230 den Wert des seinem D-Eingangsanschluß zugeführten Signals als internen Zustand. Die Flip-Flops 222, 224, 226, 228 und 230 liefern diese Statuswerte an ihren jeweiligen Q- Ausgangsanschlüssen und logisch komplementierte Versionen die­ ser Statuswerte an ihren jeweiligen Q-Ausgangsanschlüssen.

Die Q- und Q-Ausgangsanschlüsse der Flip-Flops 222 bis 230 sind mit einer logischen Schaltung gekoppelt, welche auf der Basis der in den Flip-Flops gespeicherten Statuswerte entweder das von der Quelle 210 gelieferte Taktsignal CLK oder eines der von den Verzögerungselementen 214, 216, 218 oder 220 ge­ lieferten phasenverschobenen Taktsignale als bezüglich der Phase ausgerichtetes Ausgangstaktsignal CLK′ passieren läßt.

Vom Verständnis des Betriebs dieser Schaltung ist es nützlich, die Flip-Flops und die logischen Gatter in einer Kette von fünf miteinander verbundenen Stufen konfiguriert zu betrachten. Die in den jeweiligen Flip-Flops 222 bis 230 gehaltenen Statuswerte repräsentieren Abtastwerte der jeweiligen Phasen des Signals CLK mit zunehmend größeren Verzögerungen. Zusätz­ lich wird der von dem Flip-Flop 222 gehaltene Statuswert in der Schaltung verwendet als ein Abtastwert einer Phase des Signals CLK, das bezüglich der Phase verzögert ist, welche den im Flip-Flop 230 gehaltenen Abtastwert erzeugte. Wie oben er­ läutert, wurden all diese Abtastwerte in Übereinstimmung mit einem nach positiv gehenden Übergang des Signals HDRIVE ge­ nonmen. Die einzelnen Stufen der Gatterschaltungen verglei­ chen die Abtastwerte aufeinanderfolgender Taktsignalphasen, um zu bestimmen, welche der Taktsignalphasen einen nach positiv gehenden Übergang aufweisen, der ungefähr mit dem nach positiv gehenden Übergang des Signals HDRIVE übereinstinmt.

Beispielsweise, wenn die Zustände der Flip-Flops 222 bzw. 224 logisch 1 und logisch 0 sind, ist die Phase des Signals CLK, das einen nach positiv gehenden Übergang in Übereinstimmung mit dem des Signals HDRIVE aufweist, bezüglich dem von dem Ver­ zögerungselement 214 gelieferten Signal in der Zeit fortge­ schritten und bezüglich dem von der Quelle 210 gelieferten Signal CLK in der Zeit verzögert. Der Q-Ausgangsanschluß des Flip-Flops 222 und der Q-Ausgangsanschluß des Flip-Flops 224 sind mit jeweils verschiedenen Eingangsanschlüssen eines UND- Gatters 242 gekoppelt. Das UND-Gatter 242 ist durch diese Ein­ gangssignale so konditioniert, daß es einen logischen Wert 1 an einen Eingangsanschluß eines UND-Gatters 252 abgibt, wodurch es dem UND-Gatter 252 möglich ist, die von dem Verzögerungselement 214 gelieferte Phase des Signals CLK zu dem ODER-Gatter 260 passieren zu lassen.

UND-Gatter 244 und 254 sind in gleicher Weise angeordnet, um das von dem Verzögerungselement 216 gelieferte Taktphasen­ signal zu dem ODER-Gatter 260 durchzulassen, wenn der Status der Flip-Flops 224 und 226 logisch 1 bzw. logisch 0 ist. UND- Gatter 246 und 256 lassen das von dem Verzögerungselement 218 gelieferte Signal durch, wenn der Status der Flip-Flops 226 und 228 logisch 1 bzw. logisch 0 ist, schließlich lassen UND- Gatter 248 und 258 das von dem Verzögerungselement 220 gelie­ ferte Signal durch, wenn der jeweilige Zustand der Flip-Flops 228 und 230 logisch 1 und logisch 0 sind. Die Eingangsan­ schlüsse eines UND-Gatters 240 sind mit dem Q-Ausgangsanschluß des Flip-Flops 230 und dem Q-Ausgangsanschluß des Flip-Flops 222 gekoppelt. Das UND-Gatter 240 konditioniert ein UND-Gatter 250 derart, daß es das von der Quelle 210 gelieferte Signal CLK zu dem ODER-Gatter 260 durchläßt, wenn die Zustände der Flip-Flops 230 und 222 logisch 1 bzw. logisch 0 sind.

Die UND-Gatter 240 und 250 stellen sicher, daß die Phasenab­ gleichsschaltung ein Oszillatorausgangssignal erzeugt solange die durch die Verzögerungselemente 214, 216, 218 und 220 be­ wirkte Gesamtzeitverzögerung größer ist als die Hälfte einer Periode des Signals CLK. Wenn beispielsweise die Zustände der Flip-Flops 222 bis 230 ein Zeitintervall umfassen, das einen nach negativ gehenden Übergang einer Phase des Signals CLK ent­ hält, nicht jedoch einen nach positiv gehenden Übergang, dann wird das von ODER-Gatter 260 gelieferte Signal CLK′ das Signal CLK sein. Ohne die UND-Gatter 240 und 250 würde die in Fig. 2 gezeigte Schaltung in dem oben beschriebenen Beispiel eine lo­ gische 0 als Ausgangssignal CLK′ erzeugen.

Die Beschreibung der in Fig. 2 gezeigten Schaltung hat insoweit die Wirkung der ODER-Gatter 245, 247 und 249 und der Invertierer 232, 234, 236 und 238 unberücksichtigt gelassen. Diese Schaltungselemente sind in der Phasenabgleichsschaltung enthalten, um sicherzustellen, daß nur ein Taktphasensignal zu dem ODER-Gatter 260 durchgelassen wird, wenn die durch die Verzögerungselemente 214, 216, 218 und 220 repräsentierte Ge­ samtzeitverzögerung größer ist als eine Periode des Signals CLK. Diese Schaltungselemente wirken derart, daß sie das Tak­ ten der verzögerten Phasen des Taktsignals mit Zeitverzöge­ rungen größer als der eines ausgewählten Signals verhindern. Wie eingangs erläutert, kann die Zuführung von mehr als einem Taktphasensignal zu dem ODER-Gatter 260 unerwünschte hochfre­ quente Signalkomponenten in das phasensynchronisierte Takt­ signal CLK′ einführen und das Tastverhältnis desselben ver­ ändern.

Diese die verhindernde Schaltung ist in der Phasenabgleichs­ schaltung wie nachstehend beschrieben enthalten. Der Ausgangs­ anschluß des UND-Gatters 242 ist mit dem Eingangsanschluß eines Invertierers 234 und mit einem Eingangsanschluß eines ODER-Gatters 245 verbunden. Wenn das UND-Gatter 242 einen Aus­ gangswert logisch 1 an das UND-Gatter 252 liefert, liefert der Invertierer 234 einen Wert logisch 0 an einen Eingangsanschluß des UND-Gatters 244, wodurch sichergestellt wird, daß das UND- Gatter 244 das UND-Gatter 254 nicht freigibt, das von dem Ver­ zögerungselement 216 gelieferte Signal dem ODER-Gatter 260 zu­ zuführen. Das ODER-Gatter 245 ist weiter so geschaltet, daß es ein Eingangssignal vom Ausgangsanschluß des UND-Gatters 244 aufninmt. Der Ausgangsanschluß des ODER-Gatters 245 ist über den Invertierer 236 mit einem Eingangsanschluß des ODER-Gat­ ters 247 verbunden. Wenn entweder das UND-Gatter 242 oder das UND-Gatter 244 einen Ausgangswert logisch 1 aufweist, wird der Invertierer 236 so konditioniert, daß er einem Eingangs­ anschluß des UND-Gatters 246 einen Wert logisch 0 zuführt, was das UND-Gatter 246 daran hindert, einen Wert logisch 1 an das UND-Gatter 256 abzugeben. Der andere Eingangsanschluß des ODER-Gatters 247 ist mit dem Ausgangsanschluß des UND-Gatters 246 verbunden. Der Ausgangsanschluß des ODER-Gatters 247 ist mit dem Invertierer 238 verbunden, der das UND-Gatter 248 sperrt, wenn irgendeines der UND-Gatter 242, 244 oder 246 einen Ausgangswert logisch 1 aufweist. Das von dem ODER-Gat­ ter 247 gelieferte Ausgangssignal wird mit dem Ausgangssignal des UND-Gatters 248 durch das ODER-Gatter 249 durch die Be­ ziehung ODER logisch verknüpft. Das von dem ODER-Gatter 249 gelieferte Ausgangssignal wird durch den Invertierer 232 inver­ tiert und einem Eingangsanschluß des UND-Gatters 240 zugeführt. Das von dem Invertierer 232 gelieferte Signal sperrt das UND- Gatter 240, wenn irgendeines der UND-Gatter 242, 244, 246 oder 248 ein Ausgangssignal logisch 1 liefert.

Daher verwendet die in Fig. 2 gezeigte Schaltung nur eine Phase des Signals CLK, um das Taktsignal CLK′ zu erzeugen. Das Signal CLK wird von dieser Schaltung nur als Signal CLK′ geliefert, wenn die durch die Kette der Verzögerungselemente 214 bis 220 bewirkte Gesamtverzögerung weniger als eine Periode des Signals CLK ist und keinen nach positiv gehenden Übergang enthält.

Es ist zu betrachten, daß der Invertierer 234 weggelassen wer­ den kann und das ODER-Gatter 249 in ein NICHT-ODER-Gatter ge­ ändert werden kann, wodurch der Invertierer 232 überflüssig wird, ohne daß die Leistungsfähigkeit der in Fig. 2 gezeigten Schaltung beeinträchtigt wird. Obwohl die Quellen 210 und 212 bei dem in Fig. 2 dargestellten Ausführungsbeispiel der Er­ findung getrennt gezeigt sind, kann erwogen werden, diese zu kombinieren, um die Signale HRDRIVE und CLK von einer einzigen zeilenverriegelten Phasenverriegelungsschaltung zu liefern.

Die in Fig. 2 dargestellte Schaltung wurde im Zusammenhang mit einem digitalen Fernsehempfänger mit einem zeilenverriegel­ ten Taktsignal beschrieben, jedoch kann erwogen werden, diese Schaltung bei anderen Anwendungen zu nutzen, bei denen ein im wesentlichen stabiles Oszillatorsignal (CLK) durch ein Referenz­ signal (HDRIVE) synchronisiert werden soll. Zusätzlich kann erwogen werden, die Schaltung auszudehnen, so daß sie mehr Verzögerungselemente und mehr Stufen von Torschaltungen ent­ hält, indem beispielsweise das Verzögerungselement 218, das Flipflop 228, die UND-Gatter 246 und 256, der Invertierer 236 und das ODER-Gatter 247 in einer gewünschten Anzahl wieder­ holt werden.

Claims (4)

1. Schaltung, die ein Oszillatorsignal in eine vorgegebene Phasenbeziehung mit einem Referenzsignal im wesentlichen in Übereinstimmung bringt, mit:
einer Quelle (210) des Oszillatorsignals;
einer Quelle (212) des Referenzsignals;
gekennzeichnet durch
eine Signalverzögerungseinrichtung (214-220), die mit einem Eingangsanschluß an die Quelle des Oszillatorsignals gekoppelt ist, um M aufeinanderfolgend verzögerte Phasen des Oszillatorsignals an M jeweiligen Ausgangsanschlüssen zu erzeugen, wobei M eine ganze Zahl größer 1 ist und wo­ bei die verzögerte Phase des Oszillatorsignals, welche die längste nominelle Zeitverzögerung bezüglich des Oszil­ latorsignals aufweist, um eine Zeitspanne verzögert ist, die größer ist als die durch eine Periode des Oszillator­ signals repräsentierte Zeitspanne;
eine Signalwertspeichereinrichtung (222-230), die mit den M Ausgangsanschlüssen der Signalverzögerungseinrichtung gekoppelt ist und auf das Referenzsignal anspricht, um die jeweiligen augenblicklichen Werte des Oszillatorsignals repräsentierende Signalwerte und die M aufeinanderfolgend verzögerten Phasen des Oszillatorsignals, die gleichzei­ tig mit einem vorgegebenen Übergang des Referenzsignals auftreten, zu speichern;
eine Signaltorschaltung (240-244, 246, 248, 250-260), die mit der Quelle des Oszillatorsignals und der Signalwert­ speichereinrichtung gekoppelt ist, um aus dem Oszillator­ signal und den M verzögerten Phasen des Oszillatorsignals ein Signal auszuwählen, das im wesentlichen eine vorge­ gebene Phasenbeziehung mit dem Referenzsignal aufweist; und
eine Sperreinrichtung (232-238, 245, 247, 249), die mit der Signaltorschaltung gekoppelt ist, um die Auswahl eines der von der Signalverzögerungseinrichtung geliefer­ ten Signale zu verhindern, welches gegenüber dem Oszilla­ torsignal um eine Zeitspanne verzögert ist, die größer ist als die Zeitspanne, um welche das bezüglich der Phase in Übereinstimmung gebrachte Ausgangssignal verzögert ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Oszillatorsignal und das Referenzsignal zweipegelige Signale sind, von denen jedes zwischen dem Wert logisch 1 und dem Wert logisch 0 wechselt;
die M Ausgangsanschlüsse der Verzögerungseinrichtung der Reihe nach von 1 bis M numeriert sind;
die Signalspeichereinrichtung eine Binärwertspeicherein­ richtung ist, mit M+1 der Reihe nach von 1 bis M+1 nu­ merierten Binärwertspeicherschaltungen, von denen jede einen Binärwerteingangsanschluß, der jeweils verschieden mit der Quelle des Oszillatorsignals oder einem der M Ausgangsanschlüsse der Signalverzögerungseinrichtung gekoppelt ist, einen Taktsignalanschluß, der mit der Quelle des Referenzsignals gekoppelt ist und erste und zweite Ausgangsanschlüsse, die mit der Torschaltung ge­ koppelt sind, aufweist, wobei jede der Binärwertspeicher­ schaltungen so konditioniert ist, daß sie den ihrem Binärwerteingangsanschluß zugeführten, mit dem Wert des sich zwischen logisch 0 und logisch 1 ändernden Referenz­ signals übereinstimmenden Binärwert speichert, und um danach den gespeicherten Wert an ihrem ersten Ausgangs­ anschluß und das logische Kompliment des gespeicherten Wertes an ihrem zweiten Ausgangsanschluß zu erzeugen; die Signaltorschaltung folgendes enthält:
M+1 der Reihe nach mit 1 bis M+1 numerierte Übergangs­ detektionstore, wobei ein erster Eingangsanschluß des i-ten Übergangsdetektionstores mit dem zweiten Ausgangs­ anschluß der i-ten Binärwertspeicherschaltung gekoppelt ist und ein zweiter Eingangsanschluß des i-ten Übergangs­ detektionstores mit dem ersten Ausgangsanschluß der (i+1)­ ten Binärwertspeicherschaltung gekoppelt ist, um ein Ausgangssignal zu erzeugen, das der logischen Verknüpfung UND der seinen Eingangsanschlüssen zugeführten Signale äquivalent ist, wobei i eine ganze Zahl zwischen 2 und M+1 ist; und
M+1 der Reihe nach mit 1 bis M+1 numerierte Signaltor­ elemente, wobei ein erster Eingangsanschluß des i-ten Signaltorelements mit dem (i-1)-ten Ausgangsanschluß der Signalverzögerungseinrichtung gekoppelt ist und ein zwei­ ter Eingangsanschluß des i-ten Signaltorelements mit dem Ausgangsanschluß des i-ten Übergangsdetektionstors ge­ koppelt ist, um ein Ausgangssignal zu erzeugen, das der logischen Verknüpfung UND der seinen Eingangsanschlüssen zugeführten Signale äquivalent ist; und
die Sperrschaltung M der Reihe nach von 1 bis M numerier­ te Signalinvertierungsschaltungen und M-1 der Reihe von 1 bis M-1 numerierte ODER-Gatter enthält, wobei das i-te ODER-Gatter an einem Eingangsanschluß das von dem (i-)­ ten ODER-Gatter gelieferte Ausgangssignal und an einem zweiten Eingangsanschluß das von dem (i+2)-ten Übergangs­ detektionstor gelieferte Ausgangssignal aufnimmt, und ein Ausgangssignal, das der logischen Verknüpfung ODER seiner Eingangssignale äquivalent ist, an die (i+2)-te Inver­ tierungsschaltung liefert, die so geschaltet ist, daß sie das logische Komplement des Ausgangssignals des i-ten ODER-Gatters an einen dritten Eingangsanschluß des (i+3)­ ten Übergangsdetektionstores liefert.

3. Schaltung nach Anspruch 1, gekennzeichnet durch die Verwendung in einem Fernsehsignalverarbeitungssystem zur Synchronisation eines Taktsignals mit einem Horizontal­ zeilensynchronisationssignals, und dadurch,
daß das Oszillatorsignal ein Taktsignal ist;
daß das Referenzsignal ein Horizontalzeilensynchronisa­ tionssignal ist;
daß die Signalverzögerungseinrichtung mit einem Eingangsanschluß mit der Quelle des Taktsignals gekoppelt ist, um M aufeinanderfolgend verzögerte Phasen des Taktsignals an M jeweiligen der Reihe nach mit 1 bis M numerierten Ausgangsanschlüssen zu erzeugen, wobei M eine ganze Zahl größer 1 ist, und wobei das an dem M-ten Aus­ gangsanschluß erzeugte Signal bezüglich dem Taktsignal um eine Zeitspanne verzögert ist, die größer ist als die durch eine Periode des Taktsignals repräsentierte Zeit­ spanne; und
daß die Signalauswahleinrichtung folgendes enthält:
die Signaltorschaltung und die Signalwertspeicherschal­ tung gekoppelt an die Quelle des Taktsignals und an die M Ausgangsanschlüsse der Signalverzögerungseinrichtung und ansprechend auf einen vorgegebenen Übergang des Horizontalzeilensynchronisationsignals, um aus dem Takt­ signal und den M verzögerten Phasen des Taktsignals eines als bezüglich der Phase in Übereinstimmung gebrachtes Ausgangstaktsignal auszuwählen; und
eine Sperreinrichtung, die mit der Signaltorschaltung ge­ koppelt ist, um die Auswahl eines der von der Signalver­ zögerungseinrichtung erzeugten Signale zu verhindern, die von Ausgangsanschlüssen der Verzögerungseinrichtung mit Ordnungsnummern größer als die Nummer des das ausge­ wählte Signal liefernden Anschlusses geliefert werden.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Toreinrichtung M+1 der Reihe nach mit 1 bis M+1 numerierte Stufen enthält, wobei die i-te Stufe auf den augenblicklichen Wert des von dem (i-1)-ten und dem i-ten Ausgangsanschluß der Signalverzögerungseinrichtung ge­ lieferten, mit dem vorgegebenen Übergang des Horizontal­ zeilensynchronisationsignals übereinstimmenden Signals anspricht, um das von dem i-ten Ausgangsanschluß der Signalverzögerungseinrichtung gelieferte Signal selektiv als das bezüglich der Phase in Übereinstimmung gebrachte Taktsignal durchzulassen; und daß die Sperreinrichtung M der Reihe nach mit 1 bis M numerierte Stufen enthält, wobei die i-te Stufe der Sperreinrichtung mit der (i+2)-ten Stufe der Signaltor­ schaltung gekoppelt ist, um die Auswahl des von dem (i+2)-ten Ausgangsanschluß der Signalverzögerungsein­ richtung gelieferten Signals zu verhindern, wenn das von einem der Ausgangsanschlüsse 1 bis i+1 der Signalver­ zögerungseinrichtung gelieferte Signal von der Torschal­ tung ausgewählt worden ist.