JPH07123218B2 - 走査同期信号発生回路 - Google Patents
走査同期信号発生回路Info
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- JPH07123218B2 JPH07123218B2 JP61112081A JP11208186A JPH07123218B2 JP H07123218 B2 JPH07123218 B2 JP H07123218B2 JP 61112081 A JP61112081 A JP 61112081A JP 11208186 A JP11208186 A JP 11208186A JP H07123218 B2 JPH07123218 B2 JP H07123218B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、レーザービームプリンタ、リーダー、レーザ
ーファクシミリ等の画像処理装置に用いられる走査同期
信号発生回路の改良に関するものである。
ーファクシミリ等の画像処理装置に用いられる走査同期
信号発生回路の改良に関するものである。
（従来技術及び発明が解決しようとする問題点） 従来から、レーザービームプリンタ等の画像処理装置で
は、走査同期信号を発生させるための走査同期信号発生
回路が組込まれており、この走査同期信号発生回路の走
査同期信号に同期させ、レーザー発振器から供給される
レーザー発振信号に変調をかけることにより画像記録を
行なうようようにしているが、各主走査おいて、その走
査同期信号の発生タイミングがずれると画素の形成位置
が少しずつずれて全体としての画像が忠実でなくなる。
したがって、かかる画像処理装置において、高品質の画
像を得るためには、走査同期信号の発生タイミングの精
度の向上が要求される。
は、走査同期信号を発生させるための走査同期信号発生
回路が組込まれており、この走査同期信号発生回路の走
査同期信号に同期させ、レーザー発振器から供給される
レーザー発振信号に変調をかけることにより画像記録を
行なうようようにしているが、各主走査おいて、その走
査同期信号の発生タイミングがずれると画素の形成位置
が少しずつずれて全体としての画像が忠実でなくなる。
したがって、かかる画像処理装置において、高品質の画
像を得るためには、走査同期信号の発生タイミングの精
度の向上が要求される。
そこで、たとえば、米国特許第3,812,371号明細書に開
示されているように、走査同期信号の発生タイミング決
定用の走査開始信号を発生する走査開始信号発生回路を
設けて、レーザービームのビーム径の変化、ビーム強度
の変動にかかわらず精度よく走査開始信号を発生させる
ようにしている。そして、従来の画像処理装置において
は、その走査開始信号に基づいて走査同期信号を発生さ
せているが、走査同期信号との同期タイミングがずれる
と少なくとも当該走査同期信号の一周期分の走査同期誤
差が生じるために、走査同期信号の生成源として発振周
波数の高い原信号発振器を使用し、走査開始信号の発生
タイミングに基づいて原信号の分周を開始して、走査同
期誤差の少ない走査同期信号を得るようにしている。し
かし、たとえば、走査同期信号を20Mzとし、走査同期誤
差をその1/10の周期に設定するためには、200Mz以上の
発振周波数を発振する原信号発振器を用いる必要があ
り、そのため、原信号の増幅、波形処理が困難となり、
走査同期信号発生回路の回路構成が複雑となる欠点を有
している。また、特開昭56−162673号公報に記載されて
いるレーザープリンタの同期装置のように、走査開始信
号と基準クロックとの位相差を電圧値に変換して、その
電圧値により、一定の位相で順次遅延された基準クロッ
ク信号のうち、走査開始信号に最も位相の合ったものを
選択する同期装置においては、上述の分周による走査同
期信号発生回路に比べて、かなり同期精度を向上させる
ことができるが、同期精度が位相差を電圧値に変換する
さいの直線性と安定性に大きく依存するという欠点があ
る。
示されているように、走査同期信号の発生タイミング決
定用の走査開始信号を発生する走査開始信号発生回路を
設けて、レーザービームのビーム径の変化、ビーム強度
の変動にかかわらず精度よく走査開始信号を発生させる
ようにしている。そして、従来の画像処理装置において
は、その走査開始信号に基づいて走査同期信号を発生さ
せているが、走査同期信号との同期タイミングがずれる
と少なくとも当該走査同期信号の一周期分の走査同期誤
差が生じるために、走査同期信号の生成源として発振周
波数の高い原信号発振器を使用し、走査開始信号の発生
タイミングに基づいて原信号の分周を開始して、走査同
期誤差の少ない走査同期信号を得るようにしている。し
かし、たとえば、走査同期信号を20Mzとし、走査同期誤
差をその1/10の周期に設定するためには、200Mz以上の
発振周波数を発振する原信号発振器を用いる必要があ
り、そのため、原信号の増幅、波形処理が困難となり、
走査同期信号発生回路の回路構成が複雑となる欠点を有
している。また、特開昭56−162673号公報に記載されて
いるレーザープリンタの同期装置のように、走査開始信
号と基準クロックとの位相差を電圧値に変換して、その
電圧値により、一定の位相で順次遅延された基準クロッ
ク信号のうち、走査開始信号に最も位相の合ったものを
選択する同期装置においては、上述の分周による走査同
期信号発生回路に比べて、かなり同期精度を向上させる
ことができるが、同期精度が位相差を電圧値に変換する
さいの直線性と安定性に大きく依存するという欠点があ
る。
（発明の目的） 本発明は上記の事情を考慮してなされたもので、その目
的は、走査同期信号の原信号の発振周波数を高く設定し
なくとも、原信号の発振周波数を高くしたと同等な同期
精度が得られるばかりでなく、安定性のよい走査同期信
号発生回路を提供することにある。
的は、走査同期信号の原信号の発振周波数を高く設定し
なくとも、原信号の発振周波数を高くしたと同等な同期
精度が得られるばかりでなく、安定性のよい走査同期信
号発生回路を提供することにある。
（問題点を解決するための手段） 本発明に係る走査同期信号発生回路の特徴は、走査同期
信号の生成源としての原信号を発生する原信号発生回路
と、 走査開始信号を発生する走査開始信号発生回路と、 前記原信号発生回路に接続され、前記原信号を該原信号
の一周期の期間よりも短い時間遅延させて複数の遅延原
信号fiを生成する遅延回路と、 前記複数の遅延原信号fiが入力され、該複数個の遅延原
信号fiのうち前記走査開始信号と同期またはほぼ同期し
た遅延原信号fiを選択して前記走査同期信号として出力
する選択回路とからなり、 前記選択回路は、前記走査開始信号が生起したときに前
記遅延原信号fiの状態を所定期間保持するために前記遅
延原信号fiに反応して設けられた複数のＤ型フリップフ
ロップF/Fiと、 前記Ｄ型フリップフロップF/Fi、F/Fi＋１のそれぞれの
論理出力qi、qi＋１が入力されるｎ個のエクスクルーシ
ブオア回路EORiと、 前記遅延原信号fiと前記フリップフリップF/Fiの論理出
力qiと前記エクスクルーシブオア回路EORiの論理出力ei
とが入力されるｎ個のアンド回路Aiと、 これらのアンド回路Aiの論理出力が入力されるオア回路
とを備え、 前記アンド回路Aiと前記エクスクルーシブオア回路EORi
とは、前記Ｄ型フリップフロップF/Fiからの論理出力が
入力される前記エクスクルーシブオア回路EORiの論理出
力と前記アンド回路Aiに対応する前記Ｄ型フリップフロ
ップF/Fiの論理出力とに基づいて前記走査開始信号と同
期またはほぼ同期している前記遅延原信号fiを優先的に
選択して通過させる優先度選択回路となっているところ
にある。ただし、ｉ＝１、２、…、ｎ（ｎ≧５）;qn＝q
1とする。
信号の生成源としての原信号を発生する原信号発生回路
と、 走査開始信号を発生する走査開始信号発生回路と、 前記原信号発生回路に接続され、前記原信号を該原信号
の一周期の期間よりも短い時間遅延させて複数の遅延原
信号fiを生成する遅延回路と、 前記複数の遅延原信号fiが入力され、該複数個の遅延原
信号fiのうち前記走査開始信号と同期またはほぼ同期し
た遅延原信号fiを選択して前記走査同期信号として出力
する選択回路とからなり、 前記選択回路は、前記走査開始信号が生起したときに前
記遅延原信号fiの状態を所定期間保持するために前記遅
延原信号fiに反応して設けられた複数のＤ型フリップフ
ロップF/Fiと、 前記Ｄ型フリップフロップF/Fi、F/Fi＋１のそれぞれの
論理出力qi、qi＋１が入力されるｎ個のエクスクルーシ
ブオア回路EORiと、 前記遅延原信号fiと前記フリップフリップF/Fiの論理出
力qiと前記エクスクルーシブオア回路EORiの論理出力ei
とが入力されるｎ個のアンド回路Aiと、 これらのアンド回路Aiの論理出力が入力されるオア回路
とを備え、 前記アンド回路Aiと前記エクスクルーシブオア回路EORi
とは、前記Ｄ型フリップフロップF/Fiからの論理出力が
入力される前記エクスクルーシブオア回路EORiの論理出
力と前記アンド回路Aiに対応する前記Ｄ型フリップフロ
ップF/Fiの論理出力とに基づいて前記走査開始信号と同
期またはほぼ同期している前記遅延原信号fiを優先的に
選択して通過させる優先度選択回路となっているところ
にある。ただし、ｉ＝１、２、…、ｎ（ｎ≧５）;qn＝q
1とする。
（作用） 本発明に係る走査同期信号発生回路によれば、走査開始
信号発生回路がその走査同期信号の発生タイミング決定
用の走査開始信号を発生すると、走査同期信号の生成源
としての原信号を発生させる原信号発生回路に接続され
かつその原信号をこの原信号の一周期の期間よりも短い
時間遅延させて位相がずれた複数個の遅延原信号を生成
する遅延原信号生成回路から出力される複数個の遅延原
信号のうち、その走査開始信号発生回路の走査開始信号
と同期またはほぼ同期している遅延原信号が選択回路に
よって走査同期信号として選択される。
信号発生回路がその走査同期信号の発生タイミング決定
用の走査開始信号を発生すると、走査同期信号の生成源
としての原信号を発生させる原信号発生回路に接続され
かつその原信号をこの原信号の一周期の期間よりも短い
時間遅延させて位相がずれた複数個の遅延原信号を生成
する遅延原信号生成回路から出力される複数個の遅延原
信号のうち、その走査開始信号発生回路の走査開始信号
と同期またはほぼ同期している遅延原信号が選択回路に
よって走査同期信号として選択される。
（実施例） 以下に、本発明に係る走査同期信号発生回路の実施例を
図面を参照しつつ説明する。
図面を参照しつつ説明する。
第１図は、本発明に係る走査同期信号発生回路のブロッ
ク回路を示すものである。この第１図において、原信号
発生回路１には、たとえば、水晶発振器が使用されてお
り、その発振周波数は20Mzである。この原信号発生回路
１は、走査同期信号の生成源としての原信号を発生する
ものである。この原信号は矩形波パルスが望ましく、そ
の一周期はその発振周波数が20Mzであるので50nsであ
り、また、デューティサイクルは50％とする。その原信
号発生回路１はバッファ増幅器２を介して遅延回路３に
接続されている。バッファ増幅器２は、遅延回路３と原
信号発生回路１とのインピーダンス整合を図って負荷と
しての遅延回路３の変動の影響を除去する機能を有して
いる。
ク回路を示すものである。この第１図において、原信号
発生回路１には、たとえば、水晶発振器が使用されてお
り、その発振周波数は20Mzである。この原信号発生回路
１は、走査同期信号の生成源としての原信号を発生する
ものである。この原信号は矩形波パルスが望ましく、そ
の一周期はその発振周波数が20Mzであるので50nsであ
り、また、デューティサイクルは50％とする。その原信
号発生回路１はバッファ増幅器２を介して遅延回路３に
接続されている。バッファ増幅器２は、遅延回路３と原
信号発生回路１とのインピーダンス整合を図って負荷と
しての遅延回路３の変動の影響を除去する機能を有して
いる。
遅延回路３は、ここでは、第２図に示すように、複数個
の遅延線４によって構成され、この遅延線４には分布定
数型のタップ付きのものが使用されており、その特性抵
抗R1〜R3はそれぞれ300オームである。この遅延回路３
は原信号をこの原信号の一周期の期間よりも短い時間遅
延させて位相のずれた複数個の遅延原信号を生成する機
能を有している。ここでは、この遅延回路３は、第３図
に示すように原信号を5nsずつ遅延させるものとなって
いる。遅延回路３は選択回路５に接続されている。この
選択回路５は、第２図に示すように、位相（タイミン
グ）検出に好適な10個のＤ型フリップフロップF/F1〜F/
F10と10個のエクスクルーシブオア回路EOR1〜EOR10と10
個のアンド回路A1〜A10とオア回路６とによって構成さ
れている。
の遅延線４によって構成され、この遅延線４には分布定
数型のタップ付きのものが使用されており、その特性抵
抗R1〜R3はそれぞれ300オームである。この遅延回路３
は原信号をこの原信号の一周期の期間よりも短い時間遅
延させて位相のずれた複数個の遅延原信号を生成する機
能を有している。ここでは、この遅延回路３は、第３図
に示すように原信号を5nsずつ遅延させるものとなって
いる。遅延回路３は選択回路５に接続されている。この
選択回路５は、第２図に示すように、位相（タイミン
グ）検出に好適な10個のＤ型フリップフロップF/F1〜F/
F10と10個のエクスクルーシブオア回路EOR1〜EOR10と10
個のアンド回路A1〜A10とオア回路６とによって構成さ
れている。
選択回路５は、複数個の遅延原信号のうち走査開始信号
発生回路７から発生された走査開始信号SOSの発生タイ
ミングに最も近い発生タイミングの遅延原信号を選択し
て走査同期信号SYNCとして出力する機能を有している。
各ＤフリップフロップF/F1〜F/F10の入力端子D1〜D
10は、信号線S1〜S10を介してそれぞれ各遅延線４に接
続され、入力端子D1〜D10には、第３図に符号f1〜f10で
示す遅延原信号が入力されるものである。なお、f1は遅
延時間「０」の遅延原信号である。エクスクルーシブオ
ア回路EOR1〜EOR10は、Ｘ入力端子とＹ入力端子とを有
しており、そのエクスクルーシブオア回路EOR1〜EOR10
の動作は、下記に示す真理値表に従う。
発生回路７から発生された走査開始信号SOSの発生タイ
ミングに最も近い発生タイミングの遅延原信号を選択し
て走査同期信号SYNCとして出力する機能を有している。
各ＤフリップフロップF/F1〜F/F10の入力端子D1〜D
10は、信号線S1〜S10を介してそれぞれ各遅延線４に接
続され、入力端子D1〜D10には、第３図に符号f1〜f10で
示す遅延原信号が入力されるものである。なお、f1は遅
延時間「０」の遅延原信号である。エクスクルーシブオ
ア回路EOR1〜EOR10は、Ｘ入力端子とＹ入力端子とを有
しており、そのエクスクルーシブオア回路EOR1〜EOR10
の動作は、下記に示す真理値表に従う。
それぞれのエクスクルーシブオア回路EORiのＸ入力端子
には、ＤフリップフロップF/Fiの出力端子Qiの出力が供
給され、エクスクルーシブオア回路EORiのＹ入力端子に
は、ＤフリップフロップF/Fi+1の出力端子Qi+1の出力が
供給されている（ここで、ｉ＝1,2,…,10。ただし、エ
クスクルーシブオア回路EOR10のＹ入力端子には、Ｄフ
リップフロップF/F1の出力端子Q1の出力が供給され
る）。アンド回路A1〜A10は３入力端子と１出力端子と
を有しており、それぞれアンド回路Aiには遅延原信号fi
と、ＤフリップフロップF/Fiの出力端子Qiの出力と、エ
クスクルーシブオア回路EORiの出力とが入力されている
（ここで、ｉ＝1,2,…,10）。アンド回路A1〜A10の出力
は、オア回路６に入力される。これによって、アンド回
路A1〜A10は、隣り合うフリップフロップF/F1〜F/F10か
らの論理出力qiと遅延原信号fiとの論理積にもとづいて
優先的に出力すべき遅延原信号を通過させる。ここで、
アンド回路A10とエクスクルーシブオア回路EOR10と隣り
合うフリップフロップは、図２からもあきらかなよう
に、F/F1である。そして、アンド回路A1〜A10とそれぞ
れに対応するエクスクルーシブオア回路EOR1〜EOR10と
は、隣り合うＤ型フリップフロップからの論理出力が入
力されるエクスクルーシブオア回路の論理出力とアンド
回路に対応するＤ型フリップフロップの論理出力とに基
づいて走査開始信号と同期またはほぼ同期している遅延
原信号を優先的に選択して通過させる優先度選択回路と
なっている。以下、その動作を説明する。
には、ＤフリップフロップF/Fiの出力端子Qiの出力が供
給され、エクスクルーシブオア回路EORiのＹ入力端子に
は、ＤフリップフロップF/Fi+1の出力端子Qi+1の出力が
供給されている（ここで、ｉ＝1,2,…,10。ただし、エ
クスクルーシブオア回路EOR10のＹ入力端子には、Ｄフ
リップフロップF/F1の出力端子Q1の出力が供給され
る）。アンド回路A1〜A10は３入力端子と１出力端子と
を有しており、それぞれアンド回路Aiには遅延原信号fi
と、ＤフリップフロップF/Fiの出力端子Qiの出力と、エ
クスクルーシブオア回路EORiの出力とが入力されている
（ここで、ｉ＝1,2,…,10）。アンド回路A1〜A10の出力
は、オア回路６に入力される。これによって、アンド回
路A1〜A10は、隣り合うフリップフロップF/F1〜F/F10か
らの論理出力qiと遅延原信号fiとの論理積にもとづいて
優先的に出力すべき遅延原信号を通過させる。ここで、
アンド回路A10とエクスクルーシブオア回路EOR10と隣り
合うフリップフロップは、図２からもあきらかなよう
に、F/F1である。そして、アンド回路A1〜A10とそれぞ
れに対応するエクスクルーシブオア回路EOR1〜EOR10と
は、隣り合うＤ型フリップフロップからの論理出力が入
力されるエクスクルーシブオア回路の論理出力とアンド
回路に対応するＤ型フリップフロップの論理出力とに基
づいて走査開始信号と同期またはほぼ同期している遅延
原信号を優先的に選択して通過させる優先度選択回路と
なっている。以下、その動作を説明する。
ＤフリップフロップF/F1〜F/F10は、その入力端子D
i（ｉ＝1,2,…,10）への入力が「１」レベルのときにク
ロック入力端子CKへの入力が「０」レベルから「１」レ
ベルに立ち上がるとその出力端子Qi（ｉ＝1,2,…,10）
の出力が「０」レベルから「１」レベルとなり、その入
力端子Di（ｉ＝1,2,…,10）への入力が「０」レベルの
ときにクロック入力端子CKへの入力が「１」レベルから
「０」レベルに立ち下がるとその出力端子Qi（ｉ＝1,2,
…,10）の出力が「０」レベルとなるが、そのリセット
端子Ｒへの入力が「０」レベルから「１」レベルに立ち
上がると、その入力端子Diへの入力、クロック入力端子
CKへの入力のいかんにかかわらず、その出力端子Qiの出
力は「０」レベルとなる。
i（ｉ＝1,2,…,10）への入力が「１」レベルのときにク
ロック入力端子CKへの入力が「０」レベルから「１」レ
ベルに立ち上がるとその出力端子Qi（ｉ＝1,2,…,10）
の出力が「０」レベルから「１」レベルとなり、その入
力端子Di（ｉ＝1,2,…,10）への入力が「０」レベルの
ときにクロック入力端子CKへの入力が「１」レベルから
「０」レベルに立ち下がるとその出力端子Qi（ｉ＝1,2,
…,10）の出力が「０」レベルとなるが、そのリセット
端子Ｒへの入力が「０」レベルから「１」レベルに立ち
上がると、その入力端子Diへの入力、クロック入力端子
CKへの入力のいかんにかかわらず、その出力端子Qiの出
力は「０」レベルとなる。
各ＤフリップフロップF/F1〜F/F10のクロック入力端子C
KはそれぞれフリップフロップF/Fの出力端子Ｑに直接接
続され、各ＤフリップフロップF/F1〜F/F10のリセット
端子Ｒはインバータ回路８を介してそれぞれフリップフ
ロップF/Fの出力端子Ｑに接続されている。このフリッ
プフロップF/Fは、モノステーブルマルチバイブレータU
Vと共に、走査期間指定信号を生成する走査期間指定信
号発生回路９として機能を有するもので、この走査期間
指定信号発生回路９には、第１図に示すように、走査開
始信号発生回路７が接続されている。
KはそれぞれフリップフロップF/Fの出力端子Ｑに直接接
続され、各ＤフリップフロップF/F1〜F/F10のリセット
端子Ｒはインバータ回路８を介してそれぞれフリップフ
ロップF/Fの出力端子Ｑに接続されている。このフリッ
プフロップF/Fは、モノステーブルマルチバイブレータU
Vと共に、走査期間指定信号を生成する走査期間指定信
号発生回路９として機能を有するもので、この走査期間
指定信号発生回路９には、第１図に示すように、走査開
始信号発生回路７が接続されている。
この走査開始信号発生回路７は、米国特許第2,812,371
号明細書に開示されているものと同様な回路で構成さ
れ、走査同期信号SYNCの発生タイミング決定用の走査開
始信号SOS（Start of Scan）を発生させるものであり、
走査開始信号SOSのパルス幅は、0.8μｓである。走査期
間指定信号発生回路９は、第３図に示すようにその走査
開始信号SOSの立上りに基づいて走査期間指定信号Ｋを
出力するものであり、その走査期間指定信号Ｋのパルス
幅は、ここでは、320μｓである。
号明細書に開示されているものと同様な回路で構成さ
れ、走査同期信号SYNCの発生タイミング決定用の走査開
始信号SOS（Start of Scan）を発生させるものであり、
走査開始信号SOSのパルス幅は、0.8μｓである。走査期
間指定信号発生回路９は、第３図に示すようにその走査
開始信号SOSの立上りに基づいて走査期間指定信号Ｋを
出力するものであり、その走査期間指定信号Ｋのパルス
幅は、ここでは、320μｓである。
次に、本発明に係る走査同期信号発生回路の作用を第３
図を参照しつつ説明する。
図を参照しつつ説明する。
ここでは、走査開始信号SOSの発生タイミングに最も近
い遅延原信号がf2であるとして説明することにし、その
時間差が2.5nsであるとする。今、時刻t1において、走
査開始信号SOSが立ち上がったとすると、フリップフロ
ップF/Fの出力端子Ｑの出力Ｋが、「０」レベルから
「１」レベルとなり、時刻t1においては、遅延原信号
f1、f2、f8〜f10が既に「１」となっているから、Ｄフ
リップフロップF/F1、F/F2、F/F8〜F/F10の出力端子
Q1、出力端子Q2、出力端子Q8〜出力端子Q10の出力は
「１」となる。他のＤフリップフロップF/F3〜F/F7の出
力端子Q3〜出力端子Q7の出力は、「０」のままである。
エクスクルーシブオア回路EOR1〜EOR10は、そのＸ入力
端子とＹ入力端子とのいずれか一方への入力が「１」で
他方への入力が「０」であるときにのみその出力が
「１」レベルとなるものであるから、この例の場合に
は、エクスクルーシブオア回路EOR2、EOR7の出力のみ
が、「１」となり、他のエクスクルーシブオア回路EO
R1、EOR3〜EOR6、EOR8〜EOR10の出力は「０」のままで
ある。このとき、ＤフリップフロップF/F7の出力端子Q7
の出力は「０」であるから、アンド回路A7のゲートは閉
じており、遅延原信号f7はアオゲート６に供給されな
い。しかし、ＤフリップフロップF/F2の出力端子Q2の出
力が「１」であり、アンド回路A2が開いているので、遅
延原信号f2のみが走査同期信号SYNCとしてオア回路６か
ら出力される。
い遅延原信号がf2であるとして説明することにし、その
時間差が2.5nsであるとする。今、時刻t1において、走
査開始信号SOSが立ち上がったとすると、フリップフロ
ップF/Fの出力端子Ｑの出力Ｋが、「０」レベルから
「１」レベルとなり、時刻t1においては、遅延原信号
f1、f2、f8〜f10が既に「１」となっているから、Ｄフ
リップフロップF/F1、F/F2、F/F8〜F/F10の出力端子
Q1、出力端子Q2、出力端子Q8〜出力端子Q10の出力は
「１」となる。他のＤフリップフロップF/F3〜F/F7の出
力端子Q3〜出力端子Q7の出力は、「０」のままである。
エクスクルーシブオア回路EOR1〜EOR10は、そのＸ入力
端子とＹ入力端子とのいずれか一方への入力が「１」で
他方への入力が「０」であるときにのみその出力が
「１」レベルとなるものであるから、この例の場合に
は、エクスクルーシブオア回路EOR2、EOR7の出力のみ
が、「１」となり、他のエクスクルーシブオア回路EO
R1、EOR3〜EOR6、EOR8〜EOR10の出力は「０」のままで
ある。このとき、ＤフリップフロップF/F7の出力端子Q7
の出力は「０」であるから、アンド回路A7のゲートは閉
じており、遅延原信号f7はアオゲート６に供給されな
い。しかし、ＤフリップフロップF/F2の出力端子Q2の出
力が「１」であり、アンド回路A2が開いているので、遅
延原信号f2のみが走査同期信号SYNCとしてオア回路６か
ら出力される。
この遅延原信号f2は、フリップフロップF/Fの出力端子
Ｑの出力が立ちさがる時刻t2まで継続する。このフリッ
プフロップF/Fの出力端子Ｑの出力が立ちさがると、Ｄ
フリップフロップF/F1〜F/F10のリセット端子Ｒに、イ
ンバータ８を介してフリップフロップF/Fの出力端子Ｑ
の反転出力が供給され、各ＤフリップフロップF/F1、F/
F2、F/F8〜F/F10がリセットされる。これによって、各
ＤフリップフロップF/F1、F/F2,F/F8〜F/F10の出力端子
Q1、出力端子Q2、出力端子Q8〜出力端子Q10の出力が
「１」から「０」となる。従って、アンド回路A2から遅
延原信号f2の出力が停止される。このようにして、１回
のレーザービームプリンタの主走査が終了し、この主走
査が副走査毎に行われる。ここで、走査同期信号SYNCの
走査開始初期のパルス幅は、47.5nsとになるが、以後
は、50nsのパルス幅となる。また、走査終了直前のパル
ス幅は、50nsよりも小さい範囲で変動することになる
が、この主の走査同期信号発生回路では、有効なビデオ
信号の期間外であり、画質に影響はない。
Ｑの出力が立ちさがる時刻t2まで継続する。このフリッ
プフロップF/Fの出力端子Ｑの出力が立ちさがると、Ｄ
フリップフロップF/F1〜F/F10のリセット端子Ｒに、イ
ンバータ８を介してフリップフロップF/Fの出力端子Ｑ
の反転出力が供給され、各ＤフリップフロップF/F1、F/
F2、F/F8〜F/F10がリセットされる。これによって、各
ＤフリップフロップF/F1、F/F2,F/F8〜F/F10の出力端子
Q1、出力端子Q2、出力端子Q8〜出力端子Q10の出力が
「１」から「０」となる。従って、アンド回路A2から遅
延原信号f2の出力が停止される。このようにして、１回
のレーザービームプリンタの主走査が終了し、この主走
査が副走査毎に行われる。ここで、走査同期信号SYNCの
走査開始初期のパルス幅は、47.5nsとになるが、以後
は、50nsのパルス幅となる。また、走査終了直前のパル
ス幅は、50nsよりも小さい範囲で変動することになる
が、この主の走査同期信号発生回路では、有効なビデオ
信号の期間外であり、画質に影響はない。
以上説明したように、この実施例では、走査開始時の同
期精度を、5nsの範囲内に押えることができ、200Mzの原
信号発振器を用いたと同等な同期精度を得ることができ
る。
期精度を、5nsの範囲内に押えることができ、200Mzの原
信号発振器を用いたと同等な同期精度を得ることができ
る。
以上、実施例においては、遅延回路を分布定数型遅延線
によって構成したが、これに限らず、たとえば、表面弾
性波素子、磁歪遅延線を用いて構成することもできる。
によって構成したが、これに限らず、たとえば、表面弾
性波素子、磁歪遅延線を用いて構成することもできる。
（発明の効果） 本発明に係る走査同期信号発生回路は、以上説明したよ
うに、原信号の発振周波数を走査同期信号の周波数より
も高く設定しなくとも、原信号の発振周波数を高く設定
したと同等の同期精度を得ることができ、また、走査開
始信号として選択されるべき遅延原信号は、電圧値に変
換することなく、時間で直接関係づけられているので、
安定性がきわめて良いという効果を奏し、したがって、
回路構成を複雑にすることなくかつ信号処理が容易であ
るという効果を奏することになる。
うに、原信号の発振周波数を走査同期信号の周波数より
も高く設定しなくとも、原信号の発振周波数を高く設定
したと同等の同期精度を得ることができ、また、走査開
始信号として選択されるべき遅延原信号は、電圧値に変
換することなく、時間で直接関係づけられているので、
安定性がきわめて良いという効果を奏し、したがって、
回路構成を複雑にすることなくかつ信号処理が容易であ
るという効果を奏することになる。
第１図は、本発明に係る走査同期信号発生回路のブロッ
ク回路図、第２図は本発明に係る走査同期信号発生回路
の詳細構成図、第３図は本発明に係る走査同期信号発生
回路の作用を説明するためのタイミングチャートであ
る。 １……原信号発生回路 ３……遅延回路 ４……遅延線 ５……選択回路 ７……走査開始信号発生回路 ９……走査期間指定信号発生回路 SOS……走査開始信号 f1〜f10……遅延原信号 SYNC……走査同期信号
ク回路図、第２図は本発明に係る走査同期信号発生回路
の詳細構成図、第３図は本発明に係る走査同期信号発生
回路の作用を説明するためのタイミングチャートであ
る。 １……原信号発生回路 ３……遅延回路 ４……遅延線 ５……選択回路 ７……走査開始信号発生回路 ９……走査期間指定信号発生回路 SOS……走査開始信号 f1〜f10……遅延原信号 SYNC……走査同期信号
Claims (3)
- 【請求項１】走査同期信号の生成源としての原信号を発
生する原信号発生回路と、 走査開始信号を発生する走査開始信号発生回路と、 前記原信号発生回路に接続され、前記原信号を該原信号
の一周期の期間よりも短い時間遅延させて複数の遅延原
信号fiを生成する遅延回路と、 前記複数の遅延原信号fiが入力され、該複数個の遅延原
信号fiのうち前記走査開始信号と同期またはほぼ同期し
た遅延原信号fiを選択して前記走査同期信号として出力
する選択回路とからなり、 前記選択回路は、前記走査開始信号が生起したときに前
記遅延原信号fiの状態を所定期間保持するために前記遅
延原信号fiに対応して設けられた複数のＤ型フリップフ
ロップF/Fiと、 前記Ｄ型フリップフロップF/Fi、F/Fi＋１のそれぞれの
論理出力qi、qi＋１が入力されるｎ個のエクスクルーシ
ブオア回路EORiと、 前記遅延原信号fiと前記フリップフロップF/Fiの論理出
力qiと前記エクスクルーシブオア回路EORiの論理出力ei
とが入力されるｎ個のアンド回路Aiと、 これらのアンド回路Aiの論理出力が入力されるオア回路
とを備え、 前記アンド回路Aiと前記エクスクルーシブオア回路EORi
とは、前記Ｄ型フリップフロップF/Fiからの論理出力が
入力される前記エクスクルーシブオア回路EORiの論理出
力と前記アンド回路Aiに対応する前記Ｄ型フリップフロ
ップF/Fiの論理出力とに基づいて前記走査開始信号と同
期またはほぼ同期している前記遅延原信号fiを優先的に
選択して通過させる優先度選択回路となっていることを
特徴とする走査同期信号発生回路。 ただし、ｉ＝１、２、…、ｎ（ｎ≧５）;qn＝q1とす
る。 - 【請求項２】前記遅延回路は、複数本の遅延線によって
形成されていることを特徴とする特許請求の範囲第１項
に記載の走査同期信号発生回路。 - 【請求項３】前記選択回路は、走査期間を指定する走査
期間指定信号発生回路に基づいて制御され、該走査期間
に渡って前記走査同期信号を出力することを特徴とする
特許請求の範囲第１項に記載の走査同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112081A JPH07123218B2 (ja) | 1986-05-16 | 1986-05-16 | 走査同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112081A JPH07123218B2 (ja) | 1986-05-16 | 1986-05-16 | 走査同期信号発生回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8326316A Division JPH09200491A (ja) | 1996-12-06 | 1996-12-06 | 走査同期信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269410A JPS62269410A (ja) | 1987-11-21 |
| JPH07123218B2 true JPH07123218B2 (ja) | 1995-12-25 |
Family
ID=14577606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112081A Expired - Lifetime JPH07123218B2 (ja) | 1986-05-16 | 1986-05-16 | 走査同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123218B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814879A (en) * | 1987-08-07 | 1989-03-21 | Rca Licensing Corporation | Signal phase alignment circuitry |
| JP2701273B2 (ja) * | 1987-11-11 | 1998-01-21 | 日本電気株式会社 | 発振出力制御回路 |
| JP3078902B2 (ja) * | 1990-11-26 | 2000-08-21 | 三菱電機株式会社 | 同期クロック発生回路 |
| US5272729A (en) * | 1991-09-20 | 1993-12-21 | International Business Machines Corporation | Clock signal latency elimination network |
| JP2592840Y2 (ja) * | 1993-06-18 | 1999-03-31 | 株式会社アドバンテスト | パルス幅制御回路 |
| DE60200289T2 (de) * | 2002-09-24 | 2005-02-17 | Agilent Technologies Inc., A Delaware Corp., Palo Alto | Übergangsanpassung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563123A (en) * | 1978-11-04 | 1980-05-13 | Sony Corp | Phase control circuit |
-
1986
- 1986-05-16 JP JP61112081A patent/JPH07123218B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62269410A (ja) | 1987-11-21 |
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