JPS6026344B2 - 刻時信号発生方式 - Google Patents

刻時信号発生方式

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JPS6026344B2
JPS6026344B2 JP54043275A JP4327579A JPS6026344B2 JP S6026344 B2 JPS6026344 B2 JP S6026344B2 JP 54043275 A JP54043275 A JP 54043275A JP 4327579 A JP4327579 A JP 4327579A JP S6026344 B2 JPS6026344 B2 JP S6026344B2
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reference signal
signal
circuit
pulse
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文隆 安部
文夫 桜井
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Description

【発明の詳細な説明】 本発明は、出力周波数が同期信号出現後の経過時間の関
数となる刻時信号を発生する、可変周波数の刻時信号発
生方式に関する。
かかる刻時信号を必要とする装置には、例えば第１図に
示すレーザ・プリンタがある。
同図のレーザ・プリンタ装置１は、レーザ光源２からの
レーザ光３の通路に設けられレーザ光３を印字情報に従
って変調する光変調器４と、光変調器４によって変調さ
れたレーザ光３′により回転ドラム５上の記録媒体６を
各行に沿って長手方向に繰返し走査せしめる光学的走査
機構７とを備えている。光学的走査機糠７は、モータ８
によって駆動される回転多面鏡９を有し、レーザ光３′
はこの回転する多面鏡９によって反射され、結像レンズ
１０を介して記録媒体６上に結像される。この結像レン
ズ１０を介して記録媒体６上を走査する走査ビーム１１
の走査タイミングを検出するため、光検知器１２がドラ
ム５の走査開始端側に設けられており、走査光ビーム１
１が記録媒体６上を走査開始する直前に光検知器１２を
走査光ビーム１１が照射することによって、パルスＰ，
が得られ、これにより走査光ビーム１１の走査タイミン
グ情報を得るようになっている。このパルスＰ，は、走
査タイミングに同期した刻時信号Ｓ，を発生させるため
の同期信号として刻時信号発生器１３に入力される。刻
時信号Ｓ，は、光変調器駆動信号Ｓ２を発生させる文字
発生制御回路１４に入力される。文字発生制御回路１４
は、走査光ビーム１１の走査終了毎にリセツトパルスＰ
２を発生して刻時信号発生器１３をリセットする。光変
調器駆動信号Ｓ２は刻時信号Ｓ，と同一タイミングであ
り、そのタイミングでレーザ光３に変調がかけられる。
ところで、回転多面鏡９（またはガルバノミラ−）で走
査された光ビーム１１の位置はドラム５のような直線上
では走査角のこ対してｔａｎｏに比例して変化するので
、走査光ビーム１１を等距離間隔で変調して直線上で等
距離間隔ドットを得るためには補正が必要であり、これ
を鰭気的に行なうには例えば変調周波数つまり刻時信号
Ｓ，の周波数を走査角８１こ対し考｛ｔａｎａ｝＝Ｓｅ
ｃ２８特性を有する可変のものとする必要がある。
かかる刻時信号Ｓ，を発生させる刻時信号発生器１３に
は、アナログ式またはディジタル式のいずれも考えられ
る。しかしながら、かかる刻時信号発生方式には次の様
な問題点がある。即ち、アナログ式の場合には、同期信
号出現と同時にアナログ関数発生器を起動し、この関数
出力値を電圧制御発振器に入力するが、この場合には関
数発生器の精度を１ぴ程度以上にするのは難しいのでき
わめて高価になり、また再現性も悪い。このことは電圧
制御発振器の精度安定度および再現性についても同機で
ある。さらにアナログ式の場合には、経時変化があって
再調整を要する煩雑さがある上、関数変更には関数発生
器を交換しなければならない。等の欠点がある。一方、
ディジタル式の場合には関数発生を、議出し専用メモリ
（ＲＯＭ）を用いてディジタル化して行なうことができ
るので、精度はビット数によりいくらでも高くでき、再
現性は完壁であり、経時変化が無く調整不要であり、関
数変更はＲＯＭ変換だけで良い。という利点がある。し
かしながら、従来のディジタル式は主として分周器を用
いる方式であり、この方式では基本クロックの高周波化
、それに伴なう論理素子の高速化という問題がある。つ
まり、分周方式では、ＲＯＭから発生された関数で可変
分周器の分周比を変化させる様にし、該可変分周器に入
力する基本クロックを設定された分局比で分周して各パ
ルス間周期を変えて所望可変周期の刻時信号Ｓ，を得る
ので、精度を上げるためには基本クロツクの周波数を高
くしなければならない。例えば刻時信号Ｓ，をはゞ４■
ＭＨｚとし且つ印字位置ずれを１／８ドット以下に抑え
るためには基本クロツクを３２ｍＭＨＺにしなければな
らず、当然分周器を構成する論理素子の高速化が要求さ
れる。本発明は、上述した分周方式の欠点を除去して、
ディジタル式の前述の一般的な利点に加え、低速の論理
素子使用可による低価格の利点を持つ刻時信号発生方式
を提供するものである。
以下、図面を参照しながら本発明を詳細に説明する。
第２図は本発明の一実施例を示すブロック図である。同
図の刻時信号発生器１３は、基準発振器（図示せず）か
らの基本クロックＣＬＫを遅延回路２０へ導き、ここで
周波数は同じで位相だけが順次Ｔ／Ｎずつ異なる複数（
Ｎ個）の基準信号列◇ｏ，Ｊ，，・・・◇ｎを作成する
。ここでＴは基本クロツクＣＬＫの周期である。データ
セレクタ回路２１はこれらの基準信号列の１つを適宜選
択して所望可変周期の刻時信号Ｓ，を生じる。この遅延
回路を用いる点が、従来の分周方式と基本的に異なる。
データセレクタ回路２１の選択動作は加算回路２２の比
により規定される。加算回路２２は議出し専用メモリ回
路（ＲＯＭ）２３の出力Ｄ，とラツチデコーダ回路２４
の出力Ｂとを加算し、その合成を出力比とする。力ゥン
タ回路２５は刻時信号Ｓ，を計数してメモリ回路２３に
アドレス信号ＡＤＲを与えるものであり、リセツト信号
ＲＳＴ（第１図の場合にはパルスＰ２）で初期化される
。メモリ回路２３には各アドレス毎に、基準信号を選択
する第１の制御データＤ，およびゲート回路２６を開閉
制御する第２の制御データＤ２が格納されている。ラッ
チデコーダ回路２４は周期信号ＳＹＮ（第１図の場合に
はパルスＰ，）の立上り後最初に立上るパルスを持つ基
準信号列を０。〜◇ｎの中から選択し、その基準信号列
番号Ｂをリセツト信号ＲＳＴで解除されるまでラツチし
、加算回路２２に継続して出力する。データセレクタ回
路２１は加算回路２２の出力、つまり補正制御データ比
に従って基準信号列でｏ〜Ｊｎの１つを選択するが、こ
の際希望する基準信号パルスのみが刻時信号Ｓ，を構成
するように、制御データＤ２で出力ゲート回路２６を後
述のように開閉制御する。そして、カウンタ回路２５は
文字発生制御回路２６からのパルス送出される毎にアド
レスＡＤＲを変更し、メモリ回路２３から次の制御デー
タＤ，，Ｄ２を読出す。以下、この動作を繰り返して出
力ゲート回路２６から所望とする関数に従って周波数変
化する刻時信号Ｓ．を発生させる。次に、第３図および
第４図のタイムチャ−トを参照して、上記回路の動作を
具体的に説明する。
尚以下では説明を簡単にするため基準信号◇。〜Ｊｎを
ｎ＝２，ｎ＝３等と限定する。要求される刻時信号Ｓ，
が第３図ａに示すパターンを持つとすれば、これを基準
信号列Ｊｏ，◇，，０２ で作るにはデータセレクタ回
路２１は補正制御データＤｃが更新される毎に同図ｂに
示すように、０ｏ，？ｏ’で・，０２，ぐｏ，・・・の
順で基準信号を選択すればよい。この選択に際しては‘
１１第３図ｄに示す−定の切換時間Ｔ，の間出力が不定
になり、選択した基準信号以外の他の基準信号が出る恐
れがあり（選択は前記加算回路２２の出力信号比などで
行なわれるが、この複数ビットの２値出力信号Ｄｃの各
ビットが同時に変ることはないから、その切換えの間に
選択基準信号列以外の他の基準信号列が指定される可能
性がある）、また■切換えた直後にその選択基準信号列
中の不所望のパルスが出力されることがあるので、これ
を避けるために同図ｅのように出力ゲート回路２６を開
閉制御してデータセレクタ回路２１の出力を一部マスク
する。これは前記‘１に対しては固定マスクであり、前
記■に対しては可変マスクである。こうして得られたも
のが刻時信号Ｓ，である。第３図ｃは上記‘２１を避け
るための可変マスクを示し、これは出力禁止するパルス
数で示される。第２図のメモリ回路２３には第１の制御
データＤ，として所定の関数に従って選択すべき基準信
号列の番号を、また第２の制御データＤ２として第３図
ｃのようなマスクすべきパルス数を書込んでおく。この
制御データ○２が指定するパルスの数を増大させれば、
刻時信号Ｓ，の周波数は低下する（原理的には直流まで
）。そして、この制御データＤ，，Ｄ２は刻時信号Ｓ，
の各パルス毎に記憶されていて、アドレスＡＤＲで順次
読出される。以上の方式により、周期がＴで位相が順次
Ｔ／Ｎずつ異なるＮ個の基準信号列？ｏ，０，，・・・
０ｎを用いて、周期Ｔ／Ｎという高周波数のクロックを
可変分周したのと同一の出力を得ることができる。しか
も論理素子の動作速度は、Ｔおよび出力の周期の最小値
により決定され、Ｎを大きくして高精度化する場合にも
、論理素子の動作速度は同一でよい。前にあげた例につ
いていうと、刻時信号Ｓ，をほぼ４■ＭＨＺとし且つ印
字位置ずれを１／８ドット以下に抑えるためには、分周
方式では３２瓜ＭＨＺのクロツクとこの周波数で動作す
る論理素子が必要であるが、本方式では４ｍＭＨＺの基
準信号と遅延回路およびこの周波数で動作する論理素子
を用いることができる。また印字位置ずれをさらに小さ
くするためには、分周方式ではさらにクロツク周波数を
高めなければならないが、本方式では遅延回路を増加す
るだけでよく、基準信号、論理素子の周波数を変える必
要はない。上記動作説明では説明を簡単にするため補正
制御デ−タ比は第１の制御データＤ，と同じとしたが、
実際はこれはラツチデコーダ回路２４の出力Ｂとの合成
である。
可変周期信号はその可変周期と共に該信号が出力開始す
る時点を規制されるが、そのスタート信号則ち前記の同
期信号ＳＹＮは基準信号列ぐ。〜◇ｎとは非同期である
から同期信号ＳＹＮと出力刻時信号Ｓ，との位相差は最
大で基準信号の１周期分となる。この位相差は勿論大き
いのは好ましくなく、可及的に小、できれば宅にしたい
。メモリ回路２３の出力基準信号列を指定するデータＤ
，はこの位相差関係には触れず（これは不定であるから
予め規定することはできない）、単に最初に選択する基
準信号列は雫番０ｏとし、それを基準として第２パルス
以降の各パルスに対して採用すべき基準信号列番号をデ
ータＤ，が示すようにする。一方、ラッチデコーダ回路
２４では第４図に示すように、周期信号ＳＹＮの立上り
後最初に立上る基準信号本例ではぐ，を検出し、その番
号１（霧番から教えると２であるが）を信号Ｂとし加算
回路２２へ入力する。加算回路ではメモリ回路２３から
の最初は０番指定のデータＤ，と信号８を加算し、その
和１を信号Ｄｃとしてデータセレクタ回路２１へ入力す
る。この結果データセレクタ回路２１は基準信号列０，
を選出することになる。刻時信号の第２パルスは、その
パルスに対する基準信号番号指定データＤ，と前記信号
Ｂ（本例ではＢ＝１）が加算されてその和比により選択
された基準信号列中のパルスから出力される。以下同様
である。つまりメモリ回路２３から固定的に出力される
基準信号列◇ｏ，０，，・・・番号指定データＤ，は加
算回路２２で一且その番号を失ない、ラッチデコーダ回
路２４の基準信号番号Ｂでシフトされた新番号となり、
これで基準信号列選択が行なわれる。かかるラッチデコ
ーダ回賂２４は例えば第５図のように構成される。
第６図は各部信号波形を示す。端子４０からリセットパ
ルスＲＳＴ（第１図のＰ２）が入力されると、リセツト
パルスＲＳＴはオア回路３４〜３７を介してＤフリツプ
・フロツプＦＦ．〜ｒＦ４の各リセット端子Ｒに入力さ
れ、全ての○フリップ・フロッブはリセットされて、各
Ｑ出力ね，〜Ｑ４は一且０となる。一方、基準信号◇。
〜◇３は、夫々ノア回路２７〜３０を介してフリップ・
フロツプＦＦ，〜ＦＦ４の各ク。ツク様子にクロック信
号ＣＫ，〜ＣＫ４として入力される。各／ア回路２７〜
３０の入力にはＱ出力ね，〜Ｑ４を４入力とするオア回
路３８からのゲート信号Ｃ・が入力され、Ｑ出力Ｑ，〜
Ｑのうちの少なくとも１つが１となった場合にクロツク
信号ＣＫ，〜ＣＫ２を０とする。Ｑ，〜Ｑが全て０の状
態にあっては、／ァ回路２７〜３０はィンバータとして
働いており、従ってクロック信号ＣＫ，〜ＣＫ４は、基
準債号ぐ。 〜◇３ の反転信号に等しい。このような
状態において、端子４１から同期信号ＳＹＮ（第１図の
パルスＰ，）が入力され、フリツプ・フロツプＦＦ，〜
ＦＦ４の各入力様子Ｄが時間ｔ＝Ｌで立上つたとすると
、同期信号ＳＹＮの立上りに引き続いて一番最初にクロ
ック信号ＣＫ，がｔ＝らで立上るので、フリツプ・フロ
ツプＦＦ，がセットされてＱ出力Ｑ，がｔ＝ｔ３にて１
となる。
尚ここでＱ，が１となる時間がｔ２ではなくてｔ３であ
るのは、フリップ・フロッブＦＦ，の応答時間の遅れの
ためである。Ｑ，が１となると、既に説明したように、
オア回路３８からのゲート信号Ｇ，が第６図１に示すよ
うに１となるので、以後クロック信号ＣＫ，〜ＣＫ４は
０となり、従って残りのフリップ・フロツプＦＦ２〜Ｆ
Ｆ４の出力は０のままである。従ってＱ出力Ｑ，〜Ｑは
１，０，０，０という値となり、これはデコーダ３９で
デコードされ、選択すべき基準信号列をＪｏとする基準
信号番号Ｂを送出する。そして、この番号Ｂは次にリセ
ツトパルスＲＳＴが発生するまでラツチされる。以上述
べた本発明の刻時信号発生方式であれば、同期信号出現
後経過時間の関数となる周波数可変の刻時信号を、ディ
ジタル式にしかも遅延方式で発生できるので、ディジタ
ル式に関する前述した‘１’〜【４１の利点に加え、低
速の論理素子を用いることによる低価格化が図れる利点
がある。
【図面の簡単な説明】
第１図はしーザ・プリンタの構成図、第２図は本発明の
一実施例を示すブロック図、第３図および第４図は第２
図の動作説明に用いたタイムチャート、第５図は第２図
のラッチデコーダ回路の具体的な構成図、第６図は第５
図の各部信号波形図である。 １・・・・・・レーザ・プリンタ装置、１３・・・・・
・刻時信号発生器、１４・・・・・・文字発生制御回路
、２０・…・・遅延回路、２１・…・・データセレクタ
回路、２２・・・・・・加算回路、２３…・・・議出し
専用メモリ回路、２４…・・・ラッチデコーダ回路、２
５・・・・・・カウンタ回路、２６・・・・・・ゲート
回路。 第１図 第４図 第２図 第３図 第５図 第６図

Claims (1)

    【特許請求の範囲】
  1. １ 順次変化させ得る所望のパルス間周期を有したパル
    ス列よりなる刻時信号を発生する刻時信号発生方式にお
    いて、周波数が等しく位相が夫々異なる複数のパルス列
    よりなる基準信号群を発生する基準信号発生手段と、上
    記所望のパルス間周期に応じた情報を予め記憶した記憶
    手段と、該記憶手段の内容を順次読出し読出された各内
    容に従つて上記基準信号群のうちから１つの基準信号を
    逐次選出する選出手段とを備え、該選出手段により選出
    された基準信号から上記刻時信号を得ることを特徴とす
    る刻時信号発生方式。
JP54043275A 1979-04-10 1979-04-10 刻時信号発生方式 Expired JPS6026344B2 (ja)

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US06/138,110 US4410234A (en) 1979-04-10 1980-04-07 Timing pulse generator for scanning apparatus
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US4410234A (en) 1983-10-18
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GB2054325A (en) 1981-02-11
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