JPS6338123B2 - - Google Patents
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- JPS6338123B2 JPS6338123B2 JP2044081A JP2044081A JPS6338123B2 JP S6338123 B2 JPS6338123 B2 JP S6338123B2 JP 2044081 A JP2044081 A JP 2044081A JP 2044081 A JP2044081 A JP 2044081A JP S6338123 B2 JPS6338123 B2 JP S6338123B2
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- JP
- Japan
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- output
- pulse
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- frequency divider
- frequency
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- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
Landscapes
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Description
【発明の詳細な説明】
この発明は、ビデオテープレコーダ（VTR）
の出力周波数とテレビジヨン受像機の受信周波数
とをチユーニングさせるためのテスト用ビデオ信
号等のパルス信号形成に好適なパルス発生回路に
関する。
の出力周波数とテレビジヨン受像機の受信周波数
とをチユーニングさせるためのテスト用ビデオ信
号等のパルス信号形成に好適なパルス発生回路に
関する。
従来、テスト用ビデオ信号の形成時、繰返し周
期を持つパルスを複合したパルス信号を形成する
場合、第１図に示すようなパルス発生回路が用い
られる。このパルス発生回路では、複数の分周器
１１，１２，１３，１４，１５が直列接続され、
各分周器１２，１３，１４，１５の出力がAND
回路２０に加えられて論理積が取られる。入力端
子２２には第２図のＡに示すクロツクパルスが加
えられ、このパルス入力に基づいて各分周器１
１，１２，１３，１４，１５から第２図のＢ，
Ｃ，Ｄ，Ｅ及びＦに示すパルスが順次得られ、各
分周器１２，１３，１４，１５の各出力パルス
Ｃ，Ｄ，Ｅ及びＦの論理積によつて、出力端子２
４には第２図のＧに示すパルスが発生する。
期を持つパルスを複合したパルス信号を形成する
場合、第１図に示すようなパルス発生回路が用い
られる。このパルス発生回路では、複数の分周器
１１，１２，１３，１４，１５が直列接続され、
各分周器１２，１３，１４，１５の出力がAND
回路２０に加えられて論理積が取られる。入力端
子２２には第２図のＡに示すクロツクパルスが加
えられ、このパルス入力に基づいて各分周器１
１，１２，１３，１４，１５から第２図のＢ，
Ｃ，Ｄ，Ｅ及びＦに示すパルスが順次得られ、各
分周器１２，１３，１４，１５の各出力パルス
Ｃ，Ｄ，Ｅ及びＦの論理積によつて、出力端子２
４には第２図のＧに示すパルスが発生する。
このようなパルス形成に各回路素子の動作速度
を加味した場合、第３図のＡ及びＢに示すよう
に、入力波形Ａに対して出力波形Ｂの発生は伝搬
遅延時間tpdだけ遅れることになる。即ち、第２
図のＤ，Ｅ及びＦに示すパルスが時間tpdの存在
で破線で示す分だけ持続するため、このような立
下りの遅れによつて第２図のＣに示すパルスの立
上りとの重ね合せにより論理積が成立し、第２図
のＧに示す分周出力中に不要なパルスg1，g2，g3
が発生するおそれがある。このようなパルスg1，
g2，g3を含むパルス信号を用いてテストシグナル
を形成した場合、パルスg1，g2，g3による映像が
ブラウン管上に現われ、これが調整精度を低下さ
せる原因になる。
を加味した場合、第３図のＡ及びＢに示すよう
に、入力波形Ａに対して出力波形Ｂの発生は伝搬
遅延時間tpdだけ遅れることになる。即ち、第２
図のＤ，Ｅ及びＦに示すパルスが時間tpdの存在
で破線で示す分だけ持続するため、このような立
下りの遅れによつて第２図のＣに示すパルスの立
上りとの重ね合せにより論理積が成立し、第２図
のＧに示す分周出力中に不要なパルスg1，g2，g3
が発生するおそれがある。このようなパルスg1，
g2，g3を含むパルス信号を用いてテストシグナル
を形成した場合、パルスg1，g2，g3による映像が
ブラウン管上に現われ、これが調整精度を低下さ
せる原因になる。
そこで、第４図に示すように、入力端子２２に
加えられた入力パルスを多段接続されたインバー
タ２６Ａ，２６Ｂ………２６Ｎからなる遅延時間
設定回路を用いて遅延させ、遅延時間設定回路に
よつて得られた遅延パルスをAND回路２０に加
え、遅延時間を補償する方法がある。このような
方法では、分周器１１，１２………１Ｎの構成段
数に応じた遅延時間を得るためにインバータ２６
Ａ，２６Ｂ………２６Ｎも多段構成としなければ
ならない場合もあり、また、分周器１１，１２…
……１Ｎに対応して正確な遅延時間を設定しにく
いことから、ゲートによる遅延時間の設定誤差に
よつて不要なパルスが生じるおそれがあつた。
加えられた入力パルスを多段接続されたインバー
タ２６Ａ，２６Ｂ………２６Ｎからなる遅延時間
設定回路を用いて遅延させ、遅延時間設定回路に
よつて得られた遅延パルスをAND回路２０に加
え、遅延時間を補償する方法がある。このような
方法では、分周器１１，１２………１Ｎの構成段
数に応じた遅延時間を得るためにインバータ２６
Ａ，２６Ｂ………２６Ｎも多段構成としなければ
ならない場合もあり、また、分周器１１，１２…
……１Ｎに対応して正確な遅延時間を設定しにく
いことから、ゲートによる遅延時間の設定誤差に
よつて不要なパルスが生じるおそれがあつた。
そこで、この発明は、分周出力中に現われる不
要なパルスを簡単な構成によつて確実に除去し、
所望のパルス出力を得ることを目的とする。
要なパルスを簡単な構成によつて確実に除去し、
所望のパルス出力を得ることを目的とする。
この発明のパルス発生回路は、多段接続された
２以上の分周器と、初段分周器出力を第１の入
力、第１の入力の２倍の周波数を有し且つ初段分
周器出力と同期したパルス信号を第２の入力と
し、初段分周器の出力位相に対して90゜位相遅延
した出力を発生するフリツプフロツプ回路と、初
段分周器出力を除く他の任意の分周器出力と前記
フリツプフロツプ回路出力との論理積出力を得る
ゲート回路とを備えたものである。
２以上の分周器と、初段分周器出力を第１の入
力、第１の入力の２倍の周波数を有し且つ初段分
周器出力と同期したパルス信号を第２の入力と
し、初段分周器の出力位相に対して90゜位相遅延
した出力を発生するフリツプフロツプ回路と、初
段分周器出力を除く他の任意の分周器出力と前記
フリツプフロツプ回路出力との論理積出力を得る
ゲート回路とを備えたものである。
以下、この発明を図面に示した実施例に基づき
詳細に説明する。
詳細に説明する。
第５図は、この発明のパルス発生回路の実施例
を示す。多段接続された２以上の分周器として分
周器３１，３２，３３………３Ｎが設置され、こ
れら分周器３１〜３Ｎの初段分周器３１の出力位
相に対して90゜位相遅延した出力を発生する遅延
回路４０が設けられている。遅延回路４０の出力
とともに初段分周器３１を除く他の任意の分周器
としての分周器３２，３３………３Ｎの任意の出
力は、ゲート回路として設置されたAND回路４
２に入力されている。遅延回路４０には遅延形
（Ｄタイプ）のフリツプフロツプ回路（Ｄ−FF）
４４が用いられ、第２の入力としてクロツク入力
端子Ｔには入力端子４６より与えられる初段分周
器３１と共通の入力信号がインバータ４８で反転
されて加えられ、また、第１の入力としてデータ
入力端子Ｄには初段分周器３１の出力がデータ入
力として加えられている。即ち、遅延回路４０と
して設置されたＤ−FF４４は、第１の入力とし
ての初段分周器３１の出力、初段分周器３１の出
力の２倍の周波数を有し且つ初段分周器３１の出
力パルスに同期した第２の入力としてのパルス信
号に呼応して出力を反転し、初段分周器３１の出
力位相を90゜遅延させた出力（遅延出力）を発生
する。従つて、このＤ−FF４４より得られた遅
延出力は、分周器３２，３３………３Ｎの出力と
ともに、AND回路４２に加えられ、出力端子５
０には、遅延出力及び各分周器出力の論理積出力
が得られる。なお、分周器３１，３２，３３……
…３Ｎにはトリガ形フリツプフロツプ回路（Ｔ−
FF）が用いられる。
を示す。多段接続された２以上の分周器として分
周器３１，３２，３３………３Ｎが設置され、こ
れら分周器３１〜３Ｎの初段分周器３１の出力位
相に対して90゜位相遅延した出力を発生する遅延
回路４０が設けられている。遅延回路４０の出力
とともに初段分周器３１を除く他の任意の分周器
としての分周器３２，３３………３Ｎの任意の出
力は、ゲート回路として設置されたAND回路４
２に入力されている。遅延回路４０には遅延形
（Ｄタイプ）のフリツプフロツプ回路（Ｄ−FF）
４４が用いられ、第２の入力としてクロツク入力
端子Ｔには入力端子４６より与えられる初段分周
器３１と共通の入力信号がインバータ４８で反転
されて加えられ、また、第１の入力としてデータ
入力端子Ｄには初段分周器３１の出力がデータ入
力として加えられている。即ち、遅延回路４０と
して設置されたＤ−FF４４は、第１の入力とし
ての初段分周器３１の出力、初段分周器３１の出
力の２倍の周波数を有し且つ初段分周器３１の出
力パルスに同期した第２の入力としてのパルス信
号に呼応して出力を反転し、初段分周器３１の出
力位相を90゜遅延させた出力（遅延出力）を発生
する。従つて、このＤ−FF４４より得られた遅
延出力は、分周器３２，３３………３Ｎの出力と
ともに、AND回路４２に加えられ、出力端子５
０には、遅延出力及び各分周器出力の論理積出力
が得られる。なお、分周器３１，３２，３３……
…３Ｎにはトリガ形フリツプフロツプ回路（Ｔ−
FF）が用いられる。
以上のように、多段構成された分周器３１，３
２，３３………３Ｎの出力の中の初段分周器３１
を除く他の分周器３２，３３………３Ｎの出力と
ともに遅延回路４０による遅延出力をAND回路
４２に加えて論理積出力を得るようにしたので、
回路素子の伝搬遅延時間による不要なパルスの発
生は、最終段分周器３Ｎの遅延時間が90゜位相差
における遅延時間よりも短い範囲内において確実
に除去することができる。
２，３３………３Ｎの出力の中の初段分周器３１
を除く他の分周器３２，３３………３Ｎの出力と
ともに遅延回路４０による遅延出力をAND回路
４２に加えて論理積出力を得るようにしたので、
回路素子の伝搬遅延時間による不要なパルスの発
生は、最終段分周器３Ｎの遅延時間が90゜位相差
における遅延時間よりも短い範囲内において確実
に除去することができる。
第６図は、分周器出力及び遅延出力による論理
積出力の形成及び不要なパルスの除去動作を示
す。即ち、第６図のＡに示すパルスが入力端子４
６に与えられると、初段分周器３１は第６図のＣ
に示すパルスを発生する。Ｄ−FF４４には、そ
のクロツク入力端子Ｔに入力パルスＡをインバー
タ４８で反転して得られた第６図のＢに示すパル
ス、また、データ入力端子Ｄに分周器３１の出力
パルスＣが加えられるので、分周器３１の出力パ
ルスＣの位相より90゜遅延した第６図のＤに示す
遅延出力としてパルス（遅延パルス）がＤ−FF
４４から得られる。
積出力の形成及び不要なパルスの除去動作を示
す。即ち、第６図のＡに示すパルスが入力端子４
６に与えられると、初段分周器３１は第６図のＣ
に示すパルスを発生する。Ｄ−FF４４には、そ
のクロツク入力端子Ｔに入力パルスＡをインバー
タ４８で反転して得られた第６図のＢに示すパル
ス、また、データ入力端子Ｄに分周器３１の出力
パルスＣが加えられるので、分周器３１の出力パ
ルスＣの位相より90゜遅延した第６図のＤに示す
遅延出力としてパルス（遅延パルス）がＤ−FF
４４から得られる。
従つて、多段接続された分周器３１，３２，３
３………３Ｎにおいて、説明を簡単にするため、
３個の分周器３１，３２，３３のみで構成されて
いるものとすれば、各分周器３２，３３より第６
図のＥ，Ｆに示すパルスが出力される。これらパ
ルス及びＤ−FF４４の遅延パルスＤはAND回路
４２に与えられ、論理積の成立によつて第６図の
Ｇに示す論理積出力が得られる。なお、分周器３
１，３２，３３………３Ｎの個数が増加すれば、
第６図のＧに示す論理積出力のパルス間隔、パル
ス周期を増大させることができる。
３………３Ｎにおいて、説明を簡単にするため、
３個の分周器３１，３２，３３のみで構成されて
いるものとすれば、各分周器３２，３３より第６
図のＥ，Ｆに示すパルスが出力される。これらパ
ルス及びＤ−FF４４の遅延パルスＤはAND回路
４２に与えられ、論理積の成立によつて第６図の
Ｇに示す論理積出力が得られる。なお、分周器３
１，３２，３３………３Ｎの個数が増加すれば、
第６図のＧに示す論理積出力のパルス間隔、パル
ス周期を増大させることができる。
そして、初段分周器３１の出力パルスＣに同期
し、出力パルスＣとは位相が90゜異なるＤ−FF４
４の遅延パルスＤがAND回路４２に加えられて
いるので、第６図のＨに示す不要なパルスh1，h2
の発生時期であるパルスＥ，Ｆの立下り時（パル
スＣの立上り時）が遅延パルスＤの低レベル期間
に相当する。即ち、遅延パルスＤの前後のエツジ
タイミングは双方とも、後段何れの分周器出力タ
イミングとの間に位相90゜分の時間差が生じるこ
とになり、この結果、不要なパルスh1，h2の発生
は確実に防止できる。このような関係は、任意の
分周器出力を選択して最終出力のパルス間隔を設
定する場合にも、各分周器出力のエツジタイミン
グのばらつきに対する余裕が均等化され、不要な
パルスの発生を確実に抑えることができる。
し、出力パルスＣとは位相が90゜異なるＤ−FF４
４の遅延パルスＤがAND回路４２に加えられて
いるので、第６図のＨに示す不要なパルスh1，h2
の発生時期であるパルスＥ，Ｆの立下り時（パル
スＣの立上り時）が遅延パルスＤの低レベル期間
に相当する。即ち、遅延パルスＤの前後のエツジ
タイミングは双方とも、後段何れの分周器出力タ
イミングとの間に位相90゜分の時間差が生じるこ
とになり、この結果、不要なパルスh1，h2の発生
は確実に防止できる。このような関係は、任意の
分周器出力を選択して最終出力のパルス間隔を設
定する場合にも、各分周器出力のエツジタイミン
グのばらつきに対する余裕が均等化され、不要な
パルスの発生を確実に抑えることができる。
なお、実施例では論理積出力を得るためにゲー
ト回路としてAND回路４２を用いたが、AND回
路４２をNAND回路に代えてもよく、論理積出
力と等価な否定論理積出力が得られる。
ト回路としてAND回路４２を用いたが、AND回
路４２をNAND回路に代えてもよく、論理積出
力と等価な否定論理積出力が得られる。
次に、第７図は、この発明のパルス発生回路の
他の実施例を示す。即ち、Ｄ−FF４４及び分周
器３１の前段にＴ−FFからなる分周器３０を設
置し、この分周器３０に入力端子４６に与えられ
るパルスをインバータ４８で反転して加え、分周
器３０の非反転出力Ｑを分周器３１に入力し、ま
た、その反転出力をＤ−FF４４に入力すれば、
前記実施例と同様のパルス出力を得ることができ
る。この場合、ゲート回路がNAND回路４２′で
あるため、最終出力は、前記実施例の出力を反転
した形となる。
他の実施例を示す。即ち、Ｄ−FF４４及び分周
器３１の前段にＴ−FFからなる分周器３０を設
置し、この分周器３０に入力端子４６に与えられ
るパルスをインバータ４８で反転して加え、分周
器３０の非反転出力Ｑを分周器３１に入力し、ま
た、その反転出力をＤ−FF４４に入力すれば、
前記実施例と同様のパルス出力を得ることができ
る。この場合、ゲート回路がNAND回路４２′で
あるため、最終出力は、前記実施例の出力を反転
した形となる。
次に、第８図ないし第１０図は、この発明のパ
ルス発生回路を用いたビデオ信号発生装置を示
す。
ルス発生回路を用いたビデオ信号発生装置を示
す。
ビデオ信号発生装置５４は、外付けされたセラ
ミツク発振子５６を除きIC化されており、基準
パルスを発生する発振回路５８とともにパルス発
生回路６０を内蔵している。発振回路５８の発振
出力に基づいて、パルス発生回路６０から得られ
たパルス信号は、水平同期信号を形成する時間設
定入力としてレベル設定回路６２の入力端子６２
Ａに与えられる。この実施例のパルス発生回路６
０には、第７図に示したパルス発生回路に分周器
３３の反転出力を分周する分周器６４ととも
に、この分周出力を反転してレベル設定回路６２
の入力端子６２Ｂに白信号期間を設定する時間設
定入力として与えるインバータ６５，６６が付加
されている。このレベル設定回路６２のレベル設
定出力即ちビデオ信号は出力端子６８より取り出
される。なお、電源供給端子７０には電源より直
流電圧Vccが加えられ、基準電圧発生回路７２か
ら出力される基準電圧VREFは、前記レベル設定の
基準として用いられる。また、GND端子７４は
接地点に接続するものとする。
ミツク発振子５６を除きIC化されており、基準
パルスを発生する発振回路５８とともにパルス発
生回路６０を内蔵している。発振回路５８の発振
出力に基づいて、パルス発生回路６０から得られ
たパルス信号は、水平同期信号を形成する時間設
定入力としてレベル設定回路６２の入力端子６２
Ａに与えられる。この実施例のパルス発生回路６
０には、第７図に示したパルス発生回路に分周器
３３の反転出力を分周する分周器６４ととも
に、この分周出力を反転してレベル設定回路６２
の入力端子６２Ｂに白信号期間を設定する時間設
定入力として与えるインバータ６５，６６が付加
されている。このレベル設定回路６２のレベル設
定出力即ちビデオ信号は出力端子６８より取り出
される。なお、電源供給端子７０には電源より直
流電圧Vccが加えられ、基準電圧発生回路７２か
ら出力される基準電圧VREFは、前記レベル設定の
基準として用いられる。また、GND端子７４は
接地点に接続するものとする。
そして、レベル設定回路６２は、第９図に示す
ようにスイツチング用トランジスタ７６，７８，
８０、抵抗８２，８４，８６及びレベル設定用電
源８８，９０，９２で構成されている。
ようにスイツチング用トランジスタ７６，７８，
８０、抵抗８２，８４，８６及びレベル設定用電
源８８，９０，９２で構成されている。
以上の構成において、ビデオ信号の形成を第１
０図に示す波形を参照して説明する。第１０図の
Ａに示すパルスが発振回路５８よりインバータ５
２を介して分周器３０に加えられると、分周器３
０の非反転出力Ｑ及び反転出力は、第１０図の
Ｂ，Ｃに示すパルスで加えられる。分周器３０の
非反転出力Ｑに基づいて分周器３１，３２，３
３，３４によつて第１０図のＤ，Ｆ，Ｇ及びＨに
示すパルスが得られる。分周器３１の出力パルス
Ｄは出力パルスＣとともにＤ−FF４４に加えら
れ、Ｄ−FF４４から第１０図のＥに示すパルス
が出力され、このパルスＥとともにパルスＦ，Ｇ
及びＨはNAND回路４２′に加えられ、これらの
否定論理積によりNAND回路４２′には第１０図
のＩに示すパルスが発生する。このパルスが水平
同期時間tHの設定パルスとなる。また、分周器３
３の反転出力が分周器６４に加えられ、インバ
ータ６６の出力として第１０図のＪに示すパルス
が得られる。
０図に示す波形を参照して説明する。第１０図の
Ａに示すパルスが発振回路５８よりインバータ５
２を介して分周器３０に加えられると、分周器３
０の非反転出力Ｑ及び反転出力は、第１０図の
Ｂ，Ｃに示すパルスで加えられる。分周器３０の
非反転出力Ｑに基づいて分周器３１，３２，３
３，３４によつて第１０図のＤ，Ｆ，Ｇ及びＨに
示すパルスが得られる。分周器３１の出力パルス
Ｄは出力パルスＣとともにＤ−FF４４に加えら
れ、Ｄ−FF４４から第１０図のＥに示すパルス
が出力され、このパルスＥとともにパルスＦ，Ｇ
及びＨはNAND回路４２′に加えられ、これらの
否定論理積によりNAND回路４２′には第１０図
のＩに示すパルスが発生する。このパルスが水平
同期時間tHの設定パルスとなる。また、分周器３
３の反転出力が分周器６４に加えられ、インバ
ータ６６の出力として第１０図のＪに示すパルス
が得られる。
そして、第９図に示すレベル設定回路６２にお
いて、入力端子６２Ａに第１０図のＩに示すパル
スが加えられ、また入力端子６２Ｂに第１０図の
Ｊに示すパルスが加えられると、第１０図のＫに
示すビデオ信号が形成され、出力端子６８より出
力される。即ち、パルスＩに応動してトランジス
タ７６がオフ状態となり、設定電圧レベルVR1の
出力によつて水平同期信号が得られる。tHは水平
同期時間、tPHは水平同期信号期間である。また、
トランジスタ７６のオン状態により設定電圧レベ
ルVR2が出力され、このレベル期間が黒信号期間
tPBとして与えられる。そして、入力端子６２Ｂ
に第１０図のＪに示すパルスが与えられると、ト
ランジスタ８０がオン状態となり、出力端子６８
には設定電圧レベルVR3が出力される。このレベ
ル期間が白信号期間tPWとなる。これらのレベル
VR1，VR2，VR3（VR3＞VR2＞VR1）出力によつて安
定でしかも高精度のビデオ信号が得られる。特
に、VS比は高精度に設定できる。
いて、入力端子６２Ａに第１０図のＩに示すパル
スが加えられ、また入力端子６２Ｂに第１０図の
Ｊに示すパルスが加えられると、第１０図のＫに
示すビデオ信号が形成され、出力端子６８より出
力される。即ち、パルスＩに応動してトランジス
タ７６がオフ状態となり、設定電圧レベルVR1の
出力によつて水平同期信号が得られる。tHは水平
同期時間、tPHは水平同期信号期間である。また、
トランジスタ７６のオン状態により設定電圧レベ
ルVR2が出力され、このレベル期間が黒信号期間
tPBとして与えられる。そして、入力端子６２Ｂ
に第１０図のＪに示すパルスが与えられると、ト
ランジスタ８０がオン状態となり、出力端子６８
には設定電圧レベルVR3が出力される。このレベ
ル期間が白信号期間tPWとなる。これらのレベル
VR1，VR2，VR3（VR3＞VR2＞VR1）出力によつて安
定でしかも高精度のビデオ信号が得られる。特
に、VS比は高精度に設定できる。
このようなビデオ信号発生装置をVTRに搭載
し、テスト用ビデオ信号を発生すれば、VTR−
TVのチユーニング操作を高精度に行うことがで
きる。特に、ビデオ信号に不要なパルスが含まれ
ていないので、テスト画像が正確になり、調整精
度を向上させることができる。
し、テスト用ビデオ信号を発生すれば、VTR−
TVのチユーニング操作を高精度に行うことがで
きる。特に、ビデオ信号に不要なパルスが含まれ
ていないので、テスト画像が正確になり、調整精
度を向上させることができる。
なお、各実施例の場合、ビデオ信号発生装置に
ついて説明したが、この発明のパルス発生回路は
ビデオ信号形成だけでなく各種の波形形成に利用
できるものである。
ついて説明したが、この発明のパルス発生回路は
ビデオ信号形成だけでなく各種の波形形成に利用
できるものである。
以上説明したように、この発明によれば、多段
接続された２以上の分周器の中の初段分周器出力
からフリツプフロツプ回路によつて初段分周器の
出力位相に対して90゜位相遅延した出力を発生さ
せ、このフリツプフロツプ回路出力と初段分周器
出力を除く他の任意の分周器出力とをゲート回路
に加えて論理積出力を得るようにしたので、極め
て簡単な構成により、分周器出力のみの論理積で
生じる不要なパルスを確実に除去して所望のパル
ス出力を得ることができ、精度の高いテスト用ビ
デオ信号など、任意のパルス間隔を持つパルス信
号を形成することができる。
接続された２以上の分周器の中の初段分周器出力
からフリツプフロツプ回路によつて初段分周器の
出力位相に対して90゜位相遅延した出力を発生さ
せ、このフリツプフロツプ回路出力と初段分周器
出力を除く他の任意の分周器出力とをゲート回路
に加えて論理積出力を得るようにしたので、極め
て簡単な構成により、分周器出力のみの論理積で
生じる不要なパルスを確実に除去して所望のパル
ス出力を得ることができ、精度の高いテスト用ビ
デオ信号など、任意のパルス間隔を持つパルス信
号を形成することができる。
第１図は従来のパルス発生回路を示すブロツク
図、第２図は第１図に示したパルス発生回路の動
作波形を示す図、第３図は伝搬遅延時間を示す
図、第４図は従来のパルス発生回路を示すブロツ
ク図、第５図はこの発明のパルス発生回路の実施
例を示すブロツク図、第６図は第５図に示したパ
ルス発生回路の動作を示す図、第７図はこの発明
のパルス発生回路の他の実施例を示すブロツク
図、第８図はこの発明のパルス発生回路の応用例
であるビデオ信号発生装置を示すブロツク図、第
９図は第８図に示したビデオ信号発生装置におけ
るレベル設定回路を示す回路図、第１０図は第８
図に示したビデオ信号発生装置の動作を示す図で
ある。 ３０，３１，３２，３３，３４，６４……分周
器、４０……遅延回路、４２……AND回路、４
２′……NAND回路、４４……フリツプフロツプ
回路。
図、第２図は第１図に示したパルス発生回路の動
作波形を示す図、第３図は伝搬遅延時間を示す
図、第４図は従来のパルス発生回路を示すブロツ
ク図、第５図はこの発明のパルス発生回路の実施
例を示すブロツク図、第６図は第５図に示したパ
ルス発生回路の動作を示す図、第７図はこの発明
のパルス発生回路の他の実施例を示すブロツク
図、第８図はこの発明のパルス発生回路の応用例
であるビデオ信号発生装置を示すブロツク図、第
９図は第８図に示したビデオ信号発生装置におけ
るレベル設定回路を示す回路図、第１０図は第８
図に示したビデオ信号発生装置の動作を示す図で
ある。 ３０，３１，３２，３３，３４，６４……分周
器、４０……遅延回路、４２……AND回路、４
２′……NAND回路、４４……フリツプフロツプ
回路。
Claims (1)
- 【特許請求の範囲】 １ 多段接続された２以上の分周器と、 初段分周器出力を第１の入力、第１の入力の２
倍の周波数を有し且つ初段分周器出力と同期した
パルス信号を第２の入力とし、初段分周器の出力
位相に対して90゜位相遅延した出力を発生するフ
リツプフロツプ回路と、 前記初段分周器出力を除く他の任意の分周器出
力と前記フリツプフロツプ回路出力との論理積出
力を得るゲート回路とを備えたパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044081A JPS57135526A (en) | 1981-02-14 | 1981-02-14 | Frequency dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2044081A JPS57135526A (en) | 1981-02-14 | 1981-02-14 | Frequency dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57135526A JPS57135526A (en) | 1982-08-21 |
| JPS6338123B2 true JPS6338123B2 (ja) | 1988-07-28 |
Family
ID=12027097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2044081A Granted JPS57135526A (en) | 1981-02-14 | 1981-02-14 | Frequency dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57135526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442625U (ja) * | 1990-08-06 | 1992-04-10 | ||
| JPH0545634U (ja) * | 1991-11-16 | 1993-06-18 | アイテツク株式会社 | 眼鏡レンズ保持枠の連結構造 |
-
1981
- 1981-02-14 JP JP2044081A patent/JPS57135526A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442625U (ja) * | 1990-08-06 | 1992-04-10 | ||
| JPH0545634U (ja) * | 1991-11-16 | 1993-06-18 | アイテツク株式会社 | 眼鏡レンズ保持枠の連結構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57135526A (en) | 1982-08-21 |
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