JP2903691B2 - バーストゲートパルス禁止装置 - Google Patents
バーストゲートパルス禁止装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、映像機器の色信号処理回路等に用いるバー
ストゲートパルス禁止装置に関するものである。
ストゲートパルス禁止装置に関するものである。
従来の技術 PAL方式の複合映像信号中には、水平同期信号の前端
（アクティブエッジ）から４μsec遅れたタイミングに
４μsec幅のバースト信号が含まれており、バースト信
号から更に所定時間遅れたタイミングに映像信号が含ま
れている。但し、複合同期信号中の垂直同期信号の前後
３水平同期期間（以下3H期間と呼ぶ）、合計9H期間には
バースト信号が挿入されていない。
（アクティブエッジ）から４μsec遅れたタイミングに
４μsec幅のバースト信号が含まれており、バースト信
号から更に所定時間遅れたタイミングに映像信号が含ま
れている。但し、複合同期信号中の垂直同期信号の前後
３水平同期期間（以下3H期間と呼ぶ）、合計9H期間には
バースト信号が挿入されていない。
第４図はその様子を示すものである。第４図（ａ）は
奇数フィールドから偶数フィールドへ切換わるタイミン
グを示している。奇数フィールドおよび偶数フィールド
では、1H間隔で水平同期信号Hssが並んでいる。奇数フ
ィールドの終端と偶数フィールドの始端の間、すなわち
飛越走査期間には、1/2H間隔で等価パルスが並んでい
る。そして第４図（ａ）に示す奇数フィールドから偶数
フィールドに切換わる場合は、飛越走査期間の初めの3H
期間の幅の狭い等価パルスが６個並び、その後の3H期間
にデューティの異なる、つまり幅の広い等価パルスが６
個並び、更にその後の3H期間に幅の狭い等価パルスが７
個並んでいる。一方、第４図（ｂ）に示す偶数フィール
ドから奇数フィールドに切換わる場合は、飛越走査期間
の初めの3H期間に幅の狭い等価パルスが７個並び、その
後の3H期間にデューティの異なる、幅の広い等価パルス
が６個並び、更にその後の3H期間の幅の狭い等価パルス
が６個並んでいる。
奇数フィールドから偶数フィールドへ切換わるタイミン
グを示している。奇数フィールドおよび偶数フィールド
では、1H間隔で水平同期信号Hssが並んでいる。奇数フ
ィールドの終端と偶数フィールドの始端の間、すなわち
飛越走査期間には、1/2H間隔で等価パルスが並んでい
る。そして第４図（ａ）に示す奇数フィールドから偶数
フィールドに切換わる場合は、飛越走査期間の初めの3H
期間の幅の狭い等価パルスが６個並び、その後の3H期間
にデューティの異なる、つまり幅の広い等価パルスが６
個並び、更にその後の3H期間に幅の狭い等価パルスが７
個並んでいる。一方、第４図（ｂ）に示す偶数フィール
ドから奇数フィールドに切換わる場合は、飛越走査期間
の初めの3H期間に幅の狭い等価パルスが７個並び、その
後の3H期間にデューティの異なる、幅の広い等価パルス
が６個並び、更にその後の3H期間の幅の狭い等価パルス
が６個並んでいる。
一般に、ビデオテープレコーダ（VTR）などの映像機
器において色信号処理を行う場合には、バーストゲート
パルスと呼ばれるパルスを作成し、このバーストゲート
パルスによって複合映像信号中のバースト信号のみを抜
きとり、得られたバースト信号と水晶発振器の発振出力
との位相を比較する。ところが、前述の通り飛越走査期
間中にはバースト信号がないため、この間はバーストゲ
ートパルスそのものの出力を禁止する必要がある。
器において色信号処理を行う場合には、バーストゲート
パルスと呼ばれるパルスを作成し、このバーストゲート
パルスによって複合映像信号中のバースト信号のみを抜
きとり、得られたバースト信号と水晶発振器の発振出力
との位相を比較する。ところが、前述の通り飛越走査期
間中にはバースト信号がないため、この間はバーストゲ
ートパルスそのものの出力を禁止する必要がある。
第５図はこのような目的のために用いられる従来のバ
ーストゲートパルス禁止装置を示すブロック図である。
第６図，第７図は第５図の各部の電圧波形を示すタイミ
ングチャートであり、第６図は奇数フィールドから偶数
フィールドに切換わる場合、第７図は偶数フィールドか
ら奇数フィールドに切換わる場合を示している。
ーストゲートパルス禁止装置を示すブロック図である。
第６図，第７図は第５図の各部の電圧波形を示すタイミ
ングチャートであり、第６図は奇数フィールドから偶数
フィールドに切換わる場合、第７図は偶数フィールドか
ら奇数フィールドに切換わる場合を示している。
以下、第６図，第７図を参照しながら、第５図に示す
従来のバーストゲートパルス禁止装置の動作を説明す
る。
従来のバーストゲートパルス禁止装置の動作を説明す
る。
まず、第５図，第６図を参照して奇数フィールドから
偶数フィールドに切換わる場合の動作を説明する。
偶数フィールドに切換わる場合の動作を説明する。
第５図において、入力端子１には複合同期信号Ａが供
給される。第６図Ａにおいては、説明の便宜上、第４図
（ａ）に示した複合同期信号を一部省略した形で示して
いる。リセットパルス発生回路２は、複合同期信号Ａ中
の水平同期信号の立上りエッジでトリガされ、クロック
入力端子３からのクロックパルスによって、クロックパ
ルスの１〜２周期程度のパルス幅をもつリセットパルス
Ｂを発生する。カウンタ４は、リセットパルスＢにより
リセットされ、クロックパルスによってカウント動作を
開始する。第６図Ｃにはそのカウントの様子をアナログ
的に表現している。第１のデコーダは、カウンタ４のカ
ウント値がC2になった時点でハイレベル、C5になった時
点でローレベルに変化するパルスＤを出力する。このパ
ルスＤのパルス幅はほぼ50μsecに設定される。パルス
Ｄはリセットパルス発生回路２に供給され、パルスＤが
ハイレベルである期間、すなわち50μsecの期間、水平
同期信号の受付けを禁止する。一方、第２のデコーダ６
は、カウンタ４のカウント値がC1になった時点でハイレ
ベル、C3になった時点でローレベルに変化するパルスＥ
を発生する。このパルスＥがバーストゲートパルスであ
る。第３のデコーダ７は、リセットパルスＢによってロ
ーレベル、カウンタ４のカウント値がC4になった時点で
ハイレベルに変化するパルスＦを発生する。このパルス
Ｆは、Ｄ型フリップフロップ（以下Ｄ−FFという）８の
クロック端子CKに供給される。一方、Ｄ−FF8の入力端
子には複合同期信号Ａが供給される。その結果、Ｄ−FF
8では、第３のデコーダ７の出力パルスＦがハイレベル
に変化する毎に複合同期信号Ａをサンプリングする。そ
こで、カウンタ４のカウント値C4を、パルスＦの立上り
のタイミングがちょうど等価パルスのパルス幅内に位置
するように適切に設定しておけば、奇数フィールドある
いは偶数フィールドの期間、すなわち水平同期信号が1H
間隔で並んでいる期間には、パルスＦの立上りのタイミ
ングに水平同期信号が存在しないため、Ｄ−FF8の出力
はハイレベルを維持し、飛越走査期間、すなわち、等
価パルスが1/2Hの間隔で並んでいる期間は、パルスＦの
立上りのタイミングに等価パルスが存在するため、Ｄ−
FF8の出力はローベレルを維持する。この出力のパ
ルスが禁止パルスＧとなる。このようにして、得られた
禁止パルスＧと、第２のデコーダ６で発生されるバース
トゲートパルスＥとをANDゲート９に入力すれば、出力
端子10には、奇数フィールド，偶数フィールド期間のみ
バーストゲートパルスＥが出力され、飛越走査期間には
バーストゲートパルス信号Ｅが禁止された出力信号Ｈが
得られる。
給される。第６図Ａにおいては、説明の便宜上、第４図
（ａ）に示した複合同期信号を一部省略した形で示して
いる。リセットパルス発生回路２は、複合同期信号Ａ中
の水平同期信号の立上りエッジでトリガされ、クロック
入力端子３からのクロックパルスによって、クロックパ
ルスの１〜２周期程度のパルス幅をもつリセットパルス
Ｂを発生する。カウンタ４は、リセットパルスＢにより
リセットされ、クロックパルスによってカウント動作を
開始する。第６図Ｃにはそのカウントの様子をアナログ
的に表現している。第１のデコーダは、カウンタ４のカ
ウント値がC2になった時点でハイレベル、C5になった時
点でローレベルに変化するパルスＤを出力する。このパ
ルスＤのパルス幅はほぼ50μsecに設定される。パルス
Ｄはリセットパルス発生回路２に供給され、パルスＤが
ハイレベルである期間、すなわち50μsecの期間、水平
同期信号の受付けを禁止する。一方、第２のデコーダ６
は、カウンタ４のカウント値がC1になった時点でハイレ
ベル、C3になった時点でローレベルに変化するパルスＥ
を発生する。このパルスＥがバーストゲートパルスであ
る。第３のデコーダ７は、リセットパルスＢによってロ
ーレベル、カウンタ４のカウント値がC4になった時点で
ハイレベルに変化するパルスＦを発生する。このパルス
Ｆは、Ｄ型フリップフロップ（以下Ｄ−FFという）８の
クロック端子CKに供給される。一方、Ｄ−FF8の入力端
子には複合同期信号Ａが供給される。その結果、Ｄ−FF
8では、第３のデコーダ７の出力パルスＦがハイレベル
に変化する毎に複合同期信号Ａをサンプリングする。そ
こで、カウンタ４のカウント値C4を、パルスＦの立上り
のタイミングがちょうど等価パルスのパルス幅内に位置
するように適切に設定しておけば、奇数フィールドある
いは偶数フィールドの期間、すなわち水平同期信号が1H
間隔で並んでいる期間には、パルスＦの立上りのタイミ
ングに水平同期信号が存在しないため、Ｄ−FF8の出力
はハイレベルを維持し、飛越走査期間、すなわち、等
価パルスが1/2Hの間隔で並んでいる期間は、パルスＦの
立上りのタイミングに等価パルスが存在するため、Ｄ−
FF8の出力はローベレルを維持する。この出力のパ
ルスが禁止パルスＧとなる。このようにして、得られた
禁止パルスＧと、第２のデコーダ６で発生されるバース
トゲートパルスＥとをANDゲート９に入力すれば、出力
端子10には、奇数フィールド，偶数フィールド期間のみ
バーストゲートパルスＥが出力され、飛越走査期間には
バーストゲートパルス信号Ｅが禁止された出力信号Ｈが
得られる。
第７図に示す偶数フィールドから奇数フィールドへ切
換わる場合も同様である。異なるのは、たとえば第６図
にいおては飛越走査期間の最初の等価パルスがサンプリ
ングされるのに対して第７図ではデューティの変化する
直前の等価パルスがサンプリングされる等、サンプリン
グのタイミングだけであり、基本的な動作は同一であ
る。したがって、出力端子10には、第６図と同様に、飛
越走査期間のみバーストゲートパルスＥの禁止された出
力信号Ｈが得られる。
換わる場合も同様である。異なるのは、たとえば第６図
にいおては飛越走査期間の最初の等価パルスがサンプリ
ングされるのに対して第７図ではデューティの変化する
直前の等価パルスがサンプリングされる等、サンプリン
グのタイミングだけであり、基本的な動作は同一であ
る。したがって、出力端子10には、第６図と同様に、飛
越走査期間のみバーストゲートパルスＥの禁止された出
力信号Ｈが得られる。
発明が解決しようとする課題 ところで、第６図A,第７図Ａに示す複合映像信号にお
いては、等価パルスのパルス幅は２μsec程度しかな
い。このため、第３のデコーダ７の出力パルスＦの立上
りタイミングが等価パルスのパルス幅内に位置するよう
に、カウンタ４のカウント値C4を正確に設定することは
かなり困難である。仮にカウント値C4を正確に設定でき
たとしても、様々な原因によって等価パルスのサンプリ
ングができなくなることがしばしばある。たとえば、等
価パルスのタイミングは、映像信号から複合同期信号を
分離する回路の精度に依存して変動する。またVTRにお
いては、ダビング等による信号の劣化によっても等価パ
ルスのタイミングが変動する。さらにはVTRテープの伸
縮や外乱によっても変動する。一方、カウンタ４のカウ
ント値C4も、たとえば温度変化によってクロックパルス
の周波数が変動すると、それに応じて変動する。また、
周辺回路の動作の遅延時間の変動によっても変化する。
いては、等価パルスのパルス幅は２μsec程度しかな
い。このため、第３のデコーダ７の出力パルスＦの立上
りタイミングが等価パルスのパルス幅内に位置するよう
に、カウンタ４のカウント値C4を正確に設定することは
かなり困難である。仮にカウント値C4を正確に設定でき
たとしても、様々な原因によって等価パルスのサンプリ
ングができなくなることがしばしばある。たとえば、等
価パルスのタイミングは、映像信号から複合同期信号を
分離する回路の精度に依存して変動する。またVTRにお
いては、ダビング等による信号の劣化によっても等価パ
ルスのタイミングが変動する。さらにはVTRテープの伸
縮や外乱によっても変動する。一方、カウンタ４のカウ
ント値C4も、たとえば温度変化によってクロックパルス
の周波数が変動すると、それに応じて変動する。また、
周辺回路の動作の遅延時間の変動によっても変化する。
このような原因から、パルスＦの立上りのタイミング
と等価パルスのタイミングがずれると、等価パルスのサ
ンプリングができなくなる。等価パルスのサンプリング
が１回でもできないと、次に到来する水平周期信号ある
いは等価パルスにより作成されるバーストゲートパルス
Ｅが、飛越走査期間、すなわちバースト信号の存在しな
い期間にも出力されてしまう。
と等価パルスのタイミングがずれると、等価パルスのサ
ンプリングができなくなる。等価パルスのサンプリング
が１回でもできないと、次に到来する水平周期信号ある
いは等価パルスにより作成されるバーストゲートパルス
Ｅが、飛越走査期間、すなわちバースト信号の存在しな
い期間にも出力されてしまう。
本発明はこのような従来の問題を解決するバーストゲ
ートパルス禁止装置を提供するものである。
ートパルス禁止装置を提供するものである。
課題を解決するための手段 本発明は、複合同期信号中の水平同期信号に基づいて
バーストゲートパルスを発生し、上記複合同期信号中の
等価パルスと上記バーストゲートパルスに基づいて禁止
パルスを発生し、上記バーストゲートパルスと禁止パル
スに基づいて、上記複合同期信号の飛越走査期間中上記
バーストゲートパルスが出力されるのを禁止するように
したものである。
バーストゲートパルスを発生し、上記複合同期信号中の
等価パルスと上記バーストゲートパルスに基づいて禁止
パルスを発生し、上記バーストゲートパルスと禁止パル
スに基づいて、上記複合同期信号の飛越走査期間中上記
バーストゲートパルスが出力されるのを禁止するように
したものである。
作用 このように、本発明によれば、禁止パルスがバースト
ゲートパルスと等価パルスを基準にして作成される。こ
のため、仮に何らかの原因でバーストゲートパルスや等
価パルスのタイミングが変動したとしても、その変動に
応じて禁止パルスのタイミングが変動する。その結果、
飛越走査期間中にバーストゲートパルスの発生を禁止す
ることができる。
ゲートパルスと等価パルスを基準にして作成される。こ
のため、仮に何らかの原因でバーストゲートパルスや等
価パルスのタイミングが変動したとしても、その変動に
応じて禁止パルスのタイミングが変動する。その結果、
飛越走査期間中にバーストゲートパルスの発生を禁止す
ることができる。
実施例 以下、本発明の一実施例におけるバーストゲートパル
ス禁止装置について、第１図〜第３図とともに説明す
る。
ス禁止装置について、第１図〜第３図とともに説明す
る。
第１図は本発明の一実施例におけるバーストゲートパ
ルス禁止装置のブロック図、第２図，第３図は第１図の
各部の電圧波形を示すタイミングチャートであり、第２
図は奇数フィールドから偶数フィールドへ切換わると
き、第３図は偶数フィールドから奇数フィールドへ切換
わるときを示している。
ルス禁止装置のブロック図、第２図，第３図は第１図の
各部の電圧波形を示すタイミングチャートであり、第２
図は奇数フィールドから偶数フィールドへ切換わると
き、第３図は偶数フィールドから奇数フィールドへ切換
わるときを示している。
まず、第１図，第２図を参照して、奇数フィールドか
ら偶数フィールドへ切換わる場合の動作を説明する。
ら偶数フィールドへ切換わる場合の動作を説明する。
第１図において、入力端子１には複合同期信号Ａが供
給される。第２図Ａにおいても、説明の便宜上、第４図
（ａ）に示した複合同期信号を一部省略した形で示して
いる。リセットパルス発生回路２は、複合同期信号Ａ中
の水平同期信号の立上りエッジでトリガされ、クロック
入力端子３からのクロッパルスによって、クロックパル
スの１〜２周期程度のパルス幅をもつリセットパルスＢ
を発生する。カウンタ４は、リセットパルスＢによりリ
セットされ、クロックパルスによってカウント動作を開
始する。第２図Ｃではそのカウントの様子をアナログ的
に表現している。第１のデコーダ５は、カウンタ４のカ
ウント値がC2になった時点でハイレベル、C4になった時
点でローレベルに変化する第１のパルスＤを出力する。
この第１のパルスＤのパルス幅をほぼ50μsecに設定さ
れている。すなわち、1H期間が63.5μsecであるから、
その中心を含む殆どの期間をカバーするようなパルス幅
に設定されている。言いかえれば、等価パルスの変動の
タイミングをカバーするのに十分なパルス幅をもってい
る。第１のパルスＤは、リセットパルスＢの禁止と等価
パルスの抜き取りの両方に利用される。なお、第１のパ
ルスＤをリセットパルス発生回路２に供給することによ
り、第１のパルスＤがハイレベルである期間、水平同期
信号の受付けを禁止する。これによって飛越走査期間中
でも、奇数フィールド，偶数フィールド期間と同一のサ
イクルでカウンタ４を動作させることができる。一方、
第１のパルスＤは複合同期信号Ａとともに第１のANDゲ
ート11の入力端子に入力される。その結果、第１のAND
ゲート11の出力端子には、両入力信号A,Dがともにハイ
レベルである期間のみハイレベルとなる第２のパルスＧ
が出力される。この第２のパルスＧは、奇数フィール
ド，偶数フィールド内では発生せず、飛越走査期間の等
価パルスと同等のタイミングで発生する。言いかえれ
ば、第１のANDゲート11によって等価パルスが抜き取ら
れる。この第２のパルスＧは、Ｄ−FF12のリセット端子
に供給される。Ｄ−FF12のＤ入力端子は電源電位（ハイ
レベル）に固定されている。第２のデコーダ６は、従来
例と同様に、カウンタ４のカウント値がC1になった時点
でハイレベル、C3になった時点でローレベルに変化する
パルスＥを発生する。このパルスＥがバーストゲートパ
ルスである。ここで、第１のパルスＤの立上りエッジ
が、必ず水平同期信号の立上りエッジの後に位置するよ
うに、カウンタ４のカウント値C2が設定される。バース
トゲートパルスＥは第２のANDゲート９の一方の入力端
子に供給されるとともに、インバータ13で反転されて、
パルスＦとしてＤ−FF12のクロック入力端子CKに供給さ
れ、リセット端子Ｒに等価パルスＧが供給されるタイミ
ングなどにＤ−FF12をセットしておく。Ｄ−FF12におい
ては、入力端子Ｄが常にハイレベルであり、リセット端
子Ｒに第２のパルスＧ（複合同期信号から等価パルスを
抜き取ったパルス）が供給され、クロック入力端子CKに
バーストゲートパルスＥの反転パルスＦが供給される。
このため、Ｄ−FF12の出力端子Ｑからは、第２図に示す
ように、等価パルスの存在しない奇数フィールド，偶数
フィールドの期間は常にハイレベルで、等価パルスの存
在する飛越走査期間は、第２のパルスＧの立上りエッジ
に同期してローレベルに変化し（リセットされ）、さら
にバーストゲートパルスＥの反転パルスＦの立上りエッ
ジでハイレベルに復帰する（セットされる）。その結
果、Ｄ−FF12の出力端子Ｑから、第６図Ｈに示す禁止パ
ルスＨが出力される。この禁止パルスＨとバーストゲー
トパルスＥを第２のANDゲート９に入力すると、両パル
スE,Hが共にハイレベルの期間のみバーストゲートパル
スＥが出力され、それ以外の期間はバーストゲートパル
スＥが禁止された出力信号Ｉが得られる。言いかえれ
ば、バースト信号の存在する奇数フィールド，偶数フィ
ールドの期間のみバーストゲートパルスＥが出力され、
バースト信号の存在しない飛越走査期間にはバーストゲ
ートパルスＥが禁止される。
給される。第２図Ａにおいても、説明の便宜上、第４図
（ａ）に示した複合同期信号を一部省略した形で示して
いる。リセットパルス発生回路２は、複合同期信号Ａ中
の水平同期信号の立上りエッジでトリガされ、クロック
入力端子３からのクロッパルスによって、クロックパル
スの１〜２周期程度のパルス幅をもつリセットパルスＢ
を発生する。カウンタ４は、リセットパルスＢによりリ
セットされ、クロックパルスによってカウント動作を開
始する。第２図Ｃではそのカウントの様子をアナログ的
に表現している。第１のデコーダ５は、カウンタ４のカ
ウント値がC2になった時点でハイレベル、C4になった時
点でローレベルに変化する第１のパルスＤを出力する。
この第１のパルスＤのパルス幅をほぼ50μsecに設定さ
れている。すなわち、1H期間が63.5μsecであるから、
その中心を含む殆どの期間をカバーするようなパルス幅
に設定されている。言いかえれば、等価パルスの変動の
タイミングをカバーするのに十分なパルス幅をもってい
る。第１のパルスＤは、リセットパルスＢの禁止と等価
パルスの抜き取りの両方に利用される。なお、第１のパ
ルスＤをリセットパルス発生回路２に供給することによ
り、第１のパルスＤがハイレベルである期間、水平同期
信号の受付けを禁止する。これによって飛越走査期間中
でも、奇数フィールド，偶数フィールド期間と同一のサ
イクルでカウンタ４を動作させることができる。一方、
第１のパルスＤは複合同期信号Ａとともに第１のANDゲ
ート11の入力端子に入力される。その結果、第１のAND
ゲート11の出力端子には、両入力信号A,Dがともにハイ
レベルである期間のみハイレベルとなる第２のパルスＧ
が出力される。この第２のパルスＧは、奇数フィール
ド，偶数フィールド内では発生せず、飛越走査期間の等
価パルスと同等のタイミングで発生する。言いかえれ
ば、第１のANDゲート11によって等価パルスが抜き取ら
れる。この第２のパルスＧは、Ｄ−FF12のリセット端子
に供給される。Ｄ−FF12のＤ入力端子は電源電位（ハイ
レベル）に固定されている。第２のデコーダ６は、従来
例と同様に、カウンタ４のカウント値がC1になった時点
でハイレベル、C3になった時点でローレベルに変化する
パルスＥを発生する。このパルスＥがバーストゲートパ
ルスである。ここで、第１のパルスＤの立上りエッジ
が、必ず水平同期信号の立上りエッジの後に位置するよ
うに、カウンタ４のカウント値C2が設定される。バース
トゲートパルスＥは第２のANDゲート９の一方の入力端
子に供給されるとともに、インバータ13で反転されて、
パルスＦとしてＤ−FF12のクロック入力端子CKに供給さ
れ、リセット端子Ｒに等価パルスＧが供給されるタイミ
ングなどにＤ−FF12をセットしておく。Ｄ−FF12におい
ては、入力端子Ｄが常にハイレベルであり、リセット端
子Ｒに第２のパルスＧ（複合同期信号から等価パルスを
抜き取ったパルス）が供給され、クロック入力端子CKに
バーストゲートパルスＥの反転パルスＦが供給される。
このため、Ｄ−FF12の出力端子Ｑからは、第２図に示す
ように、等価パルスの存在しない奇数フィールド，偶数
フィールドの期間は常にハイレベルで、等価パルスの存
在する飛越走査期間は、第２のパルスＧの立上りエッジ
に同期してローレベルに変化し（リセットされ）、さら
にバーストゲートパルスＥの反転パルスＦの立上りエッ
ジでハイレベルに復帰する（セットされる）。その結
果、Ｄ−FF12の出力端子Ｑから、第６図Ｈに示す禁止パ
ルスＨが出力される。この禁止パルスＨとバーストゲー
トパルスＥを第２のANDゲート９に入力すると、両パル
スE,Hが共にハイレベルの期間のみバーストゲートパル
スＥが出力され、それ以外の期間はバーストゲートパル
スＥが禁止された出力信号Ｉが得られる。言いかえれ
ば、バースト信号の存在する奇数フィールド，偶数フィ
ールドの期間のみバーストゲートパルスＥが出力され、
バースト信号の存在しない飛越走査期間にはバーストゲ
ートパルスＥが禁止される。
ここで、第６図に示した従来例のタイミングチャート
と第２図に示した本発明の実施例のタイミングチャート
とを比較すると、第６図の従来例においては、飛越走査
期間中、禁止パルスＧがローレベルを維持しているのに
対して、第２図の実施例においては、飛越走査期間中も
禁止パルスＨがハイベルトローレベルの両方のレベルを
とる点が異なる。このように禁止パルスＨ自体がハイレ
ベルとローレベルを繰り返すと、一見、バーストゲート
パルスＥの禁止が十分に行なえないように考えられる。
と第２図に示した本発明の実施例のタイミングチャート
とを比較すると、第６図の従来例においては、飛越走査
期間中、禁止パルスＧがローレベルを維持しているのに
対して、第２図の実施例においては、飛越走査期間中も
禁止パルスＨがハイベルトローレベルの両方のレベルを
とる点が異なる。このように禁止パルスＨ自体がハイレ
ベルとローレベルを繰り返すと、一見、バーストゲート
パルスＥの禁止が十分に行なえないように考えられる。
ところが、以上の説明から明らかなように、禁止パル
スＨは、バーストゲートパルスＥの立ち下りに同期して
ハイレベルに変化し、しかもそのバーストゲートパルス
Ｅは、カウンタ４のカウント値C1によって発生される。
そして前述の通り、カウンタ４のカウント値C1は、バー
ストゲートパルスＥの立上りエッジが、必ず水平同期信
号の立下りエッジの後に来るように設定されている。こ
のような関係から、結局、バーストゲートパルスＥそれ
自体のタイミングに応答して禁止パルスＨがハイレベル
に変化し、かつ等価パルス（正確には等価パルスに同期
した第２のパルス）Ｇに応答して禁止パルスＨがローレ
ベルに変化する。したがって、仮に飛越走査期間内に禁
止パルスＨがハイレベル，ローレベルの２つの状態をと
るにしても、最終的には飛越走査期間の全期間中、バー
ストゲートパルスＥの出力を禁止することができる。
スＨは、バーストゲートパルスＥの立ち下りに同期して
ハイレベルに変化し、しかもそのバーストゲートパルス
Ｅは、カウンタ４のカウント値C1によって発生される。
そして前述の通り、カウンタ４のカウント値C1は、バー
ストゲートパルスＥの立上りエッジが、必ず水平同期信
号の立下りエッジの後に来るように設定されている。こ
のような関係から、結局、バーストゲートパルスＥそれ
自体のタイミングに応答して禁止パルスＨがハイレベル
に変化し、かつ等価パルス（正確には等価パルスに同期
した第２のパルス）Ｇに応答して禁止パルスＨがローレ
ベルに変化する。したがって、仮に飛越走査期間内に禁
止パルスＨがハイレベル，ローレベルの２つの状態をと
るにしても、最終的には飛越走査期間の全期間中、バー
ストゲートパルスＥの出力を禁止することができる。
以上のように、本実施例においては、水平同期信号到
来後、ある一定期間内に等価パルスがあるときにはその
等価パルスに同期してＤ−FF12をリセットし、ある一定
期間内に等価パルスがなければ直前の水平同期信号によ
り、次の等価パルスのタイミングまでの間に、バースト
ゲートパルスに基づいてＤ−FF12をリセットしたままの
状態に保持し、このＤ−FF12の非反転出力Ｑをバースト
ゲートパルスの禁止信号Ｈとして用いている。
来後、ある一定期間内に等価パルスがあるときにはその
等価パルスに同期してＤ−FF12をリセットし、ある一定
期間内に等価パルスがなければ直前の水平同期信号によ
り、次の等価パルスのタイミングまでの間に、バースト
ゲートパルスに基づいてＤ−FF12をリセットしたままの
状態に保持し、このＤ−FF12の非反転出力Ｑをバースト
ゲートパルスの禁止信号Ｈとして用いている。
このようにすれば、仮に同期信号分離回路の精度や、
ダビングによる信号の劣化や、あるいはテープの伸縮等
によって等価パルスのタイミングが変動したとしても、
等価パルスが存在する限りその変動に応じて必ずＤ−FF
12がリセットされる。またクロックルスの周波数が変化
してカウンタ４のカウント値C1,C3が変動し、その結
果、バーストゲートパルスＥのタイミングが変動したと
しても、その立ち下りエッジでＤ−FF12をセットするこ
とができる。そしてそのセットのタイミングは1/2Hの期
間内であればどこでもよいから、バーストゲートパルス
Ｅの変動にかかわらず、確実にＤ−FF12をセットするこ
とができる。したがって、等価パルスのタイミングに変
動があっても、その直後に到来する水平同期信号（ある
いは等価パルス）に基づき作成されたバーストゲートパ
ルスを確実に禁止することができる。
ダビングによる信号の劣化や、あるいはテープの伸縮等
によって等価パルスのタイミングが変動したとしても、
等価パルスが存在する限りその変動に応じて必ずＤ−FF
12がリセットされる。またクロックルスの周波数が変化
してカウンタ４のカウント値C1,C3が変動し、その結
果、バーストゲートパルスＥのタイミングが変動したと
しても、その立ち下りエッジでＤ−FF12をセットするこ
とができる。そしてそのセットのタイミングは1/2Hの期
間内であればどこでもよいから、バーストゲートパルス
Ｅの変動にかかわらず、確実にＤ−FF12をセットするこ
とができる。したがって、等価パルスのタイミングに変
動があっても、その直後に到来する水平同期信号（ある
いは等価パルス）に基づき作成されたバーストゲートパ
ルスを確実に禁止することができる。
この作用は、垂直同期信号期間で複合同期信号のデュ
ーティーが変化しても、単にＤ−FF7のリセット期間が
長くなるだけであり、基本的な動作は全く同一である。
ーティーが変化しても、単にＤ−FF7のリセット期間が
長くなるだけであり、基本的な動作は全く同一である。
また、前述の通り、バーストゲートパルスＥによりＤ
−FF12をセットするタイミングは、1/2Hの期間内であれ
ばどこでもよいから、たとえばバーストゲートパルスＥ
の立下りエッジであってもよい。
−FF12をセットするタイミングは、1/2Hの期間内であれ
ばどこでもよいから、たとえばバーストゲートパルスＥ
の立下りエッジであってもよい。
なお、第３図に示す偶数フィールドから奇数フィール
ドへ切換わる場合にも、第１のANDゲート11によって抜
き取られる第２のパルスＧのタイミングが異なるだけ
で、基本的には同一の動作を行い、飛越走査期間中、バ
ーストゲートパルスＥの発生を禁止することができる。
ドへ切換わる場合にも、第１のANDゲート11によって抜
き取られる第２のパルスＧのタイミングが異なるだけ
で、基本的には同一の動作を行い、飛越走査期間中、バ
ーストゲートパルスＥの発生を禁止することができる。
また、第１図の実施例と、第５図の従来例とを比較す
れば明らかなように、第１図の実施例によれば、第５図
で用いた第３のデコーダ７が不要になるため、トータル
的に回路の素子数を削減することができる。このため集
積回路化した場合、チップ面積の縮小が図れる等の利点
がある。
れば明らかなように、第１図の実施例によれば、第５図
で用いた第３のデコーダ７が不要になるため、トータル
的に回路の素子数を削減することができる。このため集
積回路化した場合、チップ面積の縮小が図れる等の利点
がある。
発明の効果 本発明によれば、複合同期信号中の等価パルスや水平
同期信号のタイミングが何らかの原因で変動した場合で
も、飛越走査期間中、水平同期信号に同期したバースト
ゲートパルスが出力されるのを確実に禁止することがで
きる。
同期信号のタイミングが何らかの原因で変動した場合で
も、飛越走査期間中、水平同期信号に同期したバースト
ゲートパルスが出力されるのを確実に禁止することがで
きる。
第１図は本発明の一実施例におけるバーストゲートパル
ス禁止装置のブロック図、第２図，第３図は第１図の各
部の電圧波形を示すタイミングチャート、第４図
（ａ），（ｂ）は一般的な複合同期信号を示すタイミン
グチャート、第５図は従来のバーストゲートパルス禁止
装置のブロック図、第６図，第７図は第５図の各部の電
圧波形を示すタイミングチャートである。 １……入力端子、２……リセットパルス発生回路、３…
…クロック入力端子、４……カウンタ、５……第１のデ
コーダ、６……第２のデコーダ、９……第２のANDゲー
ト、10……出力端子、11……第１のANDゲート、12……
Ｄ−FF。
ス禁止装置のブロック図、第２図，第３図は第１図の各
部の電圧波形を示すタイミングチャート、第４図
（ａ），（ｂ）は一般的な複合同期信号を示すタイミン
グチャート、第５図は従来のバーストゲートパルス禁止
装置のブロック図、第６図，第７図は第５図の各部の電
圧波形を示すタイミングチャートである。 １……入力端子、２……リセットパルス発生回路、３…
…クロック入力端子、４……カウンタ、５……第１のデ
コーダ、６……第２のデコーダ、９……第２のANDゲー
ト、10……出力端子、11……第１のANDゲート、12……
Ｄ−FF。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−173879（ＪＰ，Ａ) 特開 昭49−90833（ＪＰ，Ａ) 実開 昭63−111079（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 9/455
Claims (3)
- 【請求項１】複合同期信号中の水平同期信号に基づいて
バーストゲートパルスを発生する手段と、 上記複合同期信号中の等価パルスと上記バーストゲート
パルスに基づいて動作し、水平同期信号到来後一定期間
内に等価パルスがある時にはその等価パルスに同期して
リセットされ、上記一定期間内に等価パルスが無ければ
その直前の水平同期信号により次の等価パルスのタイミ
ングまでにバーストゲートパルスに基づいてセットされ
るＤ型フリップフロップで禁止パルスを発生する手段
と、 上記バーストゲートパルスと上記禁止パルスに基づいて
上記複合同期信号の飛越走査期間中上記バーストゲート
パルスの出力を禁止する手段と、 を備えたバーストゲートパルス禁止装置。 - 【請求項２】複合同期信号によりトリガされ、リセット
パルスを発生するリセットパルス発生回路と、 上記リセットパルスによりリセットされ、クロックパル
スに従ってカウント動作を行うカウンタと、 上記カウンタのカウント値が第２の値から第４の値に変
化する間、上記複合同期信号の飛越走査期間中に存在す
る等価パルスのタイミングの変動幅を十分にカバーする
パルス幅を持つ第１のパルスを発生する第１のデコーダ
と、 上記第１のパルスに基づいで上記第１のパルスの存在す
る期間中上記リセットパルス発生回路の動作を禁止する
手段と、 上記第１のパルスと上記複合同期信号に基づいて、上記
複合同期信号中から上記等価パルスを抜き取った第２の
パルスを発生する手段と、 上記カウンタのカウント値が第１の値から第２の値に変
化する間、バーストゲートパルスを発生する第２のデコ
ーダと、 上記第２のパルスおよび上記バーストゲートパルスに基
づいて禁止パルスを発生する手段と、 上記バーストゲートパルスと上記禁止パルスに基づいて
上記飛越走査期間中上記バーストゲートパルスの出力を
禁止する手段と、 を備えたバーストゲートパルス禁止装置。 - 【請求項３】禁止パルスを発生する手段を、Ｄ入力端子
が電源電位に接続され、リセット端子に第２のパルスが
供給され、クロック端子にバーストゲートパルスまたは
それに同期したパルスが供給されるＤ型フリップフロッ
プで構成したことを特徴とする特許請求の範囲第２項記
載のバーストゲートパルス禁止装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-269345 | 1989-10-17 | ||
| JP26934589 | 1989-10-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03205990A JPH03205990A (ja) | 1991-09-09 |
| JP2903691B2 true JP2903691B2 (ja) | 1999-06-07 |
Family
ID=17471088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28006990A Expired - Fee Related JP2903691B2 (ja) | 1989-10-17 | 1990-10-17 | バーストゲートパルス禁止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903691B2 (ja) |
-
1990
- 1990-10-17 JP JP28006990A patent/JP2903691B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03205990A (ja) | 1991-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080326 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090326 |
|
| LAPS | Cancellation because of no payment of annual fees |