JPH03205990A - バーストゲートパルス禁止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像機器の色信号処理回路等に用いるバースト
ゲートパルス禁止装置に関するものである。

従来の技術 ＰＡＬ方式の複合映像信号中には、水平同期信号の前端
（アクティブエッジ）から４μｓｅｃ遅れたタイミング
に４μｓｅｃ幅のバースト信号が含まれており、バース
ト信号から更に所定時間遅れたタイミングに映像信号が
含まれている。但し、複合同期信号中の垂直同期信号の
前後３水平同期期間（以下３Ｈ期間と呼ぶ）、合計９Ｈ
期間にはバースト信号が挿入されていない。

第４図はその様子を示すものである。第４図（ａ）は偶
数フィールドから奇数フィールドへ切換わるタイミング
を示している。奇数フィールドおよび偶数フィールドで
は、１Ｈ間隔で水平同期信号Ｈｓｓが並んでいる。奇数
フィールドの終端と偶数フィールドの始端の間、すなわ
ち飛越走査期間には、１／２Ｈ間隔で等価パルスが並ん
でいる。そして第４図（ａ）に示す奇数フィールドから
偶数フィールドに切換わる場合は、飛越走査期間の初め
の３Ｈ期間に幅の狭い等価パルスが６個並び、その後の
３Ｈ期間にデューティの異なる、つまり幅の広い等価パ
ルスが６個並び、更にその後の３Ｈ期間に幅の狭い等価
パルスが７個並んでいる。一方、第４図（ｂ）に示す偶
数フィールドから奇数フィールドに切換わる場合は、飛
越走査期間の初めの３Ｈ期間に幅の狭い等価パルスが７
個並び、その後の３Ｈ期間にデューティの異なる、幅の
広い等価パルスが６個並び、更にその後の３Ｈ期間に幅
の狭い等価パルスが６個並んでいる。

一般に、ビデオテープレコーダ（ＶＴＲ）などの映像機
器において色信号処理を行う場合には、バーストゲート
パルスと呼ばれるパルスを作成し、このバーストゲート
パルスによって複合映像信号中のバースト信号のみを抜
きとり、得られたバースト信号と水晶発振器の発振出力
との位相を比較する。ところが、前述の通り飛越走査期
間中にはバースト信号がないため、この間はバーストゲ
ートパルスそのものの出力を禁止する必要がある。

第５図はこのような目的のために用いられる従来のバー
ストゲートパルス禁止装置を示すブロック図である。第
６図，第７図は第５図の各部の電圧波形を示すタイミン
グチャートであり、第６図は奇数フィールドから偶数フ
ィールドに切換わる場合、第７図は偶数フィールドから
奇数フィールドに切換わる場合を示している。

以下、第６図，第７図を参照しながら、第５図に示す従
来のバーストゲートパルス禁止装置の動作を説明する。

まず、第５図，第６図を参照して奇数フィールドから偶
数フィールドに切換わる場金の動作を説明する。

第５図において、入力端子１には複合同期信号Ａが供給
される。第６図Ａにおいては、説明の便宜上、第４図（
ａ）に示した複合同期信号を一部省略した形で示してい
る。リセットパルス発生回路２は、複合同期信号Ａ中の
水平同期信号の立上りエッジでトリガされ、クロック入
力端子３からのクロックパルスによって、クロツクパル
スの１〜２周期程度のパルス幅をもつリセットパルスＢ
を発生する。カウンタ４は、リセットパルスＢによりリ
セットされ、クロツクパルスによってカウント動作を開
始する。第６図Ｃにはそのカウントの様子をアナログ的
に表現している。第１のデコーダは、カウンタ４のカウ
ント値がＣ２になった時点でハイレベル、Ｃ５になった
時点でローレベルに変化するパルスＤを出力する。この
パルスＤのパルス幅はほぼ５０μｓｅ−ｃに設定される
。パルスＤはリセットパルス発生回路２に供給され、パ
ルスＤがハイレベルである期間、すなわち５０μｓｅｃ
の期間、水平同期信号の受付けを禁止する。

方、第２のデコーダ６は、カウンタ４のカウント値がＣ
＋になった時点でハイレベル、Ｃ３になった時点てロー
レベ／Ｌに変化するパルスＥを発生する。このパルスＥ
がバーストゲートパルスである。第３のデコーダ７は、
リセットパルスＢによってローレベル、カウンタ４のカ
ウント値が０４になった時点でハイレベルに変化するパ
ルスＦを発生する。このパルスＦは、Ｄ型フリップフロ
ップ（以下Ｄ−ＦＦという）８のクロツク端子ＣＫに供
給される。一方、Ｄ−ＦＦ８のＤ入力端子には複合同期
信号Ａが供給される。その結果、Ｄ−ＦＦ８では、第３
のデコーダ７の出力パルスＦがハイレベルに変化する毎
に複合同期信号Ａをサンプリングする。そこで、カウン
タ４のカウント値Ｃ４を、パルス下の立上りのタイミン
グがちょうど等価パルスのパルス幅内に位置するように
適切に設定しておけば、奇数フィールドあるいは偶数フ
ィールドの期間、すなわち水平同期信号がＩＨ間隔で並
んでいる期間には、パルス下の立上りのタイミングに水
平同期信号が存在しないため、Ｄ−ＦＦ８の出力Ｑはハ
イレベルを維持し、飛越走査期間、すなわち、等価パル
スが１／２Ｈの間隔で並んでいる期間は、パルスＦの立
上りのタイミングに等価パルスが存在するため、Ｄ−Ｆ
Ｆ８の出力Ｑはローレベルを維持する。この出力Ｑのパ
ルスが禁止パルスＧとなる。このようにして、得られた
禁止パルスＧと、第２のデコーダ６で発生されるＩくー
ストゲートパルスＥとをＡＮＤゲート９に入力すれば、
出力端子１０には、奇数フイーノＬド，（ｐＩ数フィー
ルド期間のみノくーストゲートパルスＥが出力され、飛
越走査期間にはバーストゲートパノＬス信号Ｅが禁止さ
れた出力信号Ｈが得られる。

第７図に示す偶数フィールドから奇数フィールドへ切換
わる場合も同様である。異なるのは、たとえば第６図に
おいては飛越走査期間の最初の等価パルスがサンプリン
グされるのに対して第７図ではデューティの変化する直
前の等価パルスがサンプリングされる等、サンプリング
のタイミングだけであり、基本的な動作は同一である。

したがって、出力端子１０には、第６図と同様に、飛越
走査期間のみバーストゲートパルスＥの禁止された出力
信号Ｈが得られる。

発明が解決しようとする課題 ところで、第６図Ａ，第７図Ａに示す複合映像信号にお
いては、等価パルスのパルス幅は２μ６ｅｃ程度しかな
い。このため、第３のデコーダ７の出カパルスＦの立上
りタイミングが等価パルスのパルス幅内に位置するよう
に、カウンタ４のカウント値Ｃ４を正確に設定すること
はかなり困難である。仮にカウント値Ｃ４を正確に設定
できたとしても、様々な原因によって等価パルスのサン
プリングができなくなることがしばしばある。たとえば
、等価パルスのタイミングは、映像信号から複合同期信
号を分離する回路の精度に依存して変動する。またＶＴ
Ｒにおいては、ダビング等による信号の劣化によっても
等価パルスのタイミングが変動する。さらにはＶＴＲテ
ープの伸縮や外乱によっても変動する。一方、カウンタ
４のカウント値Ｃ４も、たとえば温度変化によってクロ
ックパルスの周波数が変動すると、それに応じて変動す
る。

また、周辺回路の動作の遅延時間の変動によっても変化
する。

このような原因から、パルスＦの立上りのタイミングと
等価パルスのタイミングがずれると、等価パルスのサン
プリングができなくなる。等価パルスのサンプリングが
１回でもできないと、次に到来する水平周期信号あるい
は等価パルスにより作成されるバーストゲートパルスＥ
が、飛越走査期間、すなわちバースト信号の存在しない
期間にも出力されてしまう。

本発明はこのような従来の問題を解決するバーストゲー
トパルス禁止装置を提供するものである。

課題を解決するための手段 本発明は、複合同期信号中の水平同期信号に基づいてバ
ーストゲートパルスを発生し、上記複合同期信号中の等
価パルスと上記バーストゲートパルスに基づいて禁止パ
ルスを発生し、上記バーストゲートパルスと禁止パルス
に基づいて、上記複合同期信号の飛越走査期間中上記バ
ーストゲートパルスが出力されるのを禁止するようにし
たものである。

イ乍用 このように、本発明によれば、禁止パルスがバーストゲ
ートパルスと等価パルスを基準にして作威される。この
ため、仮に何らかの原因でバーストゲートパルスや等価
パルスのタイミングが変動したとしても、その変動に応
じて禁止パルスのタイミングが変動する。その結果、飛
越走査期間中ニバーストゲートパルスの発生を禁止する
ことができる。

実施例 以下、本発明の一実施例におけるバーストゲートパルス
禁止装置について、第１図〜第３図とともに説明する。

第１図は本発明の一実施例におけるバーストゲートパル
ス禁止装置のブロック図、第２図，第３図は第１図の各
部の電圧波形を示すタイミングチャートであり、第２図
は奇数フィールドから偶数フィールドへ切換わるとき、
第３図は偶数フィールドから奇数フィールドへ切換わる
ときを示している。

まず、第１図，第２図を参照して、奇数フィールドから
偶数フィールドへ切換わる場合の動作を説明する。

第１図において、人力端子１には複合同期信号Ａが供給
される。第２図Ａにおいても、説明の便宜上、第４図（
ａ）に示した複合同期信号を一部省略した形で示してい
る。リセットパルス発生回路２は、複合同期信号Ａ中の
水平同期信号の立上りエッジでトリガされ、クロック入
力端子３からのクロツクパルスによって、クロックパル
スの１〜２周期程度のパルス幅をもつリセットパルスＢ
を発生する。カウンタ４は、リセットバルスＢによりリ
セットされ、クロツクパルスによってカウント動作を開
始する。第２図Ｃではそのカウントの様子をアナログ的
に表現している。第１のデコーダ５は、カウンタ４のカ
ウント値がＣ２になった時点でハイレベル、Ｃ４になっ
た時点でローレベルに変化する第１のバルスＤを出力す
る。この第１のパルスＤのパルス幅はほぼ５０μｓｅｃ
に設定されいている。すなわち、ＩＨ期間が６３．５μ
ｓｅｃであるから、その中心を含む殆どの期間をカバー
するようなパルス幅に設定されている。言いかえれば、
等価パルスの変動がタイミングをカバーするのに十分な
パルス幅をもっている。第１のパルスＤは、リセットパ
ルスＢの禁止と等価パルスの抜き取りの両方に利用され
る。なお、第１のパルスＤをリセットパルス発生回路２
に供給することにより、第１のパルスＤがハイレベルで
ある期間、水平同期信号の受付けを禁止する。これによ
って飛越走査期間中でも、奇数フィールド，偶数フィー
ルド期間と同一のサイクルでカウンタ４を動作させるこ
とができる。一方、第１のパルスＤは第ｌのＡＮＤゲー
ト１１の入力端子に、複合同期信号Ａとともに入力され
る。その結果、第ｌのＡＮＤゲート１１の出力端子には
、両入力信号Ａ，Ｄがともにハイレヘルである期間のみ
ハイレベルとなる第２のパルスＧが出力される。この第
２のパルスＧは、奇数フィールド，偶数フィールド内で
は発生せず、飛越走査期間の等価パルスと同期したタイ
ミングで発生する。言いかえれば、第１のＡＮＤゲート
１１によって等価パルスが抜き取られる。この第２のパ
ルスＧは、Ｄ−ＦＦ１２のリマット端子Ｒに供給される
。Ｄ−ＦＦ　１　２のＤ入力端子は電源電位（ハイレベ
ル〉に固定されている。第２のデコーダ６は、従来例と
同様に、カウンタ４のカウント値がＣ１になった時点で
ハイレベル、Ｃ３になった時点でローレベルに変化する
バルスＥを発生する。このパルスＥがバーストゲートパ
ルスである。ここで、バーストゲートパルスＥの立上り
エッジが、必ず水平同期信号の立下りエッジの後に位置
するように、カウンタ４のカウント値Ｃ１が設定される
。バーストゲートパルスＥは第２のＡＮＤゲート９の一
方の入力端子に供給されるとともに、インバータ１３で
反転されて、パルスＦとしてＤ−ＦＦ１２のクロック入
力端子ＣＫに供給され、リセット端子Ｒに等価パルスＧ
が供給されるタイミングなどにＤ−ＦＦ１２をセットし
ておく。Ｄ−ＦＦ１２においては、入力端子Ｄが常にハ
イレベルであり、リセット端子Ｒに等価パルスに同期し
た第２のパルスＧが供給され、クロツク入力端子ＣＫに
バーストゲートパルスＥの反転パルスＦが供給される。

このため、Ｄ−ＦＦ１２の出力端子Ｑからは、第２図に
示すように、等価パルスの存在しない奇数フィールド，
偶数フィールドの期間は常にパイレベルで、等価パルス
の存在する飛越走査期間は、第２のバルスＧの立上りエ
ッジに同期してローレベルに変化しくリセットされ）、
さらにバーストゲートパルスＥの反転パルスＦの立上り
エッジでハイレベルに復帰する（セットされる）。その
結果、Ｄ−ＦＦ１２の出力端子Ｑから、第６図Ｈに示す
禁止バルスＨが出力される。この禁止パルスＨとバース
トゲートパルスＥを第２のＡＮＤゲート９に人力すると
、両パルスＥ，Ｈが共にハイレベルの期間のみバースト
ゲートパルスＥが出カされ、それ以外の期間はバースト
ゲートパルスＥが禁止された出力信号■が得られる。言
いかえれば、バースト信号の存在する奇数フィールド，
偶数フィールドの期間のみバーストゲートパルスＥが出
カされ、バースト信号の存在しない飛越走査期間にはバ
ーストゲートパルスＥが禁止される。

ここで、第６図に示した従来例のタイミングチャートと
第２図に示した本発明の実施例のタイミングチャートと
を比較すると、第６図の従来例においでは、飛越走査期
間中、禁止パルスＧかａーレベノ１を維持しているのに
対して、第２図の実施例においては、飛越走査期間中も
禁止パルスＨがハイレベルトローレベルの両方のレベル
をとる点が異なる。このように禁止パルスＨ自体がハイ
レベルとローレベルを繰り返すと、一見、バーストゲ７
トパルスＥの禁止が十分に行なえないように考えられる
。

ところが、以上の説明から明らかなように、禁止パルス
Ｈは、バーストゲートパルスＥの立上りに同期してハイ
レベルに変化し、しかもそのバーストゲートパルスＥは
、カウンタ４のカウント値Ｃ１によって発生される。そ
して前述の通り、カウンタ４のカウント値ＣＩは、バー
ストゲートパルスＥの立上りエッジが、必ず水平同期信
号の立下りエッジの後に来るように設定されている。こ
のような関係から、結局、バーストゲートパルスＥそれ
自体のタイミングに応答して禁止パルスＨがハイレベル
に変化し、かつ等価パルス（正確には等価パルスに同期
した第２のパルス〉Ｇに応答して禁止パルスＨがローレ
ベルに変化する。したがって、仮に飛越走査期間内に禁
止パルスＩ１がハイレベル，ローレベルの２つの状態を
とるにしても、最終的には飛越走査期間の全期間中、バ
ーストゲートパルスＥの出力を禁止することができる。

以上のように、本実施例においては、水平同期信号到来
後、ある一定期間内に等価パルスがあるときにはその等
価パルスに同期してＤ−ＦＦ１２をリセットし、ある一
定期間内に等価パルスがなければ直前の水平同期信号に
より、次の等価パルスのタイミングまでの間に、バース
トゲートパルスに基づいてＤ−ＦＦ１２をセットしたま
まの状態に保持し、このＤ−ＦＦ１２の非反転出力Ｑを
バーストゲートパルスの禁止信号Ｈとして用いている。

このようにすれば、仮に同期信号分離回路の精度や、ダ
ビングによる信号の劣化や、あるいはテープの伸縮等に
よって等価パルスのタイミングが変動したとしても、等
価パルスが存在する限りその変動に応じて必ずＤ−ＦＦ
１２がリセットされる。またクロックパルスの周波数が
変化してカウンタ４のカウント値ｃｌ，ｃ３が変動し、
その結果、バーストゲートパルスＥのタイミングが変動
したとしても、その立上りエッジでＤ−ＦＦ１２をセッ
トすることができる。そしてそのセットのタイミングは
１　／′２　Ｈの期間内であればどこでもよいから、バ
ーストゲートパルスＥの変動にかかわらず、確実にＤ−
ＦＦ　１　２をセットすることができる。したがって、
等価パルスのタイミングに変動があっても、その直後に
到来する水平同期信号（あるいは等価パルス）に基づき
作成されたバーストゲートパルスを確実に禁止すること
ができる。

この作用は、垂直同期信号期間で複合同期信号のデュー
ティーが変化しても、単にＤ−ＦＦ７のノセット期間が
長くなるだけであり、基本的な動作は全く同一である。

また、前述の通り、バーストゲートパルスＥによりＤ−
ＦＦ１　２をセットするタイミングは、１／２Ｈの期間
内であればどこでもよいから、たとえばバ？ストゲート
パルスＥの立下りエッジであってもよい。

なお、第３図に示す偶数フィールドから奇数フィールド
へ切換わる場合にも、第１のＡＮＤゲート１１によって
抜き取られる第２のパルスＧのタイミングが異なるだけ
で、基本的には同一の動作を行い、飛越走査期間中、バ
ーストゲートパルスＥの発生を禁止することができる。

また、第１図の実施例と、第５図の従来例とを比較すれ
ば明らかなように、第１図の実施例によれば、第５図で
用いた第３のデコーダ７が不要になるため、トータル的
に回路の素子数を削減することができる。このため集積
回路化した場合、チップ面積の縮小が図れる等の利■点
がある。

発明の効果 本発明によれば、複合同期信号中の等価パルスや水平同
期信号のタイミングが何らかの原因で変動した場合にも
、飛越走査期間中、水平同期信号に同期したバーストゲ
ートパルスが出力されるのを確実に禁止することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるバーストゲートパル
ス禁止装置のブロック図、第２図，第３図は第１図の各
部の電圧波形を示すタイミングチャート、第４図（ａ）
　．　（ｂ）は一般的な複合同期信号を示すタイミング
チャート、第５図は従来のバーストゲートパルス禁止装
置のブロック図、第６図，第７図は第５図の各部の電圧
波形を示すタイミングチャートである。

Claims (4)

【特許請求の範囲】
1. （１）複合同期信号中の水平同期信号に基づいてバース
   トゲートパルスを発生する手段と、上記複合同期信号中
   の等価パルスと上記バーストゲートパルスに基づいて禁
   止パルスを発生する手段と、上記バーストゲートパルス
   と上記禁止パルスに基づいて上記複合同期信号の乗越走
   査期間中上記バーストゲートパルスの出力を禁止する手
   段と、を備えたことを特徴とするバーストゲートパルス
   禁止装置。
2. （２）禁止パルスを発生する手段を、水平同期信号到来
   後一定期間内に等価パルスがあるときにはその等価パル
   スに同期してリセットされ、上記一定期間内に等価パル
   スがなければその直前の水平同期信号により次の等価パ
   ルスのタイミングまでにバーストゲートパルスに基づい
   てセットされるＤ型フリップフロップで構成したことを
   特徴とする特許請求の範囲第１項記載のバーストゲート
   パルス禁止装置。
3. （３）複合同期信号によりトリガされ、リセットパルス
   を発生するリセットパルス発生回路と、上記リセットパ
   ルスによりリセットされ、クロックパルスに従ってカウ
   ント動作を行うカウンタと、 上記カウンタのカウント値が第２の値から第４の値に変
   化する間、上記複合同期信号の飛越走査期間中に存在す
   る等価パルスのタイミングの変動幅を十分にカバーする
   パルス幅をもつ第１のパルスを発生する第１のデコーダ
   と、 上記第１のパルスに基づいて上記第１のパルスの存在す
   る期間中上記リセットパルス発生回路の動作を禁止する
   手段と、 上記第１のパルスと上記複合同期信号に基づいて上記等
   価パルスに同期した第２のパルスを発生する手段と、 上記カウンタのカウント値が第１の値から第２の値に変
   化する間、バーストゲートパルスを発生する第２のデコ
   ーダと、 上記第２のパルスおよび上記バーストゲートパルスに基
   づいて禁止パルスを発生する手段と、 上記バーストゲートパルスと上記禁止パルスに基づいて
   上記乗越走査期間中上記バーストゲートパルスの出力を
   禁止する手段と、 を備えたことを特徴とするバーストゲートパルス禁止装
   置。
4. （４）禁止パルスを発生する手段を、Ｄ入力端子が電源
   電位に接続され、リセット端子に第２のパルスが供給さ
   れ、クロック端子にバーストゲートパルスまたはそれに
   同期したパルスが供給されるＤ型フリップフロップで構
   成したことを特徴とする特許請求の範囲第３項記載のバ
   ーストゲートパルス禁止装置。