DE69304632T2

DE69304632T2 - Parallel-Seriell-Umsetzer

Info

Publication number: DE69304632T2
Application number: DE69304632T
Authority: DE
Inventors: Alain Chemarin; Jacques Majos
Original assignee: France Telecom SA
Current assignee: Orange SA
Priority date: 1992-07-20
Filing date: 1993-07-16
Publication date: 1997-04-17
Anticipated expiration: 2013-07-17
Also published as: EP0580234A1; FR2693860B1; EP0580234B1; DE69304632D1; FR2693860A1; JPH06224781A; US5319369A

Description

Die vorliegende Erfindung betrifft einen Parallel-Seriell- Umsetzer, der die Serialisierung eines gegenüber einem lokalen Zeitsignal phasenverschobenen Datensignals erlaubt.
Typischerweise empfängt ein Parallel-Seriell-Umsetzer aus einem Bus parallele eintreffende Daten einer Verarbeitungseinrichtung und reproduziert diese parallelen Daten in serieller Form in einen Übertragungsträger.
Ein solcher Umsetzer weist mindestens ein Parallel-Parallel- Register und ein Parallel-Seriell-Register auf.
Diese beiden Register, die von logischen Kippschaltungen gebildet werden, sind in Kaskade im Umsetzer angeordnet. Das Parallel-Parallel-Register empfängt die eintreffenden parallelen Daten, die es im Takt eines ersten Zeitsignals in einen Ausgangsbus überträgt, der mit den Eingängen des Parallel- Seriell-Registers verbunden ist. Das Parallel-Seriell-Register wird im Takt eines zweiten Zeitsignals mit diesen übertragenen Daten geladen, die dann serialisiert sind, um im Übertragungsträger übertragen zu werden.
Nach dem Stand der Technik weisen das erste und das zweite Zeitsignal die gleiche Frequenz auf und sind, was die Phase anbelangt, voneinander unabhängig. Bei konventionellen Ausführungsformen ist im Umsetzer ein Phasierer (phaseur) vorgesehen, um das erste Zeitsignal zu erzeugen, das die Übertragung der Daten am Ausgang des Parallel-Parallel-Registers taktet, solange eine Zeitbasis des Umsetzers das zweite Zeitsignal unabhängig vom ersten Zeitsignal liefert. Der Phasierer wird verwendet, um das erste Zeitsignal mit einer Phase als Funktion der Phase der eintreffenden parallelen Daten zu erzeugen. Die Funktionsweise der beiden Register, die hauptsächlich von logischen Kippschaltungen gebildet sind, hängt von den Zeitpunkten des logischen Übergangs (steigende oder fallende Flanken) des Zeitsignals ab. Es ist daher natürlich, insbesondere bei hohen Datenraten, daß die Übergangszeitpunkte der eintreffenden parallelen Daten an den Ausgängen des Parallel-Parallel-Registers mit den Zeitpunkten der Ladung dieser Daten am Ausgang des Parallel-Parallel-Registers in das Parallel-Seriell-Register zusammenfallen. In diesem Fall kann die Ladung des Parallel-Parallel-Registers Datenverluste zur Folge haben aufgrund der Tatsache, daß die Abtastzeitpunkte bezüglich der Ladung der Daten im Parallel-Seriell-Register nicht mit der Dauer übereinstimmen, während der die Daten am Ausgang des Parallel-Parallel-Registers stabil sind.
Die Erfindung beabsichtigt unter Vermeidung der vorgenannten Nachteile einen Parallel-Seriell-Umsetzer zu schaffen, bei dem die Zeitsignale zum Takten des Parallel-Parallel-Registers und des Parallel-Seriell-Registers voneinander abhängen.
Zu diesem Zweck weist gemäß der Erfindung ein Parallel- Seriell-Umsetzer, der von einer digitalen Verarbeitungseinrichtung eingehende Datenworte mit jeweils M parallelen Bits empfängt, um sie in serielle und mit einer ersten Frequenz in einem ersten Übertragungsträger übertragende Bits umzuwandeln,
eine Zeitbasis, ein Parallel-Parallel-Register und ein Parallel-Seriell-Register
auf, wobei die Zeitbasis ein Zeitsignal mit der ersten Frequenz empfängt und ein Ladezeitsignal mit einer zweiten Frequenz M-fach unterhalb der ersten Frequenz für das Takten des Ladens der Datenworte mit parallelen Bits, die zuvor zu Ausgängen des Parallel-Parallel-Registers übertragen worden sind, in das Parallel-Seriell-Register, und ein erstes Zeitsignal mit der zweiten Frequenz, das zur digitalen Verarbeitungseinrichtung zu ihrer Synchronisierung übertragen wird, erzeugt,
und ist dadurch gekennzeichnet, daß
die Zeitbasis außerdem zwei Zeitsignale mit der zweiten Frequenz und mit entgegengesetzter Phase zueinander erzeugt,
und daß der Umsetzer außerdem eine Phasenanalyseeinrichtung für die Analyse der Phase der eingehenden Datenworte mit parallelen Bits bezüglich der Phase des ersten Zeitsignals, um eines der beiden zweiten Zeitsignale, je nachdem die Datenworte und das erste Zeitsignal ungefähr in Phase oder in Gegenphase sind, als ein ausgewähltes Zeitsignal auszuwählen, das die Übertragung der Datenworte zu den Ausgängen des Parallel-Parallel-Registers taktet.
Gemäß einer bevorzugten Ausführungsform weisen die Phasenanalyseeinrichtungen auf:
mehrere Verzögerungseinrichtungen, die in Kaskade miteinander verbunden sind und Verzögerungen bewirken, deren Summe eine vorgegebene Dauer der Phasenanalyse definiert, zur Verzögerung eines vorgegebenen von M Bitsignalen bezüglich M paralleler Bits in den eintreffenden Datenworten in mehrere verzögerte Signale, wobei die Analysedauer kleiner als eine Halbperiode der Zeitsignale mit der zweiten Frequenz ist,
mehrere Abtasteinrichtungen zum Abtasten des ersten Zeitsignals als Antwort auf vorgegebene logische Übergänge des vorgegebenen Bitsignals und der verzögerten Signale, um jeweils mehrere Abtastsignale zu erzeugen, und
eine logische Einrichtung zur Erzeugung eines Steuersignals als Funktion von zwei der mehreren Abtastsignale, dessen logische Zustände jeweils die zweiten Zeitsignale auswählen.
Außerdem weisen die Phasenanalyseeinrichtungen zur Vermeidung der Schwankung in den eintreffenden Daten, deren Effekte insbesondere die Initialisierung der Funktionsweise des Umsetzers beeinflussen auf:
eine Einrichtung, um während eines Betriebsstartverfahrens des Parallel-Seriell-Umsetzers das Steuersignal in ein Signal mit einem vorgegebenen Zustand zu zwingen, das eines der beiden zweiten Zeitsignale auswählt, und
das vorgegebene Bitsignal über eine Initialisierungseinrichtung des Steuersignals empfangen wird, um während des Startverfahrens das erzwungene Steuersignal mit einem stabilen definierten Zustand zu initialisieren, unabhängig von irgendeiner Phasenschwankung in den eintreffenden Datenworten unterhalb einer maximalen Phasenschwankung. Vorzugsweise ist die maximale Phasenschwankung gleich der Differenz zwischen der Halbperiode der Zeitsignale mit der zweiten Frequenz und der Phasenanalysedauer.
Weitere Merkmale und Vorteile der vorliegenden Erfindung werden deutlicher beim Lesen der folgenden Beschreibung zweier bevorzugter Ausführungsformen mit Bezug auf die beigefügte Zeichnung, in der zeigen:
Fig. 1 ein Blockdiagramm eines Parallel-Seriell- Umsetzers nach dem Stand der Technik;
Fig. 2 ein Blockdiagramm einer Phasenrückgewinnungseinrichtung im Parallel-Seriell-Umsetzer nach Fig. 1;
Fig. 3 ein Zeitdiagramm der logischen Signale bezüglich des Betriebs des Parallel-Seriell- Umsetzers gemäß der Erfindung;
Fig. 4 ein Blockdiagramm eines Parallel-Seriell- Umsetzers nach der Erfindung;
Fig. 5 ein Zeitdiagramm der Abtastung;
Fig. 6 ein Blockdiagramm einer ersten Ausführungsform einer Phasenanalyseschaltung im Parallel-Seriell-Umsetzer nach der Erfindung;
Fig. 7 ein Zeitdiagramm der Auswahl eines der beiden "zweiten" Zeitsignale zur Steuerung einer Übertragung eintreffender Datenworte an den Ausgängen eines Parallel-Parallel- Registers in dem Parallel-Seriell-Umsetzer nach der Erfindung;
Fig. 8 ein Zeitdiagramm eines "ersten" Zeitsignals zur Darstellung der Effekte einer Verschiebung in den umzuwandelnden, eintreffenden Datensignalen;
Fig. 9 ein Blockdiagramm einer zweiten Ausführungsform einer Phasenanalyseschaltung in dem Parallel-Seriell-Umsetzer nach der Erfindung, die die Schwankungseffekte vermeidet; und
Fig. 10 eine Detailansicht eines Beispieles einer Verzögerungsschaltung mit Kippschaltungen in der Phasenanalyseschaltung.
Gemäß Fig. 1 empfängt ein Parallel-Seriell-Umsetzer nach dem Stand der Technik Daten DE in Form von Worten zu je M parallelen Bits von einer entfernten digitalen Verarbeitungseinrichtung EQ in einem Eingangsbus BS&sub0; mit M Drähten und erzeugt am Ausgang diese Daten in serieller Form in einem Übertragungsträger ST. Der bekannte Umsetzer weist typischerweise eine Zeitbasis 1, eine Phasenrückgewinnungseinrichtung 2, ein Parallel-Parallel-Register 3 und ein Parallel-Seriell-Register 4 auf.
Die Zeitbasis 1 empfängt ein Zeitsignal zur seriellen Verarbeitung H mit einer ersten Frequenz F und erzeugt ein Ladesignal LOAD und ein Zeitsignal der parallelen Verarbeitung HM mit einer zweiten Frequenz F/M, wobei M die Zahl der Drähte des Eingangsbusses BS&sub0; des Parallel-Seriell-Umsetzers angibt. Die Signale H und LOAD werden auf zwei Eingänge des Parallel- Seriell-Registers 4 gegeben. Das Zeitsignal HM wird auf einen Eingang der Phasenrückgewinnungseinrichtung 2 gegeben und zur entfernten Verarbeitungseinrichtung EQ als Referenzzeitsignal übertragen. Unter Berücksichtigung dieses Referenzzeitsignals HM ordnet die entfernte Verarbeitungseinrichtung Datenworte DE mit M parallelen Bits mit einer Frequenz (F/M) und einer Referenzphase zur Übertragung bei dieser Frequenz in dem Bus BS&sub0; an, wobei die ganze Zahl M typischerweise gleich acht ist. Als Funktion der empfangenen Datenworte und des Zeitsignals HM erzeugt die Einrichtung 2 ein korrigiertes Zeitsignal HC, um das Datensignal korrekt abzutasten. Dieses Signal HC resultiert aus einer Phasenkorrektur des Zeitsignals HM, die von der Entfernung abhängt, die die entfernte Verarbeitungseinrichtung EQ vom Umsetzer trennt, und die eine Phasenverschiebung der eintreffenden Daten DE bezüglich des lokalen Zeitsignals der parallelen Verarbeitung HM einführt.
Das korrigierte Zeitsignal HC wird auf einen Zeiteingang des Parallel-Parallel-Registers 3 gegeben, der auch über einen Ausgangsbus mit M Drähten BS&sub1; der Phasenrückgewinnungseinrichtung 2 die eintreffenden Datenworte DE empfängt. Im Register 3 werden die Datenworte DE im Takt des Signals HC über einen Ausgangsbus mit M Drähten BS&sub2; zu Dateneingängen des Parallel- Seriell-Registers 4 übertragen. Das Ladesignal LOAD steuert die Ladung der M Bits jedes der Datenworte im Bus BS&sub2; in M Zellen eines Pufferspeichers des Parallel-Seriell-Registers 4. Diese gespeicherten Wortbits in paralleler Form im Parallel- Seriell-Register 4 werden dann nacheinander unter der Steuerung des Zeitsignals der seriellen Verarbeitung H gelesen, um in serieller Form in den Übertragungsträger ST übertragen zu werden. Das Ladesignal LOAD ist ein periodisches Impulssignal, bei dem die zeitliche Dauer der Impulse gleich einer Periode des Zeitsignals zur seriellen Verarbeitung H ist und dessen Periode gleich M Perioden dieses Zeitsignals H ist.
Bei dieser bekannten Ausführungsform kann es vorkommen, daß die steigenden Flanken des korrigierten Zeitsignals HC auf "pseudo-zufällige" Weise bezüglich der steigenden Flanken der Impulse des Ladesignals LOAD angeordnet sind. Dadurch ist die Stabilität der Daten während einer Übertragungsphase zwischen den Registern 3 und 4 nicht garantiert und kann einen Datenverlust zur Folge haben.
Außerdem kann eine Phasenverschiebung von Anfang an in den eintreffenden Daten DE vorhanden sein. Diese Verschiebung führt zu Änderungen der Phase des korrigierten Zeitsignals HC, was Übertragungen zwischen den Registern 3 und 4 zu unvorhersehbaren veränderlichen Augenblicken verursachen kann, die für das Funktionieren des Umsetzers störend sind.
Der erste oben erwähnte Nachteil resultiert aus einer Unabhängigkeit des korrigierten Zeitsignals HC bezüglich irgendeiner zeitlichen Referenz im Gegensatz zum Ladesignal LOAD, das durch die lokale Zeitbasis 1 erzeugt wird. Es wird somit ein Gleiten einer der Phasen der Signale HC und LOAD bezüglich der anderen hervorgerufen.
Fig. 2 zeigt im Detail eine bekannte Ausführungsform der Phasenrückgewinnungseinrichtung 2 im Umsetzer nach Fig. 1. Die Phasenrückgewinnungseinrichtung 2, die auch "Phasierer" genannt wird, weist eine Schaltung zur Detektion von Übergängen und zur Adreßberechnung 21, eine Abtastschaltung 22, eine Verzögerungsschaltung 23 und einen Multiplexer N-zu-1 24 auf.
Die Verzögerungsschaltung 23 wird von N Verzögerungsleitungen 23&sub1; bis 23N der elementaren Verzögerung Td gebildet, die in Reihe miteinander verbunden sind. Das Zeitsignal zur parallelen Verarbeitung HM, das von der Zeitbasis 1 erzeugt wird, wird auf einen Eingang der ersten Verzögerungsleitung 23&sub1; gegeben, und jede 23n der Verzögerungsleitungen 23&sub1; bis 23N reproduziert am Ausgang dieses Zeitsignal HM verzögert um (n.Td), mit 1 < n < N. Auf diese Weise wird das Zeitsignal HM um ein Vielfaches einer elementaren Verzögerung Td an den jeweiligen Ausgängen der Verzögerungsleitungen 23&sub1; bis 23N verzögert in eine Vielzahl von phasenverschobenen Zeitsignalen. Diese phasenverschobenen Zeitsignale werden zum einen auf N Eingänge des Multiplexers 24 und zum anderen auf N Zeiteingänge der Abtastschaltung 22 gegeben.
Die Abtastschaltung 22 wird von N Kippstufen vom Typ D (D- Flip-Flops) 22&sub1; bis 22N gebildet, die jede an ihrem Dateneingang D eines der parallelen Bits der eintreffenden Datenworte DE, die über einen der M Drähte des Busses BS&sub0; empfangen werden und mit DE&sub0; bezeichnet werden, empfangen. Auf die Zeiteingänge der Kippstufen 22&sub1; bis 22N werden jeweils die phasenverschobenen Zeitsignale gegeben, die an den Ausgängen der Verzögerungsleitungen 23&sub1; bis 23N erzeugt werden. Die Ausgänge Q der Kippstufen 22&sub1; bis 22N werden auf Eingänge der Schaltung zur Übergangserkennung und Adreßberechnung 21 gegeben. In den Kippstufen 22&sub1; bis 22N wird das Bit der eintreffenden Daten DE zu den Zeitpunkten Td, (2.Td), ..., (N.Td) in Folge einer steigenden Flanke des Signals HM abgetastet. Die Ausgänge Q der Kippstufen entsprechen in konkreter Form dem logischen Zustand "1" oder "0" des Bits der eintreffenden Daten DE&sub0; zu verschiedenen aufeinanderfolgenden Abtastzeitpunkten. Durch angemessene Wahl der Verzögerung Td, die durch jede der Verzögerungsleitungen 23&sub1; bis 23N verursacht wird, zeigen die Ausgänge Q der Kippstufen die zeitliche Lage einer steigenden oder fallenden Flanke des Bits und ganz allgemein die Übergänge im Datensignal DE an. Ebenso zeigen beispielsweise die an den Ausgängen der Kippstufen 21l bis 21i und 21i+l bis 21N, wobei i eine ganze Zahl zwischen 1 und N ist, erzeugten Niveaus "1" und "0" den Ort einer fallenden Flanke des Signals DE&sub0; und damit einen logischen Übergang für jedes der Bits des Signals DE an in Entsprechung der Phase mit der steigenden Flanke des phasenverschobenen Zeitsignais, das am Ausgang der i-ten Verzögerungsleitung 23&sub1; erzeugt wird.
Als Funktion der Zustände der Ausgänge Q der Kippstufen in der Abtastschaltung 22 erzeugt die Schaltung 21 eine Adresse adi, die dem Index der Kippstufe 21i gemäß dem oben beschriebenen Beispiel entspricht. Die Adresse adi wird auf Selektionseingänge ES des Multiplexers 24 gegeben, um das phasenverschobene Zeitsignal, das durch die Verzögerungsleitung 23i erzeugt wurde, unter den N phasenverschobenen Zeitsignalen auszuwählen durch Erzeugung des korrigierten Zeitsignals HC am Ausgang des Multiplexers 24.
Das Zeitdiagramm nach Fig. 3 bezieht sich auf die angestrebte Funktionsweise eines Parallel-Seriell-Umsetzers nach der Erfindung. In diesem Diagramm wird angenommen, daß die eintreffenden parallelen Daten DE im Bus BS&sub0; Worte mit M = 8 parallelen Bits sind. Der Hauptnachteil, der dem Parallel-Seriell- Umsetzer nach dem oben beschriebenen Stand der Technik zueigen ist, liegt in der Tatsache, daß das phasenkorrigierte Zeitsignal HC, dessen steigende Flanken Übertragungen der Daten des Busses BS&sub1; in den Bus BS&sub2; hervorrufen, unabhängig vom Ladesignal LOAD der Daten des Busses BS&sub2; in das Parallel-Seriell- Register 4 ist. Gemäß der Erfindung werden gleichzeitig das Ladesignal LOAD, das in einer dritten Zeile der Fig. 3 dargestellt ist, und ein Zeitsignal HM', das in einer vierten Zeile gezeigt ist, durch eine gleiche lokale Zeitbasis im Umsetzer erzeugt. Dieses Zeitsignal HM' der Periode M/F, die gleich der Dauer des Zeitwortes der eintreffenden Daten DE ist, weist steigende und fallende Flanken auf, die genau zwischen zwei Impulsen des Ladesignais LOAD enthalten sind. Als Funktion der Phase der eintreffenden Daten wird entweder das Zeitsignal HM', oder auch das dazu komplementäre Signal , als ein ausgewähltes Zeitsignal HS ausgewählt, das steigende Flanken aufweist, die besser angepaßt sind, um mit den Mitten des Datenwortes der eintreffenden Daten DE zusammenzufallen, damit letztere korrekt für ihre Übertragung in den Bus BS&sub2; abgetastet werden.
Gemäß Fig. 4 weist ein Parallel-Seriell-Umsetzer nach der Erfindung eine Zeitbasis 1a, einen logischen Inverter 11a, die beiden Parallel-Parallel- und Parallel-Seriell-Register 3 und 4, eine Phasenanalyseschaltung 5 und einen elektronischen Kommutator 6 auf.
Die Zeitbasis 1a empfängt ein Zeitsignal zur seriellen Verarbeitung H mit einer Frequenz F und erzeugt ein Ladesignal LOAD, das auf einen Ladeeingang des Parallel-Seriell-Registers 4 gegeben wird, und erste und zweite Zeitsignale zur Parallelverarbeitung HM und HM'. Das erste Signal HM wird auf einen Eingang der Analyseschaltung 5 gegeben und auch zu einer entfernten digitalen Verarbeitungseinrichtung EQ übertragen, um letztere in die Frequenz des Signals HM der Datenworte mit M parallelen Bits in einen Bus BS&sub0; zu bringen, der mit den Eingängen der Schaltung 5 verbunden ist.
Das zweite Zeitsignal zur parallelen Verarbeitung HM', das bezüglich des Signals HM aus später noch zu erläuternden Gründen phasenverschoben ist, wird auf zwei Eingänge des Kommutators 6 direkt und über den Inverter 11a gegeben. Das zweite Zeitsignal der parallelen Verarbeitung HM' und ein zweites, komplementäres oder inverses Zeitsignal der parallelen Verarbeitung werden ebenfalls auf die beiden Eingänge des Kommutators 6 gegeben. Als Funktion der Phasenverschiebung zwischen den eintreffenden parallelen Daten DE und dem ersten Zeitsignal der parallelen Verarbeitung HM erzeugt die Phasenanalyseschaltung 5 ein logisches Steuersignal CM, das auf einen Steuereingang EC des Kommutators 6 gegeben wird. In der Praxis kann der Kommutator 6 ein 2-zu-1-Multiplexer sein. Der logische Zustand des Steuersignals CM in einem gegebenen Zeitpunkt wählt eines der beiden Zeitsignale HM' und als ein ausgewähltes Zeitsignal HS aus, um es auf einen Zeiteingang des Parallel-Parallel-Registers 3 zu geben, um die Übertragung der eintreffenden Datenworte DE in den Bus BS&sub2; zu takten.
Gemäß Fig. 3 wird deutlich, daß eine notwendige Bedingung für ein gutes Funktionieren des Parallel-Seriell-Umsetzers nach der Erfindung darin besteht, daß die steigenden Flanken der Impulse des Ladesignals LOAD, die eine Dauer gleich einer Periode des Zeitsignals H aufweisen und alle M Perioden des Zeitsignals H abgegeben werden, in der Weise aufeinanderfolgen müssen wie die aufeinanderfolgenden steigenden und fallenden Flanken im zweiten Zeitsignal zur parallelen Verarbeitung HM', wobei eine fallende Flanke des Signals HM' einer steigenden Flanke des komplementären Signals entspricht.
In den nachfolgend beschriebenen Ausführungsformen der Phasenanalyseschaltung 5 im Parallel-Seriell-Umsetzer nach der Erfindung wird die ganze Zahl M gleich 8 angenommen. Ebenso werden die eintreffenden parallelen Daten DE in Form von Worten zu acht parallelen Bits im Bus BS&sub0; übertragen. Ein Wort der eintreffenden Daten DE schreibt sich somit in Form eines Oktetts (DE&sub0;, DE&sub1;, DE&sub2;, DE&sub3;, DE&sub4;, DE&sub5;, DE&sub6;, DE&sub7; = DEM-1).
Gemäß Fig. 6 weist die Phasenanalyseschaltung eine Speicherschaltung 51, eine Abtastschaltung 52, eine Verzögerungsschaltung 53 und eine logische Schaltung zur Erzeugung des Steuersignals 54 auf. Nur beispielsweise eines der Bits in den eintreffenden Datenworten DE, nämlich das geringstwertige Bit DE&sub0;, wird in der Eigenschaft als vorgegebenes Bitsignal durch die Analyseschaltung 5 des Umsetzers nach der Erfindung verwendet, obwohl es keine Rolle spielt, welches Bit in einem Datenwort mit M = 8 parallelen Bits, das durch den Eingangsbus BS&sub0; übertragen wird, verwendet wird, da alle Bits eines Wortes in den jeweiligen Drähten des Busses BS&sub0; die gleiche Phase und Datenrate aufweisen.
Die Verzögerungsschaltung 53 wird beispielsweise von drei Verzögerungsleitungen 53&sub1;, 53&sub2; und 53&sub3; in Serie gebildet, von denen die erste das vorgegebene Bitsignal DE&sub0; jedes eintreffenden Datenwortes DE empfängt. Jede Verzögerungsleitung 53&sub1; bis 53&sub3; verzögert das Bit, das sie empfängt, um eine vorgegebene Grundverzögerung Td. Am Ausgang der drei Verzögerungsleitungen 53&sub1; bis 53&sub3; werden somit Signale der verzögerten geringstwertigen Bits erhalten, das heißt, jeweils um ein Vielfaches einer elementaren Phasenverschiebung (2π.Td / TM) phasenverschoben, wobei TM = M/F die Periode der eintreffenden Datenworte ist. Das Signal des geringstwertigen Bits DE&sub0; und der phasenverschobenen Signale der Verzögerungsleitungen 53&sub1; bis 53&sub3; werden jeweils auf Zeiteingänge der vier Kippstufen vom Typ D 52&sub1;, 52&sub2;, 52&sub3; und 52&sub4; gegeben, die die Abtastschaltung 52 bilden.
Die Kippstufen 52&sub1; bis 52&sub4; empfangen jeweils über ihren Dateneingang D das erste Zeitsignal HM. In den verschiedenen Kippstufen 52&sub1; bis 52&sub4; wird das erste Zeitsignal HM durch die phasenverschobenen Signale mit unterschiedlicher Phase als Antwort auf jede steigende Flanke des Signals des nicht phasenverschobenen (nicht verzögerten) Signals des geringstwertigen Bits DE&sub0; abgetastet. Vier logische Zustände, die aus der Abtastung des ersten Zeitsignals (HM) als Funktion der verschiedenen aufeinanderfolgenden Phasen resultieren, werden dann jeweils von den Ausgängen Q der vier Kippstufen 52&sub1; bis 52&sub4; der Abtastschaltung 52 abgegeben. Die Ausgänge Q der vier Kippstufen 52&sub1; bis 52&sub4; werden auf die Dateneingänge D der Kippstufen vom Typ D 51&sub1;, 51&sub2;, 51&sub3; und 51&sub4; in der Speicherschaltung 51 gegeben. Der Zeiteingang der Kippstufe 51&sub1; bis 51&sub4; empfängt das Signal des vorgegebenen Bits DE&sub0;. Ebenso werden als Antwort auf eine steigende Flanke des Signals DE&sub0; die logischen Zustände des ersten Zeitsignals HM, das durch die verschiedenen phasenverschobenen Signale abgetastet wurde, in der Schaltung 51 stabilisiert und synchron mit der nächsten steigenden Flanke des Signals DE&sub0; an den Ausgängen Q der Kippschaltungen 51&sub1; bis 51&sub4; wiederhergestellt. Die direkten Ausgänge Q und die inversen Ausgänge von zwei der Kippstufen 51&sub1; bis 51&sub4;, das heißt der ersten und der letzten Kippstufe 51&sub1; und 51&sub4; der Abtastschaltung 51, werden jeweils mit den Eingängen der Schaltung zur Erzeugung des Steuersignals 54 verbunden, die auch ein Reinitialisierungssignal RESET empfängt. Die Schaltung 54 erzeugt das Steuersignal CM als Funktion insbesondere der Abtastsignale Q&sub1;, , Q&sub4; und an den Ausgängen der Kippstufen 51&sub1; und 51&sub4;, um den Kommutator 6 (Fig. 4) zur Auswahl entweder des zweiten Zeitsignals HM' oder auch des inversen zweiten Zeitsignals anzusteuern.
Bevor im Detail auf die Schaltung zur Erzeugung des Steuersignals 54 Bezug genommen wird, wird sich nun auf die Figuren 5 und 7 bezogen, um die Funktionsweise der Phasenanalyseschaltung 5 zu beschreiben.
Das Zeitdiagramm nach Fig. 5 betrifft die Untersuchung des Signals HM durch die Abtastschaltung 52. Eine dritte Zeile dieses Zeitdiagramms zeigt das erste Zeitsignal HM, das auf jeden der Dateneingänge D der Kippstufen 52&sub1; bis 52&sub4; der Abtastschaltung 52 gegeben wird. Eine vierte, fünfte, sechste und siebte Zeile zeigen jeweils das Signal des geringstwertigen Bits DE&sub0; der eintreffenden Daten und die Signale, die aus der Phasenverschiebung oder Verzögerung des Signals DE&sub0; an den Ausgängen der drei Verzögerungsleitungen 53&sub1; bis 53&sub3; hervorgehen.
Die steigenden Flanken jedes dieser Signale bilden Abtastzeitpunkte des ersten Zeitsignals HM in den Kippstufen 52&sub1; bis 52&sub4;. Diese verschiedenen aufeinanderfolgenden Abtastzeitpunkte werden beibehalten für eine Phasenanalysedauer Ta gleich 3.Td des ersten Zeitsignals HM. Insbesondere diese verschiedenen Abtastzeitpunkte des ersten Zeitsignals erlauben die "Reparatur" der Anfänge der Zeitworte (steigende Flanken) der eintreffenden Daten bezüglich der steigenden oder fallenden Flanken des ersten Zeitsignals HM, um, sei es das zweite Zeitsignal HM', sei es das zweite inverse Zeitsignal , als das Zeitsignal HS zur Übertragung der eintreffenden Datenworte DE in den Bus BS&sub2; auszuwählen. Die Funktionsweise des Parallel- Seriell-Umsetzers nach der Erfindung muß die beiden folgenden Bedingungen erfüllen:
- Zum einen muß zur Sicherung der Übertragung der eintreffenden Daten DE in den Bus BS&sub2; dasjenige der beiden Zeitsignale HM' und ausgewählt werden, das die am besten zentrierten steigenden Flanken in der Dauer der Zeitworte der eintreffenden Daten DE oder, in anderen Worten, die breitesten, von Natur aus instabilen Übergangszonen der eintreffenden Daten in der Nähe der Anfänge und Enden des Zeitwortes aufweisen; und
- zum anderen muß zur Abgabe und Speicherung der Datenworte im Bus BS&sub2; das Ladesignal LOAD des Parallel-Seriell-Registers steigende Flanken der Abtastung aufweisen, die zeitlich relativ weit von den steigenden Flanken der Zeitsignale HM' und entfernt sind, damit die Datenworte im Bus BS&sub2; stabil sind nach ihrer Übertragung, Oktett für Oktett im Fall M = 8 unter der Steuerung des geeigneten Zeitsignals HS, das heißt HM' oder .
Gemäß Fig. 5 und unter Berücksichtigung der ersten oben genannten Bedingung können zwei Informationen betreffend die Analysedauer Ta oder, was äquivalent ist, die Summe der Elementarverzögerungen Td der Verzögerungsleitungen 53&sub1; und 53&sub3; herausgezogen werden. Zunächst muß diese Analysedauer Ta kleiner sein als der Mittelwert der Periode des ersten Zeitsignals HM, um maximal eine einzige Flanke, steigend oder fallend, in diesem Zeitsignal HM zu detektieren, wobei die Erkennung einer einzigen Flanke ausreichend ist zur "Reparatur" der Phase der eintreffenden Datenworte bezüglich des Zeitsignals HM. Außerdem muß diese Analysedauer Ta größer als eine Minimalzeit zum Vorsetzen der eintreffenden Datenworte DE auf die Eingänge des Parallel-Parallel-Registers 3 sein. Ohne das wäre es nicht möglich, in einem genügend großen Zeitabschnitt die Phase der eintreffenden Daten DE bezüglich des Zeitsignais HM zu "reparieren" und somit sicher zu gewährleisten, daß die Anfänge der Zeitworte der eintreffenden Datenworte DE nicht in der Nähe der steigenden Flanken eines der beiden Zeitsignale HM' und liegen, das als Signal HS ausgewählt wurde.
Das Zeitdiagramm nach Fig. 7 beabsichtigt, eine Entsprechung zwischen den verschiedenen Abtastzuständen, die an den Ausgängen der Kippstufen 51&sub1; bis 51&sub4; der Speicherschaltung 51 erzeugt werden können, und dem Zeitsignal HM' oder zur Auswahl als Übertragungszeitsignal der eintreffenden Datenworte DE in den Bus BS&sub2; herzustellen.
Es ist festzuhalten, daß eines HM' der beiden zweiten Zeitsignale in der Phase gegenüber dem ersten Zeitsignal HM voreilt und das andere zweite Zeitsignal per definitionem in Gegenphase zum Signal HM' ist. In einer vierten Zeile der Fig. 7 ist ein Zeitabschnitt pt abgegrenzt, in dem vorübergehend der Anfang des Zeitwortes der eintreffenden Daten DE lokalisiert werden kann, wissend, daß eine steigende Flanke des Signals HM mit Hilfe der Kippstufen 51&sub1; bis 51&sub4; der Speicherschaltung 51 detektiert wird unter Berücksichtigung der oberen und unteren Grenzen der Analysedauer Ta, wie nachfolgend definiert wird. Im Fall einer Detektion einer steigenden Flanke des Signals HM durch Abtasten mit dem Signal DE&sub0; wird jedes der eintreffenden Datenworte DE notwendigerweise zwischen zwei maximalen Phasen eingeschrieben, wie mit durchgezogenen und gestrichelten Linien in der vierten Zeile der Fig. 7 dargestellt ist. Es wird in diesem Fall deutlich, daß das inverse Zeitsignal zum Abtasten der eintreffenden Daten DE ausgewählt werden muß, um diese im Bus BS&sub2; zu den Eingängen des Parallel-Seriell-Registers 4 zu übertragen. Wie die feinschraffierten Zonen in dieser vierten Zeile zeigen, können, wenn das Signal HM' zur Abtastung der eintreffenden Daten DE ausgewählt wurde, die Abtastzeitpunkte mit den Anfängen der Zeitworte der eintreffenden Daten DE zusammenfallen, wobei ein solches Zusammenfallen imstande ist, einen Datenverlust bei der Übertragung in den Bus BS&sub2; zu verursachen.
Eine fünfte Zeile in Fig. 7 zeigt, daß in dem Fall, in dem eine fallende Flanke des Signals HM während des aufeinanderfolgenden Abtastens durch das verzögerte Signal DE&sub0; detektiert wurde, das zweite Zeitsignal HM' zur Abtastung der eintreffenden parallelen Daten ausgewählt werden muß, um diese in den Bus BS&sub2; zu übertragen.
Freiwilligerweise sind oben zwei besondere Fälle nicht behandelt worden, nämlich die Fälle, in denen weder eine steigende Flanke noch eine fallende Flanke des ersten Zeitsignals HM detektiert wurden. Diese Fälle entsprechen dem gleichen logischen Zustand "1" oder "0" an den Ausgängen Q aller Kippstufen 51&sub1; bis 51&sub4; in der Speicherschaltung 51. Gemäß Fig. 7 und unter Aufrechterhaltung der Hypothese, daß die Analysedauer Ta streng oberhalb einer minimalen Dauer des Vorsetzens jeder der eintreffenden Datenworte DE und streng unterhalb einer Halbperiode des ersten Zeitsignais HM ist, wird nachfolgend der Fall studiert, daß alle Kippstufen der Speicherung 51&sub1; bis 51&sub4; einen Zustand "1" speichern. Eine solche Speicherung kann sich einstellen, wenn sie auf eine frühere Speicherung entweder der Zustände "0", "1", "1" und "1" oder auch der Zustände "1", "1", "1", "0" in den Kippstufen 51&sub1; bis 51&sub4; folgt, jeweils als Funktion der Richtung der Phasenverschiebung der eintreffenden Daten DE relativ zur Phase des Zeitsignals HM.
Wenn die Zustände "1", "1", "1" und "1" auf die Zustände "0", "1", "1" und "1" an den Ausgängen der Kippstufen 51&sub1; bis 51&sub4; folgen, bedeutet dies, wenn man sich auf die vierte Zeile der Fig. 7 bezieht, daß die eintreffenden Daten DE für diese Zustände "1", "1", "1" und "1" in der Phase gegenüber dem Zeitwort, das punktiert dargestellt ist und den Zuständen "0", "1", "1" und "1" entspricht, voreilen. Das Zeitsignal wird also aufrechterhalten, um ein gutes Funktionieren des Parallel-Seriell-Umsetzers zu gewährleisten und eine unvorhergesehene Änderung der Phase des ausgewählten Zeitsignals HS zu vermeiden, der die Übertragung der eintreffenden Datenworte an den Ausgängen des Parallel-Parallel-Registers 3 steuert.
Wenn die Zustände "1", "1", "1" und "1" auf die Zustände "1", " 1", "1" und "0" folgen, bedeutet dies, wenn man sich auf die fünfte Zeile der Fig. 7 bezieht, daß die eintreffenden Datenworte DE in der Phase gegenüber dem Zeitwort, das mit durchgezogenen Linien in der fünften Zeile dargestellt ist und den Zuständen "1", "1", "1" und "0" entspricht, verzögert sind. Das zweite Zeitsignal HM' wird dann aufrechterhalten, um die eintreffenden Daten DE abzutasten, um sie an den Ausgängen des Parallel-Parallel-Registers 3 zu reproduzieren.
Aus dem gleichen Grund wird ein ähnliches Ergebnis für die Zustände "0", "0", "0" und "0" erhalten, die an den Ausgängen der Kippstufen 51&sub1; bis 51&sub4; der Speicherschaltung 51 gespeichert sind, durch Aufrechterhalten des zweiten Zeitsignals HM' oder , das vorangehend ausgewählt wurde.
Daher erhält man folgende Wahrheitstabelle TV: Tabelle TV
Die zweiten und dritten Kippstufen 52&sub2; und 52&sub3;, 51&sub2; und 51&sub3; in den Schaltungen 52 und 51 können in der Praxis weggelassen werden und sind in Fig. 6 (oder 9) nur zum Verständnis der Schaltung 5 dargestellt.
Mit erneutem Bezug auf Fig. 6 ist die Schaltung zur Erzeugung des Steuersignals 54 dazu da, das Signal CM zu erzeugen, das den Kommutator 6 in der Weise ansteuert, daß die Ausgänge der Kippstufen 51&sub1; bis 51&sub4; in Kombination dazu beitragen, das zweite Zeitsignal HM' oder das zweite inverse Zeitsignal am Ausgang des Kommutators 6 entsprechend der Tabelle TV auszuwählen. Wie aus dieser Tabelle deutlich wird, sind nur die Ausgänge Q und der ersten und letzten Kippstufen 51&sub1; und 51&sub4; in der Speicherschaltung 51 notwendig zur Erzeugung des Steuersignals CM.
Die Erzeugungsschaltung 54 weist einen Inverter 541, zwei NAND-Gatter mit zwei Eingängen 542 und 543 und eine RS-Kippstufe mit mehreren Eingängen 544 auf. Die Kippstufe RS wird von einem NAND-Gatter mit drei Eingängen 544 und einem NAND- Gatter mit zwei Eingängen 545 gebildet, wobei der Ausgang des Gatters 544 das Steuersignal CM erzeugt. Ein doppelter Speichereingang EM der Kippstufe RS 544 wird von zwei Eingängen des Gatters 544 gebildet, die mit einem Eingang des Reinitialisierungssignals RESET über den Inverter 541 und mit dem Ausgang des Gatters 542 verbunden sind, deren Eingänge mit dem Ausgang Q der Kippstufe 51&sub1; und dem komplementären Ausgang der Kippstufe 51&sub4; verbunden sind. Ein Löscheingang EE der Kippstufe RS 544 wird von einem Eingang des Gatters 545 gebildet, der mit dem Ausgang des Gatters 543 verbunden ist, dessen Eingänge mit dem komplementären Ausgang der Kippstufe 51&sub1; und dem Ausgang Q der Kippstufe 51&sub4; verbunden sind. Die Schaltung 54 entspricht einer Kippschaltung RS mit zwei Anregungseingängen: ein Eingang zum Setzen in "1" S (set) und ein Eingang zum Setzen auf "0" R (reset), die durch folgende logische Gleichungen definiert sind:
S = RESET + Q&sub1;. ; und
R = Q&sub4;. ,
wobei Q&sub1; und Q&sub4; jeweils die Datenausgänge der Kippstufen 51&sub1; und 51&sub4; bezeichnen.
Ebenso ist das Ausgangssignal der äquivalenten Kippstufe RS, das heißt das Steuersignal CM, im Zustand "1", wenn Q&sub1; im Zustand "1" und Q&sub4; im Zustand "0" durch die Erregungsfunktion S sind. Umgekehrt ist das Signal CM im Zustand "0", wenn Q1 im Zustand "0" und Q&sub4; im Zustand "1" durch die Anregungsfunktion R sind. In dem Fall, in dem Q&sub4; und Q&sub1; beide im Zustand "1" oder im Zustand "0" sind, wird der vorangegangene Zustand des Signals CM aufrechterhalten entsprechend der Funktionsweise der Kippstufen RS, weil R = 5 = "0" gilt. Das Signal RESET wird dazu verwendet, den Ausgang der Kippstufe RS 544 und damit das Signal CM während einer Inititalisierungsphase in einen gegebenen Zustand "1" zu zwingen.
Die erste Ausführungsform des Parallel-Seriell-Umsetzers nach der Erfindung, die vorangehend mit Bezug auf die Figuren 6 und 7 beschrieben worden ist, wird vorzugsweise eingesetzt, wenn die Phasenschwankung nicht in der Lage ist, die Übertragung der eintreffenden Daten zu stören.
Die zweite Ausführungsform des Parallel-Seriell-Umsetzers nach der Erfindung, die nachfolgend beschrieben wird mit Bezug auf die Figuren 8 und 9, vermeidet Phasenschwankungseffekte.
Wie in der Wahrheitstabelle TV gezeigt ist, wird deutlich, daß eine Änderung des Zustandes des Steuersignals CM, die ein Ersetzen des Zeitsignals HM' durch das Signal oder umgekehrt bedeutet, um die Übertragung der eintreffenden Daten DE zu takten, auftritt, wenn die Ausgänge Q&sub1; und Q&sub4; der Kippstufen 51&sub1; und 51&sub4; der Speicherschaltung 51 von den Zuständen "1" und "0" in die Zustände "0" und "1" oder von den Zuständen "0" und "1" in die Zustände "1" und "0" kippen.
Fig. 8 zeigt in einer ersten Zeile das erste Zeitsignal HM, während eine zweite Zeile der Figur in einem Extremfall eine Phasenverschiebung Gmax der eintreffenden Daten zeigt, die einen Phasensprung des ausgewählten Signals HS auslöst, das das Parallel-Parallel-Register taktet, oder genauer eine Änderung der Auswahl der beiden Zeitsignale HM und . Eine Phasenverschiebung der eintreffenden Daten DE, die einen Maximalwert annimmt, der gegeben ist durch:
Gmax = TM/² - Ta,
wobei TM die Periode des Zeitsignals HM und Ta die Analysedauer gleich der Summe der drei elementaren Verzögerungen Td ist, die durch die Verzögerungsleitungen 53&sub1;, 53&sub2; und 53&sub3; der Verzögerungsschaltung 53 hervorgerufen werden, erzeugt eine Änderung des ausgewählten Zeitsignals HS. In Übereinstimmung der Wahrheitstabelle TV entspricht das in Fig. 8 dargestellte Beispiel dem Kippen der Ausgänge Q&sub1; und Q&sub4; der Kippstufen 51&sub1; und 51&sub4; von den Zuständen "1" und "0" in die Zustände "0" und "1" und einer Änderung des ausgewählten Signals HS von HM' in .
Im folgenden wird Bezug genommen auf ein bevorzugtes Beispiel, nach dem die Analysedauer Ta gleich einem Viertel der Periode des Zeitsignals HM ist: Ta = TM/4. In diesem Beispiel ist der Wert der maximalen Phasenschwankung Gmax gleich 12 ns für eine Zeitfrequenz des Zeitsignals zur seriellen Verarbeitung H gleich 155 MHz und für Datenworte, die aus M = 8 Bits gebildet sind, was einer oberen Grenze der Phasenschwankung entspricht, die sogar für extreme Bedingungen gut akzeptierbar ist. Die zulässige Phasenschwankung ist unterhalb der Phasenschwankung Gmax.
Nichtsdestoweniger können mit einer Phasenschwankung der eintreffenden Daten unterhalb von Gmax und unter Berücksichtigung der vorgenannten Bedingung für Ta (Ta = TM/&sup4;) die Ausgänge Q der Kippstufen 51&sub1; bis 51&sub4; von gegebenen Zuständen in Folgezustände kippen, die in der Wahrheitstabelle TV unmittelbar benachbart sind. Genauer können die Ausgänge Q der Kippstufen 51&sub1; bis 51&sub4; nur gegen entweder direkt angrenzende höhere Zustände oder direkt angrenzende niedrigere Zustände in der Wahrheitstabelle TV kippen. So können beispielsweise die Ausgänge Q der Kippstufen 51&sub1; und 51&sub4; von den Zuständen "0" und "0", sei es in die Zustände "0" und "1", sei es in die Zustände "1" und "0" kippen. Es wurde mit Bezug auf Fig. 6 gezeigt, daß ein Signal RESET während der Initialisierung des Umsetzers den Ausgang der Kippstufe RS 544 und damit das Steuersignal CM in einen Zustand "1" zwingt. Oder es ist möglich, daß nach dieser Reinitialisierungsphase die "natürlichen" anfänglichen Ausgangszustände der Kippstufen 51&sub1; und 51&sub4; "0" und "0" oder "1" und "1" (Wahrheitstabelle) sind und so das Steuersignal im Zustand "1" aufrechterhalten. Aber es wurde vorangehend gesehen, daß die Phasenverschiebung G der eintreffenden Daten DE ein Kippen der gegebenen Zustände der Kippstufen 51&sub1; und 51&sub4; in unmittelbar benachbarte höhere oder niedrigere Zustände hervorrufen kann.
Ebenso können gemäß der Wahrheitstabelle TV die Zustände "0" und "0", oder "1" und "1", die jeweils an den Ausgängen der Kippstufen 51&sub1; und 51&sub4; gespeichert sind und einem Zustand "1" des Steuersignals CM als Folge einer Reinitialisierung (RESET = "1") des Umsetzers entsprechen, in die Zustände "0" und "1" kippen. Das Steuersignal CM nimmt zunächst den Zustand "0" an durch Verursachung einer Phasenänderung des ausgewählten Zeitsignals HS nach einer Reinitialisierung, wobei sich die Phasenveränderung sehr störend auf die Funktionsweise des Umsetzers auswirkt und zu Datenverlusten führen kann. Wenn man nun annimmt, daß sofort nach der Initialisierung des Steuersignals CM in den Zustand "1" durch das Signal RESET das Steuersignal CM in den Zustand "0" während einer Erhöhung der Phasenverschiebung G kippt, kann das Signal CM nicht mehr zurückkippen in den Zustand "1", weil, wie oben beschrieben, unter Berücksichtigung der Bedingungen für die Phasenverschiebung G (G > Gmax), und für die Analysedauer Ta die Zustände der Ausgänge der Kippstufen 51&sub1; bis 51&sub4; nur von den gegebenen Zuständen in die unmittelbar benachbarten Zustände oberhalb oder unterhalb bezüglich der Wahrheitstabelle TV durch positive und negative Abweichung der Phasenschwankung kippen können.
Das Problem der Phasenschwankung stellt sich also nur, wenn der "natürliche" anfängliche Ausgang der Kippstufe RS 544, die das Steuersignal CM erzeugt, einen Zustand "1" identisch dem Zustand, in den die Kippstufe RS anfänglich während der Initialisierung durch das Signal RESET gezwungen wird, annimmt. Genauer stellt sich dieses Problem der Phasenverschiebung, wenn die Ausgänge der Kippstufen 51&sub1; und 51&sub4; die Zustände "1", "1" oder "0", "0" durch Aufrechterhaltung des Steuersignals CM im Zustand "1" annehmen. In diesem Fall kann die Phasenverschiebung die Ausgänge der Kippstufen 51&sub1; bis 51&sub4; in unmittelbar benachbarte Zustände kippen, die "0" und "1" für die Kippstufen 51&sub1; und 51&sub4; sind, und dabei eine Phasenänderung des ausgewählten Zeitsignais HS zur Folge haben. Man muß jedoch festhalten, daß, wenn die Schwankung des Datensignals kleiner ist als die maximale Phasenschwankung Gmax, dieser Phasensprung nur einmal auftritt.
Fig. 9 zeigt eine zweite Ausführungsform einer Phasenanalyseschaltung 5A in einem Parallel-Seriell-Umsetzer nach der Erfindung, der dieses Problem der Phasenschwankung löst. Die Schaltung 5A weist die Speicherschaltung 51, die Abtastschaltung 52, die Verzögerungsschaltung 53 und die Schaltung zur Erzeugung des Steuersignals 54 identisch und in gleicher Weise angeordnet wie diejenigen in der vorangegangenen Schaltung 5, die in Fig. 6 gezeigt ist, auf. Die Phasenanalyseschaltung 5A weist außerdem eine Initialisierungsschaltung des Steuersignals 55 auf. Diese Schaltung 55 weist zwei Verzögerungsleitungen 551&sub1; und 551&sub2;, die in Kaskade miteinander verbunden sind und jede eine elementare Verzögerung Tr verursacht, einen Multiplexer 4-zu-1 552, einen Synchronzähler mit zwei Bits 553, der von zwei Kippstufen vom Typ D 553&sub1; und 553&sub2; gebildet wird, ein NAND-Gatter mit zwei Eingängen 554 und ein UND-Gatter mit zwei Eingängen 552, auf.
Vier Eingänge E&sub0;, E&sub1;, E&sub3; und E&sub3; des Multiplexers 522 empfangen das Signal aus einem vorgegebenen Draht des Eingangsbusses des Umsetzers, beispielsweise demjenigen, der dem niederwertigsten Bit DE&sub0; der Datenworte mit M parallelen Bits DE entspricht, über die erste Verzögerungsleitung 551&sub1;, über zwei Verzögerungsleitungen 551&sub1; und 551&sub2;, direkt und über die erste Verzögerungsleitung 551. Zwei Adreßeingänge Ad des Multiplexers 552 sind mit zwei Eingängen Q des Zählers 553 verbunden und wählen jeweils die Eingänge E&sub0;, E&sub1;, E&sub2; und E&sub3; während AD = "00", "10", "11" und "01" aus. Ein Ausgang S des Multiplexers 552 wird auf den Eingang der ersten Verzögerungsleitung 53&sub1; der Verzögerungsschaltung 53, auf den Zeiteingang der ersten Kippstufe 52&sub1; in der Abtastschaltung 52 und auf die Zeiteingänge der Kippstufen 51&sub1; bis 51&sub4; in der Speicherschaltung 51 gegeben, wie dort direkt das Signal des vorgegebenen Bits DE&sub0; in der Schaltung 5 aus Fig. 6 gegeben wird.
Die beiden Eingänge des Gatters 554 sind jeweils mit dem Datenausgang Q der Kippstufe 553&sub1; und dem komplementären Datenausgang der Kippstufe 553&sub1; verbunden. Ebenso ist der Ausgang des NAND-Gatters 554 im Zustand "0" für die Zustände "0" und "1", die an den Ausgängen Q der Kippstufen 553&sub1; und 553&sub2; des Zählers 553 gespeichert sind. Der Ausgang des Gatters 554 und das vorgegebene Bitsignal DE&sub0; werden auf die Eingänge des UND- Gatters 555 gegeben. Das Signal DE&sub0; wird am Ausgang des Gatters 555 nur ausgewertet für Zustände an den Ausgängen Q der Kippstufen 553&sub1; und 553&sub2; des Zählers 553, die unterschiedlich zu "0" und "1" sind. Dieses Signal DE&sub0; wird auf die Zeiteingänge der Kippstufen 553&sub1; und 553&sub2; gegeben. In dem Synchronzähler 553 wird der komplementäre Datenausgang der zweiten Kippstufe 553&sub2; zurückgeschleift auf den Dateneingang D der ersten Kippstufe 553&sub1;. Das Reinitialisierungssignal RESET, das auf einen Eingang der Schaltung zur Erzeugung des Steuersignals 54 gegeben wird, um das Steuersignal CM in den Zustand "1" während einer Initialisierungsphase zu zwingen, wird ebenfalls auf zwei Reinitialisierungseingänge R der Kippstufen 553&sub1; und 553&sub2; des Zählers 553 gegeben.
Wie vorangehend bemerkt wurde, ist die Schaltung zur Initialisierung des Steuersignals 55 dazu bestimmt, das Steuersignal CM in einen stabilen Zustand während der Initialisierungsphase des Umsetzers zu bringen.
Während der Initialisierungsphase steuert das Reinitialisierungssignal RESET das Nullsetzen, "0" und "0" der Ausgänge Q des Zählers 553. Drei aufeinanderfolgende steigende Flanken des vorgegebenen Bitsignais DE&sub0; setzen die Ausgänge Q der Kippstufen 553&sub1; und 553&sub2; in diesem Zähler in die Zustände "1" und "0", dann "1" und "1", dann "0" und "1". Diese beiden letzten Zustände "0" und "1" des Zählers 553 werden dann nicht mehr verändert, weil der Ausgang des NAND-Gatters 554 im Zustand "0" ist, das über das geschlossene UND-Gatter 555 das vorgegebene Bitsignal DE&sub0; nicht auswertet.
Für diese vier Paare aufeinanderfolgender Zustände an den Ausgängen Q des Zählers 553 werden die Eingänge E&sub0;, E&sub1;, E&sub2; und E&sub3; jeweils am Ausgang S des Multiplexers 552 ausgewählt. Ebenso werden nacheinander die Signale DE&sub0; verzögert um Tr, dann verzögert um 2Tr, dann nicht verzögert und dann erneut verzögert und Tr am Ausgang S des Multiplexers 552 ausgewählt.
Die Verzögerung Tr wird gleich der maximalen Schwankung Gmax gewählt, die vom Umsetzer getragen wird.
Die Verwendung der beiden Verzögerungsleitungen 551&sub1; und 551&sub2; bilden ein Mittel zum Studium des Beitrages des Umsetzers auf das Vorhandensein einer Phasenverschiebung für positive und negative maximale Abweichungen dieser Phasenschwankung um eine mittlere Phase des vorgegebenen Bitsignals DE&sub0;, das durch die Phase des Signals DE&sub0; bestimmt wird, das um Tr durch die Verzögerungsleitung 551&sub1; verzögert ist.
Wie vorangehend in der Beschreibung angedeutet, nimmt, wenn die Phasenschwankung G unterhalb der maximalen Phasenschwankung Gmax liegt, also während dieser beiden Phasenänderungen durch die positive und negative Abweichung der Phasenschwankung, das Steuersignal CM einen stabilen Endzustand an, und das ausgewählte Zeitsignal HS erleidet dann keine Phasenänderung.
Da während der Initialisierung das Signal RESET das Steuersignal CM in den Zustand "1" zwingt zur Auswahl des Zeitsignals , können sich zwei Fälle während dieser Initialisierung einstellen. Wenn während der positiven und negativen Abweichungen der Phase des Signals der eintreffenden Daten beidseits einer Phase des um Tr verzögerten Signals DE&sub0; das Steuersignal CM im Zustand "1" gehalten wird, ist dieser Zustand dann endgültig. Wenn während dieser Abweichungen das Signal CM in den Zustand "0" kippt, was den Zuständen "1" und "1" oder "0" und "0" an den Ausgängen der Kippstufen 51&sub1; und 51&sub4; nach einer Anwendung des RESET-Signals und vor den positiven und negativen Abweichungen der Phasenschwankung des vorgegebenen Bitsignals DE&sub0; entspricht, wird dieser Zustand "0" endgültig aufrechterhalten für das Steuersignal CM, und das Zeitsignal wird zur Taktung des Parallel-Parallel-Registers 3 ausgewählt. Es muß festgehalten werden, daß dieses Problem der Phasenverschiebung sich nur stellt, wenn das Steuersignal CM einen Zustand "1" nach dem RESET annimmt, und daß dieser Zustand "1" den Ausgängen der Kippstufen 511 und 514 im Zustand "0" und "0", oder "1" und "1" entspricht.
Wie zuvor angezeigt, ist die maximale verträgliche Phasenschwankung Gmax für den Parallel-Seriell-Umsetzer nach der Erfindung eine direkte Funktion der Analysedauer Ta gleich der Summe der drei Verzögerungen Td, die von den Verzögerungsleitungen 53&sub1; bis 53&sub3; der Verzögerungsschaltung 53 verursacht werden.
Gemäß einer ersten Variante wird jede dieser Verzögerungsleitungen durch eine Kette von Invertern in Kaskade und gerader Anzahl realisiert. Jeder Inverter erzeugt eine Verzögerung als Funktion der Dimensionen der Transistoren, die ihn bilden.
Gemäß einer zweiten, in Fig. 10 gezeigten Variante wird die Verzögerungsschaltung 53 von mehreren Kippstufen vom Typ D, BA, gebildet, die in Kaskade miteinander verbunden sind. Der Dateneingang der ersten Kippstufe BA&sub1; empfängt das vorgegebene Bitsignal DE&sub0; gemäß Fig. 6, oder das Signal am Ausgang S des Multiplexers 552 gemäß Fig. 9. Der Ausgang Q jeder der anderen Kippstufen ist mit dem Eingang D der nächsten Kippstufe verbunden. Jede der Verzögerungsleitungen 53&sub1; bis 53&sub3; kann durch eine oder mehrere Kippstufen gebildet sein, deren Zahl von der Analysedauer Ta und der Bitzahl M in den Datenworten DE abhängt, das heißt, von der Beziehung M zwischen der Frequenz des Bitzeitsignals H und der Frequenz der Wortzeitsignale HM und HS. Die Zeiteingänge der Kippstufen BA empfangen im Wechsel jeweils das Zeitsignal zur seriellen Verarbeitung H und das dazu komplementäre Signal H. Ebenso führt jede Kippstufe eine Verzögerung gleich einer Halbperiode des Zeitsignais H ein.
Als Beispiel zeigt Fig. 10 eine Verzögerungsschaltung 53, die von zwei Verzögerungsleitungen 53&sub1; und 53&sub3; gebildet wird, die jede eine Verzögerung Td gleich einer Halbperiode des Zeitsignals H verursachen und die jede zwei Kippstufen BA&sub1; und BA&sub2;, BA&sub3; und BA&sub4; aufweisen, um eine Phasenanalysedauer Ta gleich eineinhalb Perioden des Signals H zu erzeugen.

Claims

1. Parallel-Seriell-Umsetzer, der von einer digitalen Verarbeitungseinrichtung (EQ) eingehende Datenworte (DE) mit jeweils M parallelen Bits (DE&sub0; bis DEM-4) empfängt, um sie in serielle und mit einer ersten Frequenz (F) in einem ersten Übertragungsträger (ST) übertragene Bits umzuwandeln, wobei dieser Umsetzer

eine Zeitbasis (1a), ein Parallel-Parallel-Register (3) und ein Parallel-Seriell-Register (4) aufweist,

wobei die Zeitbasis (1a) ein Zeitsignal (H) mit der ersten Frequenz (F) empfängt und ein Ladezeitsignal (LOAD) mit einer zweiten Frequenz (F/M) M-fach unterhalb der ersten Frequenz (F) für das Takten des Ladens der Datenworte mit parallelen Bits (DE), die zuvor zu Ausgängen des Parallel- Parallel-Registers (3) übertragen worden sind, in das Parallel-Seriell-Register (4), und ein erstes Zeitsignal (HM) mit der zweiten Frequenz, das zur digitalen Verarbeitungseinrichtung zu ihrer Synchronisierung übertragen wird, erzeugt,

dadurch gekennzeichnet, daß

die Zeitbasis (1a) außerdem zwei Zeitsignale (HM', ) mit der zweiten Frequenz und mit entgegengesetzter Phase zueinander erzeugt,

und daß der Umsetzer außerdem eine Phasenanalyseeinrichtung (5) für die Analyse der Phase der eingehenden Datenworte mit parallelen Bits (DE) bezüglich der Phase des ersten Zeitsignales (HM), um eines der beiden zweiten Zeitsignale (HM', ), je nachdem die Datenworte und das erste Zeitsignal ungefähr in Phase oder in Gegenphase sind, als ein ausgewähltes Zeitsignal (HS) auszuwählen, das die Übertragung der Datenworte (DE) zu den Ausgängen des Parallel-Parallel-Registers (3) taktet.

2. Parallel-Seriell-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß das erste Zeitsignal (HM) und eines der zweiten Zeitsignale (HM', ) zueinander phasenverschoben sind.

3. Parallel-Seriell-Umsetzer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Ladezeitpunkte des Parallel-Seriell- Registers (4), die vom Ladezeitsignal (LOAD) bestimmt werden, periodisch auf Übertragungszeitpunkte der eintreffenden Datenworte, die von einem der beiden zweiten Zeitsignale (HM', ) bestimmt werden, folgen.

4. Parallel-Seriell-Umsetzer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Zeitbasis (1a) eines der beiden zweiten Zeitsignale (HM') direkt und das andere ( ) der beiden zweiten Zeitsignale über eine logische Invertereinrichtung (11a), die ein zweites Zeitsignal (HM') empfängt, erzeugt.

5. Parallel-Seriell-Umsetzer nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Phasenanalyseeinrichtungen (5)

mehrere Verzögerungseinrichtungen (53&sub1;, 53&sub2;, 53&sub3;), die in Kaskade miteinander verbunden sind und Verzögerungen bewirken, deren Summe eine vorgegebene Dauer der Phasenanalyse (Ta) definiert, zur Verzögerung eines vorgegebenen (DE&sub0;) von M Bitsignalen bezüglich M paralleler Bits in den eintreffenden Datenworten (DE) in mehrere verzögerte Signale, wobei die Analysedauer (Ta) kleiner als eine Halbperiode der Zeitsignale (HM, HM', ) mit der zweiten Frequenz (F/M) ist,

mehrere Abtasteinrichtungen (52&sub1;, 52&sub2;, 52&sub3;, 52&sub4;) zum Abtasten des ersten Zeitsignales (HM) als Antwort auf vorgegebene logische Übergänge ("0" nach "1") des vorgegebenen Bitsignales (DE&sub0;) und der verzögerten Signale, um jeweils mehrere Abtastsignale (Q, 52) zu erzeugen, und

eine logische Einrichtung (54) zur Erzeugung eines Steuersignales (CM) als Funktion von zwei (Q&sub1;, Q&sub4;) der mehreren Abtastsignale, dessen logische Zustände jeweils die zweiten Zeitsignale (HM', ) auswählen, aufweisen.

6. Parallel-Seriell-Umsetzer nach Anspruch 5, dadurch gekennzeichnet, daß er eine Schalteinrichtung (6) aufweist, die über zwei Eingänge die beiden zweiten Zeitsignale (HM', ) und über einen Steuereingang (EC) das Steuersignal (CM) empfängt, um auf das Parallel-Parallel-Register (3) eines der beiden zweiten Zeitsignale (HM', ) in der Eigenschaft als das ausgewählte Zeitsignal (HS) als Funktion des logischen Zustandes des Steuersignales zu geben.

7. Parallel-Seriell-Umsetzer nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Phasenanalyseeinrichtung (5) außerdem aufweist:

mehrere Speichereinrichtungen (51&sub1;, 51&sub2;, 51&sub3;, 51&sub4;), die zwischen den mehreren Abtasteinrichtungen und der logischen Einrichtung angeordnet sind, um während der Dauer der Übertragung eines eintreffenden Datenwortes mit parallelen Bits (DE) logische Zustände der Abtastsignale (Q, 52) abzuspeichern, die durch die mehreren Abtasteinrichtungen (52&sub1;, 52&sub2;, 52&sub3;, 52&sub4;) erzeugt wurden.

8. Parallel-Seriell-Umsetzer nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß

die zwei Abtastsignale (Q&sub1;, Q&sub4;) aus dem Abtasten des ersten Zeitsignales (HM) durch das vorgegebene Bitsignal (DE&sub0;) und dem am stärksten verzögerten der verzögerten Signale entstehen und

die logische Einrichtung (54) eine erste Eingangseinrichtung (542) mit einem (Q&sub1;) der beiden Abtastsignale und mit einem inversen zum anderen Signal (Q&sub4;) der beiden Abtastsignale, damit die logische Einrichtung einen ersten logischen Zustand (CM="1") des Steuersignales erzeugt, das eines (HM') der beiden zweiten Zeitsignale auswählt, und eine zweite Eingangseinrichtung (543) mit dem anderen (Q&sub4;) der beiden Abtastsignale und mit einem inversen Signal zum ersten (Q&sub1;) der beiden Abtastsignale, damit die logische Einrichtung einen zweiten logischen Zustand (CM="0") des Steuersignales erzeugt, das das andere ( ) der beiden zweiten Zeitsignale auswählt, aufweist.

9. Parallel-Seriell-Umsetzer nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß

die Phasenanalyseeinrichtung (5A) außerdem eine Einrichtung (54&sub1;, RESET) aufweist, um während eines Betriebsstartverf ahrens des Parallel-Seriell-Umsetzers das Steuersignal (CM) in ein Signal mit einem vorgegebenen Zustand ("1") zu zwingen, das eines ( ) der beiden zweiten Zeitsignale auswählt, und

das vorgegebene Bitsignal (DE&sub0;) über eine Initialisierungseinrichtung des Steuersignales (55) empfangen wird, um während des Startverfahrens das erzwungene Steuersignal mit einem stabilen definierten Zustand zu initialisieren, unabhängig von irgendeiner Phasenschwankung in den eintreffenden Datenworten (DE) unterhalb einer maximalen Phasenschwankung (Gmax).

10. Parallel-Seriell-Umsetzer nach Anspruch 9, dadurch gekennzeichnet, daß die maximale Phasenschwankung (Gmax) gleich der Differenz zwischen der Halbperiode der Zeitsignale (HMI, HM', ) mit der zweiten Frequenz (F/M) und der Phasenanalysedauer (Ta) ist.

11. Parallel-Seriell-Umsetzer nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Initialisierungseinrichtung (55) erste und zweite in Kaskade angeordnete Verzögerungseinrichtungen (551&sub1;, 551&sub2;), die das vorgegebene Bitsignal (DE&sub0;) empfangen, um jeweils erste und zweite verzögerte Signale zu erzeugen, und eine Einrichtung (552, 553) aufweist zur sukzessiven Auswahl des ersten verzögerten Signales während des Startverfahrens durch die erste Verzögerungseinrichtung (551&sub1;), dann des zweiten, von den ersten und zweiten Verzögerungseinrichtungen (551&sub1;, 551&sub2;) verzögerten Signales, dann des vorgegebenen Bitsignales und dann des ersten verzögerten Signales aufweist, wobei jedes der ersten und zweiten Verzögerungseinrichtungen eine Verzögerung (Tr) bewirkt, die gleich der maximalen Phasen- Schwankung (Gmax) ist.

12. Parallel-Seriell-Umsetzer nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, daß jede der mehreren Verzögerungseinrichtungen (53&sub1;, 53&sub2;, 53&sub3;) von mindestens einer Kippschaltung (BA) gebildet wird, wobei die Kippschaltungen (BA&sub1; bis BA&sub4;) in Kaskade angeordnet sind und Zeiteingänge aufweisen, die, abwechselnd einer von beiden, das Zeitsignal (H) mit der ersten Frequenz und ein dazu komplementäres Signal ( ) empfangen.