JPS59178689A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS59178689A JPS59178689A JP58054465A JP5446583A JPS59178689A JP S59178689 A JPS59178689 A JP S59178689A JP 58054465 A JP58054465 A JP 58054465A JP 5446583 A JP5446583 A JP 5446583A JP S59178689 A JPS59178689 A JP S59178689A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- clk
- signal
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/38—Digital stores in which the information is moved stepwise, e.g. shift registers two-dimensional, e.g. horizontal and vertical shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Shift Register Type Memory (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は直並列データ変換に適したシフトレジスタに関
する。
する。
従来のシフトレジスタを第１図に示す。このシフトレジ
スタは、直列番号Ｓ工をそれぞれＱｌ。
スタは、直列番号Ｓ工をそれぞれＱｌ。
Ｑ２．Ｑ８．Ｑ、４の並列番号に変換するものであり、
この並列信号の各ビットに対応してマスタヌレーブフリ
ツブ７０ツブＦＦ１０．ＦＦ２０．ＦＦ３Ｑ。
この並列信号の各ビットに対応してマスタヌレーブフリ
ツブ７０ツブＦＦ１０．ＦＦ２０．ＦＦ３Ｑ。
ＦＦ４０が設けられている。このマヌタスレーフフリッ
プフロツブＦＦｌ０． ＦＦ２０． ＦＦ３０． ＦＦ
４０はそれぞれマヌタフリップフロップＦＦＩ］、ＦＦ
２１、 ＦＦ３１． ＦＦ４１、ヌレーブフリップフロ
ップＦ １ｆ’１．２． Ｆ Ｆ２２． Ｆ ７３２．
Ｆ Ｆ４２からなっている。
プフロツブＦＦｌ０． ＦＦ２０． ＦＦ３０． ＦＦ
４０はそれぞれマヌタフリップフロップＦＦＩ］、ＦＦ
２１、 ＦＦ３１． ＦＦ４１、ヌレーブフリップフロ
ップＦ １ｆ’１．２． Ｆ Ｆ２２． Ｆ ７３２．
Ｆ Ｆ４２からなっている。
各フリップフロップはＭＯ８論理回路で構成されており
、第２図に示すようにトランヌファゲートＴＧと浮遊容
量Ｏｇとインバークエ分有している。
、第２図に示すようにトランヌファゲートＴＧと浮遊容
量Ｏｇとインバークエ分有している。
この従来のシフトレジスタは第３図に示すような動作を
する。す々わち入力直列信号８丁は、りロック信号ＯＩ
、ＫがＨレベルである半すづクルの間に７リツプ７０ツ
ブＦＦＩＩ’（ｉ７通り出力Ｑ、ａとしてフリップフロ
ップＦＦ２１の入力端りに加えられる。その後クロック
信号ＯＬＫがＬレベルになるとフリップフロップＦＦＩ
Ｉのデータは浮遊容量Ｇｇにより保持される。同時にフ
リップフロップＦＦ１２は１ンバータエＮＶにより反転
されたクロック信号ＣＬＫＫより７リツプフロツブ１１
に保持されたデータを出力する。同様にマヌタヌレーブ
フリップフロツブＦＦ２０． ＦＦ３０． ＦＦ４０１
ておいても、その構成するフリップフロップＦＦ２１．
ＰＩＦ２２ｉ Ｆ’Ｆ３１．Ｆ’Ｆ３２＋ ＦＦ４１．
ＦＦ４２により、クロツク信号０ＬＫＫ同期して伝達と
保持’（ｄａり返して入力直列信号Ｓ工を伝播していき
、出力並列信号Ｑ、１．Ｑ、２． Ｃ８，Ｑ、４ケ得る
。
する。す々わち入力直列信号８丁は、りロック信号ＯＩ
、ＫがＨレベルである半すづクルの間に７リツプ７０ツ
ブＦＦＩＩ’（ｉ７通り出力Ｑ、ａとしてフリップフロ
ップＦＦ２１の入力端りに加えられる。その後クロック
信号ＯＬＫがＬレベルになるとフリップフロップＦＦＩ
Ｉのデータは浮遊容量Ｇｇにより保持される。同時にフ
リップフロップＦＦ１２は１ンバータエＮＶにより反転
されたクロック信号ＣＬＫＫより７リツプフロツブ１１
に保持されたデータを出力する。同様にマヌタヌレーブ
フリップフロツブＦＦ２０． ＦＦ３０． ＦＦ４０１
ておいても、その構成するフリップフロップＦＦ２１．
ＰＩＦ２２ｉ Ｆ’Ｆ３１．Ｆ’Ｆ３２＋ ＦＦ４１．
ＦＦ４２により、クロツク信号０ＬＫＫ同期して伝達と
保持’（ｄａり返して入力直列信号Ｓ工を伝播していき
、出力並列信号Ｑ、１．Ｑ、２． Ｃ８，Ｑ、４ケ得る
。
〔背景技術の１！−１′ｌｈ点〕
上述Ｌｉ従来のシフトレジスタに９いては、集積回路内
部での配線やインバータによる時間遅れが生ずると、い
わゆるレーシング現象が生ずるという間鴫があった。す
かわあ、第１図の回路についてクロック信号○ＬＫ、Ｃ
！ＬＫＫ注目した等価回路を第４図に示す。クロック信
号ＯＬＫ、０１ユの伝送線路には配線抵抗Ｒ１，Ｒ２，
Ｒ８，Ｒ４、浮遊容量０１．Ｃ２，ＯＪ ０４，０５．
Ｃ６があり信号遅延が生ずる。捷たインバータエＮＶに
よる遅延もある。したがって第５図に示すようにクロッ
ク信号ＣＬＫとＯＬＫとの間には△ｔだけの位相遅れが
生ずる。これにより第５図（（示すようにクロック信号
ＣＬＫと（ＥＬＫが両方ともＨレベルである区［…が生
じインバータエ３の出力Ｑｂがトランスフアゲ−）０４
により閉止されること々くインバータエ４に伝播し出力
Ｑ、２が変化してし１い、レーシング現象が生ずる。
部での配線やインバータによる時間遅れが生ずると、い
わゆるレーシング現象が生ずるという間鴫があった。す
かわあ、第１図の回路についてクロック信号○ＬＫ、Ｃ
！ＬＫＫ注目した等価回路を第４図に示す。クロック信
号ＯＬＫ、０１ユの伝送線路には配線抵抗Ｒ１，Ｒ２，
Ｒ８，Ｒ４、浮遊容量０１．Ｃ２，ＯＪ ０４，０５．
Ｃ６があり信号遅延が生ずる。捷たインバータエＮＶに
よる遅延もある。したがって第５図に示すようにクロッ
ク信号ＣＬＫとＯＬＫとの間には△ｔだけの位相遅れが
生ずる。これにより第５図（（示すようにクロック信号
ＣＬＫと（ＥＬＫが両方ともＨレベルである区［…が生
じインバータエ３の出力Ｑｂがトランスフアゲ−）０４
により閉止されること々くインバータエ４に伝播し出力
Ｑ、２が変化してし１い、レーシング現象が生ずる。
本発明は上記事情を考慮してなされたものでレーシング
現象の生じないシフトレジスタを提供すること全目的と
する。
現象の生じないシフトレジスタを提供すること全目的と
する。
本発明は上記事情を考慮してなされたもので、所ｉ数の
７リツプフロツブを、データの偶数番目（８） のビットに対応するフリップ７０ツブを縦続接続した偶
数７リツプフロツプ列と、前記データの奇数番目のビッ
トに対応するフ１）ツプフａツブを縦続１接続した奇数
フリップフロップ列とに分離し、同期信号ｋ Ｖ２に分
周した位相の異方る第１および第２の同期信号により、
前記偶数フリップフロップ列と前記奇数フリップフロッ
プ列と全同期動作させること全特徴とする。
７リツプフロツブを、データの偶数番目（８） のビットに対応するフリップ７０ツブを縦続接続した偶
数７リツプフロツプ列と、前記データの奇数番目のビッ
トに対応するフ１）ツプフａツブを縦続１接続した奇数
フリップフロップ列とに分離し、同期信号ｋ Ｖ２に分
周した位相の異方る第１および第２の同期信号により、
前記偶数フリップフロップ列と前記奇数フリップフロッ
プ列と全同期動作させること全特徴とする。
実施例
以下図示の実施的により本発明全説明する。第６図はク
ロック信号Ｃ！ＬＫ、ＯＬＫ會発生するクロック回路の
具体クリを示す。このクロック回路は、基準クロック信
号φ、φを入力とするクロックド。
ロック信号Ｃ！ＬＫ、ＯＬＫ會発生するクロック回路の
具体クリを示す。このクロック回路は、基準クロック信
号φ、φを入力とするクロックド。
インバータ１．１．１２、（ンバータ１；３、ＡＮＤゲ
ート１４、ＮへＮＤゲート１５とインバータ１６により
構成されており、基準クロック信号φ、φｋ ｌ／２
Ｋ分周し、１８００位相の異人る倍周期のクロック信号
ＯＬＫ、ＯＬＫを発生する。これらクロック信号ＯＬＫ
とＣ！ＬＫｉｊＪ８図に示すように少々遅延が生じても
互いに重なりあう２それがないのが特徴（４） である。第７図にば０れらクロック信号ＯＬＫ。
ート１４、ＮへＮＤゲート１５とインバータ１６により
構成されており、基準クロック信号φ、φｋ ｌ／２
Ｋ分周し、１８００位相の異人る倍周期のクロック信号
ＯＬＫ、ＯＬＫを発生する。これらクロック信号ＯＬＫ
とＣ！ＬＫｉｊＪ８図に示すように少々遅延が生じても
互いに重なりあう２それがないのが特徴（４） である。第７図にば０れらクロック信号ＯＬＫ。
０ＬＫ−ｉ入力として同期動作するシフトレジスタを示
す。このシフトレジスタでは、奇数番目のビットに対応
するマヌタクレープフリップフロツプＦＦＩＪＦＦ３０
とを縦続接続して奇数フリップフロップ列を形成し、偶
数番目のビットに対応するマヌタヌレーブフリッププロ
ップＦＦ２０．ＦＦ４０とを縦続接続して偶数フリップ
フロップ列を形成している。奇数フリップフロップ列を
形成するマスタヌレーブフリツブフロツ７”ＦＦ１（１
，ＦＦ３０のマヌタ側のフリップフロップＩｌ’Ｆ１１
．ＦＦ３１にはクロック信号ＯＬＫが入力し、ヌレープ
側のフリップ７０ツブＦ ’Ｆ１２． Ｆ Ｆ３２には
クロック信号ＣＬＫが入力する。偶数フリップフロップ
列を形成するマヌタヌレーブフリップフロツプＦＦ２０
．ＦＦ４０のマヌタ側のフリップフロラ７’ＦＦ２１．
ＦＦ４１には、奇数フリップフロップ列の場合とは逆に
クロック信号（３ＬＫが入力し、ヌレーブ側のフリップ
フロップＦＦ２２．Ｆ’Ｆ４２にはクロック信号で１１
が入力する。
す。このシフトレジスタでは、奇数番目のビットに対応
するマヌタクレープフリップフロツプＦＦＩＪＦＦ３０
とを縦続接続して奇数フリップフロップ列を形成し、偶
数番目のビットに対応するマヌタヌレーブフリッププロ
ップＦＦ２０．ＦＦ４０とを縦続接続して偶数フリップ
フロップ列を形成している。奇数フリップフロップ列を
形成するマスタヌレーブフリツブフロツ７”ＦＦ１（１
，ＦＦ３０のマヌタ側のフリップフロップＩｌ’Ｆ１１
．ＦＦ３１にはクロック信号ＯＬＫが入力し、ヌレープ
側のフリップ７０ツブＦ ’Ｆ１２． Ｆ Ｆ３２には
クロック信号ＣＬＫが入力する。偶数フリップフロップ
列を形成するマヌタヌレーブフリップフロツプＦＦ２０
．ＦＦ４０のマヌタ側のフリップフロラ７’ＦＦ２１．
ＦＦ４１には、奇数フリップフロップ列の場合とは逆に
クロック信号（３ＬＫが入力し、ヌレーブ側のフリップ
フロップＦＦ２２．Ｆ’Ｆ４２にはクロック信号で１１
が入力する。
次にこのフリップフロップの動作を第８図１’ｅ用いて
説明する。直列人力信号Ｓ工が、Ｈレベルを「１」、Ｌ
レベルケ「０」としてｒｌＪ ｌ０ｊｒｌＪ ｒｌ
ｊという順番で入力したとする。第１番目の「１」力る
信号は、クロック信号ＯＬＫの立上り１００によりフリ
ップフロップｌ１１１１１１２１ニ読ミ込まれ、クロッ
ク信号ＯＬＫの立上り１０１によりフリップフロップＦ
Ｆ２２からＱ２に出力される。
説明する。直列人力信号Ｓ工が、Ｈレベルを「１」、Ｌ
レベルケ「０」としてｒｌＪ ｌ０ｊｒｌＪ ｒｌ
ｊという順番で入力したとする。第１番目の「１」力る
信号は、クロック信号ＯＬＫの立上り１００によりフリ
ップフロップｌ１１１１１１２１ニ読ミ込まれ、クロッ
ク信号ＯＬＫの立上り１０１によりフリップフロップＦ
Ｆ２２からＱ２に出力される。
同時に第２番目の「０」なる信号は、クロック化＠Ｃ！
ＬＫの立上り１０１ ＫよりフリップフロップＦＦＩＩ
Ｋ読み込まれ、クロック信号ＣＬＫの立上り１０２によ
りフリップフロップＦＦ１２よねＱｌに出力される。同
時にフリップフロップｙＦ２】１ｄｉ８番目の信号「１
」を読み込与、フリップフロップＦＦ４１は出力Ｑ２す
なわち第１番目の信号「１」を読み込む。次のクロック
信号ＯＬＫの立上り１０３ニより、フリップフロップＦ
Ｆ２２より第３番目の信号「１」がＱ２に出力され、フ
リップフロップＦＦ４２より第１番目の信目「１」がＱ
４に出力される。同［寺にフリップフロップＦ Ｆ １
１１ｄ−ｍ ４番目の信号「１」を読み込み、フリップ
フロップＦＦ３１け出力Ｑ１す々わち第２番目の信号「
０」全読み込む。次のクロック信号ＣＬＫの立上りによ
りフリップフロップＦＦ１２からは第４番目の信号「１
」がＱｌに出力され、フリップ７０ツブＦＦ３２からは
出力Ｑ１すなわち第２番目の信号「０」がＱＢから出力
される。この時、出力Ｑ２からは第３番目の信号「１」
が出力され、出力Ｑ４からは第１番目の信号「１」が出
力されている。よって、直列入力信号Ｓ工は出力Ｑ４．
Ｑ、８．Ｑ、２゜Ｑｌに並列信号に変換されて出力され
ていることがわかる。以上の動作が繰り返しおこ々われ
、直列入力信号Ｓ工は並列出力信号Ｑ、４．Ｑ８．Ｑ、
２゜Ｑｌに変換される。
ＬＫの立上り１０１ ＫよりフリップフロップＦＦＩＩ
Ｋ読み込まれ、クロック信号ＣＬＫの立上り１０２によ
りフリップフロップＦＦ１２よねＱｌに出力される。同
時にフリップフロップｙＦ２】１ｄｉ８番目の信号「１
」を読み込与、フリップフロップＦＦ４１は出力Ｑ２す
なわち第１番目の信号「１」を読み込む。次のクロック
信号ＯＬＫの立上り１０３ニより、フリップフロップＦ
Ｆ２２より第３番目の信号「１」がＱ２に出力され、フ
リップフロップＦＦ４２より第１番目の信目「１」がＱ
４に出力される。同［寺にフリップフロップＦ Ｆ １
１１ｄ−ｍ ４番目の信号「１」を読み込み、フリップ
フロップＦＦ３１け出力Ｑ１す々わち第２番目の信号「
０」全読み込む。次のクロック信号ＣＬＫの立上りによ
りフリップフロップＦＦ１２からは第４番目の信号「１
」がＱｌに出力され、フリップ７０ツブＦＦ３２からは
出力Ｑ１すなわち第２番目の信号「０」がＱＢから出力
される。この時、出力Ｑ２からは第３番目の信号「１」
が出力され、出力Ｑ４からは第１番目の信号「１」が出
力されている。よって、直列入力信号Ｓ工は出力Ｑ４．
Ｑ、８．Ｑ、２゜Ｑｌに並列信号に変換されて出力され
ていることがわかる。以上の動作が繰り返しおこ々われ
、直列入力信号Ｓ工は並列出力信号Ｑ、４．Ｑ８．Ｑ、
２゜Ｑｌに変換される。
このように本実施例によれば重なりあわ彦いクロック信
号ＯＬＫ、Ｃ！ＬＫ５７基悪クロック信号より１￥１１
１ｍに発生でき、このクロック信号ＯＬＫ。
号ＯＬＫ、Ｃ！ＬＫ５７基悪クロック信号より１￥１１
１ｍに発生でき、このクロック信号ＯＬＫ。
ＣＬＫは重なりあうことがないから、レーシング現象を
おこすことがない。
おこすことがない。
先の実施例は直列入力信号を並列出力信号に変（７）
喚するものであったが、同様な構成で並列入力信号を直
列出力信号に変換するシフトレジヌタ全実現することが
できる。ただしこの場合には偶数フ１１ツブフロップ列
と奇数フリップ７０ツブ列の出力を基進クロック信号に
同期して選択する選択回路を設ける必要がある。
列出力信号に変換するシフトレジヌタ全実現することが
できる。ただしこの場合には偶数フ１１ツブフロップ列
と奇数フリップ７０ツブ列の出力を基進クロック信号に
同期して選択する選択回路を設ける必要がある。
以上の通り本・元明によればレーシング現象の生じない
シフトレジヌタを提供することができる。
シフトレジヌタを提供することができる。
特にシヌテム全体の御約から重なりあわ彦い２相りロッ
ク信号を供給できない場合でも、基準クロック信号だけ
で実現できるという利点がある。また動作用波数はＶ２
になるため動作時の消費電力が低減するという効果もあ
る。
ク信号を供給できない場合でも、基準クロック信号だけ
で実現できるという利点がある。また動作用波数はＶ２
になるため動作時の消費電力が低減するという効果もあ
る。
第１図は従来のシフトレジヌタの回路図、第２図は同シ
フトレジヌタの構成要素であるフリップフロップの等価
回路、第８図は同シフトレジヌタの動作を示す夕１ムチ
ヤード、第４図は同シフト（８） レジヌタの等価回路、第５図は同シフトレジヌタの動作
を示す夕１ムチヤード、 第６図、第７図は本発明の一実施例によるシフトレジヌ
タの等価回路、第８図は同シフトレジヌタの動作を示す
タイムチャートである。 ’ＦＦｌ０． ＦＦ２０． Ｆ’Ｆ３０． ’ＦＦ４０
・・・マヌタヌレープフリップフロツプ、ＦＩＩ’ｌｌ
、 Ｆｌ！’１２． ＦＦ２１゜ＦＦ２２．ＦＦ３１．
ＦＦ３２．ＦＦ４１．ＦＦ４２・・・フリップフロップ
、 ・・・基搏クロック信号、ＯＬＫ、。 ＯＬＫ・・・クロック信号、Ｓ工・・・直列入力信号、
Ｑｌ、Ｑ２．ＱＢ、Ｑ、４・・・並列出力信号。 出願人代理人 猪 股 清
フトレジヌタの構成要素であるフリップフロップの等価
回路、第８図は同シフトレジヌタの動作を示す夕１ムチ
ヤード、第４図は同シフト（８） レジヌタの等価回路、第５図は同シフトレジヌタの動作
を示す夕１ムチヤード、 第６図、第７図は本発明の一実施例によるシフトレジヌ
タの等価回路、第８図は同シフトレジヌタの動作を示す
タイムチャートである。 ’ＦＦｌ０． ＦＦ２０． Ｆ’Ｆ３０． ’ＦＦ４０
・・・マヌタヌレープフリップフロツプ、ＦＩＩ’ｌｌ
、 Ｆｌ！’１２． ＦＦ２１゜ＦＦ２２．ＦＦ３１．
ＦＦ３２．ＦＦ４１．ＦＦ４２・・・フリップフロップ
、 ・・・基搏クロック信号、ＯＬＫ、。 ＯＬＫ・・・クロック信号、Ｓ工・・・直列入力信号、
Ｑｌ、Ｑ２．ＱＢ、Ｑ、４・・・並列出力信号。 出願人代理人 猪 股 清
Claims (1)
- 所定数の７リツプフロツブが、記憶するデータの各ピッ
）ＫＵ応して設けられ、同期信号に同期して動作するシ
フトレジスタにおいて、前記所定数のフリップフロップ
を、前記データの１Ｍ ｍ、’Ｊ番目のビットに対応す
るフリ゛ンブフロップを廠続接続した偶数フリップフロ
ップ列と 、Ｂ、７．記データの奇数番目のビットに対
応するフリップ７０ツブを縦続接続した奇数フリップフ
ロップ列とに分離し、前記同期信号をＶ２に分冶：した
位相の異なる駈１および第２の同期信号により、前記偶
数フリップフロップ列と前記奇数フリップフロップ列と
を同期動作させることを特徴とするシフトレジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054465A JPS59178689A (ja) | 1983-03-30 | 1983-03-30 | シフトレジスタ |
| US07/009,567 US4799040A (en) | 1983-03-30 | 1987-01-30 | Data conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054465A JPS59178689A (ja) | 1983-03-30 | 1983-03-30 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178689A true JPS59178689A (ja) | 1984-10-09 |
Family
ID=12971414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054465A Pending JPS59178689A (ja) | 1983-03-30 | 1983-03-30 | シフトレジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4799040A (ja) |
| JP (1) | JPS59178689A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241428A (ja) * | 1986-02-13 | 1987-10-22 | バ−・ブラウン・コ−ポレ−シヨン | データパルスの高速連続直列流を再構成アナログ信号に変換する変換回路 |
| JPS63214017A (ja) * | 1987-03-02 | 1988-09-06 | Oki Electric Ind Co Ltd | フリツプフロツプ回路用クロツク制御回路 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985643A (en) * | 1988-06-24 | 1991-01-15 | National Semiconductor Corporation | Speed enhancement technique for CMOS circuits |
| JP2865676B2 (ja) * | 1988-10-05 | 1999-03-08 | 株式会社日立製作所 | 画像表示装置 |
| US4982353A (en) * | 1989-09-28 | 1991-01-01 | General Electric Company | Subsampling time-domain digital filter using sparsely clocked output latch |
| EP0424554A1 (de) * | 1989-10-23 | 1991-05-02 | Siemens Aktiengesellschaft | Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer |
| EP0461291A1 (en) * | 1990-06-15 | 1991-12-18 | International Business Machines Corporation | Clock generation in a multi-chip computersystem |
| US5101203A (en) * | 1990-06-29 | 1992-03-31 | International Business Machines Corporation | Digital data regeneration and deserialization circuits |
| JP2853894B2 (ja) * | 1990-08-24 | 1999-02-03 | 三菱電機株式会社 | 分周回路及びパルス信号作成回路 |
| JP2764360B2 (ja) * | 1992-05-18 | 1998-06-11 | 三菱電機株式会社 | 並／直列変換回路、直／並列変換回路およびそれらを含むシステム |
| FR2693860B1 (fr) * | 1992-07-20 | 1994-09-09 | Majos Jacques | Convertisseur parallèle-série. |
| US5721545A (en) * | 1995-10-23 | 1998-02-24 | Poplevine; Pavel B. | Methods and apparatus for serial-to-parallel and parallel-to-serial conversion |
| US5907719A (en) * | 1996-01-22 | 1999-05-25 | Cirrus Logic, Inc. | Communication interface unit employing two multiplexer circuits and control logic for performing parallel-to-serial data conversion of a selected asynchronous protocol |
| US6452591B1 (en) * | 1999-08-09 | 2002-09-17 | Ati International Srl | Method and apparatus for a data transmitter |
| DE10210003B4 (de) * | 2002-03-07 | 2005-09-01 | Phoenix Contact Gmbh & Co. Kg | Schaltungsanordnung zur gezielten Bitlängenmanipulation für eine serielle Datenübertragung |
| US20040113823A1 (en) * | 2002-12-13 | 2004-06-17 | Ren-Yuan Huang | Synchronization of parallel data streams from a serial source |
| US6762560B1 (en) * | 2003-01-13 | 2004-07-13 | Nano Silicon Pte. Ltd. | High speed over-sampler application in a serial to parallel converter |
| JP4832020B2 (ja) * | 2005-07-28 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | プリエンファシス回路 |
| CN105225625B (zh) * | 2015-11-05 | 2018-01-23 | 京东方科技集团股份有限公司 | 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置 |
| KR20180040959A (ko) * | 2016-10-13 | 2018-04-23 | 에스케이하이닉스 주식회사 | 복수개의 전송레인들을 갖는 데이터 전송 시스템 및 데이터 전송 시스템의 전송 데이터 테스트 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3174106A (en) * | 1961-12-04 | 1965-03-16 | Sperry Rand Corp | Shift-register employing rows of flipflops having serial input and output but with parallel shifting between rows |
| US3656011A (en) * | 1971-02-02 | 1972-04-11 | Rca Corp | Charge coupled device |
| US3778773A (en) * | 1972-10-20 | 1973-12-11 | Bell Canada Northern Electric | Matrix of shift registers for manipulating data |
| US3885167A (en) * | 1973-08-08 | 1975-05-20 | Bell Telephone Labor Inc | Apparatus and method for connecting between series and parallel data streams |
| JPS53112040A (en) * | 1977-03-11 | 1978-09-30 | Citizen Watch Co Ltd | Shift register circuit |
-
1983
- 1983-03-30 JP JP58054465A patent/JPS59178689A/ja active Pending
-
1987
- 1987-01-30 US US07/009,567 patent/US4799040A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241428A (ja) * | 1986-02-13 | 1987-10-22 | バ−・ブラウン・コ−ポレ−シヨン | データパルスの高速連続直列流を再構成アナログ信号に変換する変換回路 |
| JPS63214017A (ja) * | 1987-03-02 | 1988-09-06 | Oki Electric Ind Co Ltd | フリツプフロツプ回路用クロツク制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4799040A (en) | 1989-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59178689A (ja) | シフトレジスタ | |
| US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
| JP2504568B2 (ja) | 信号生成回路 | |
| JPS6347014B2 (ja) | ||
| US4509183A (en) | Bidirectional transition counter with threshold output | |
| GB2040625A (en) | Serial data logic circuit | |
| JPS6179318A (ja) | フリツプフロツプ回路 | |
| KR0170720B1 (ko) | 디지탈/아날로그 변환기 인터페이스 장치 | |
| JPH0865173A (ja) | パラレルシリアル変換回路 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| KR100353533B1 (ko) | 딜레이 락 루프 회로 | |
| JPH05102861A (ja) | マルチプレクサ | |
| JP3145988B2 (ja) | データｓ／ｐ変換回路 | |
| JPH077438A (ja) | 直並列変換回路 | |
| IL118203A (en) | Precision time of day counting system | |
| JPH0722915Y2 (ja) | デジタル自動最適位相同期回路 | |
| JP2555628B2 (ja) | データ転送回路 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JPH0536292A (ja) | シフトレジスタ回路 | |
| JP2533946B2 (ja) | 集積回路 | |
| JPH0438017A (ja) | シリアル‐パラレル変換回路 | |
| JPS5851616A (ja) | 直並列変換方式 | |
| JPH0784011A (ja) | スキャンテスト用クロック発生回路 | |
| JPS63313919A (ja) | 並一直変換装置 | |
| JPH01236498A (ja) | シフトレジスタ回路 |