JP2555628B2 - データ転送回路 - Google Patents
データ転送回路Info
- Publication number
- JP2555628B2 JP2555628B2 JP62224151A JP22415187A JP2555628B2 JP 2555628 B2 JP2555628 B2 JP 2555628B2 JP 62224151 A JP62224151 A JP 62224151A JP 22415187 A JP22415187 A JP 22415187A JP 2555628 B2 JP2555628 B2 JP 2555628B2
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- JP
- Japan
- Prior art keywords
- latch
- output
- input
- pulse
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送回路に関し、特に入力側と出力側
が非同期でラッチされるデータ転送回路に関する。
が非同期でラッチされるデータ転送回路に関する。
従来、入力側と出力側が非同期なデータ転送回路が提
案されている。この場合、電源投入時等に定常的に入力
側のラッチ位置と出力側のラッチ位置が一致すると、こ
れが原因して正しいデータ転送が実行できないことがあ
る。このため、これまでのこの種のデータ転送回路は、
入力側と出力側が非同期でも書込み，読出し可能なFIFO
（ファーストイン・ファーストアウト）メモリ等のメモ
リを利用し、入力側と出力側のラッチ位置が一致してい
ても全く問題なく転送できるようになっていた。
案されている。この場合、電源投入時等に定常的に入力
側のラッチ位置と出力側のラッチ位置が一致すると、こ
れが原因して正しいデータ転送が実行できないことがあ
る。このため、これまでのこの種のデータ転送回路は、
入力側と出力側が非同期でも書込み，読出し可能なFIFO
（ファーストイン・ファーストアウト）メモリ等のメモ
リを利用し、入力側と出力側のラッチ位置が一致してい
ても全く問題なく転送できるようになっていた。
上述した従来の装置に用いているFIFOメモリは、通常
複数の入力ピンを持ち、かつ容量も充分大きく設定され
ている。また、FIFOメモリを利用するためには、入出力
制御も必要であり、場合によっては周辺にFIFOコントロ
ール回路を要することもある。
複数の入力ピンを持ち、かつ容量も充分大きく設定され
ている。また、FIFOメモリを利用するためには、入出力
制御も必要であり、場合によっては周辺にFIFOコントロ
ール回路を要することもある。
そのため、入出力側共に比較的長い周期でラッチ位置
を持つようなデータ転送回路において、電源投入時等の
ラッチ位置が一致することが原因となって正しいデータ
転送が行われない状態を回避するために、前記したFIFO
メモリを使用した場合、少容量でも容量の大きいFIFOメ
モリを使うことになり、メモリ容量の有効的な利用がで
きず、またFIFOを制御するための周辺回路が増え、回路
構成の複雑化及び高価格化を招くという問題がある。
を持つようなデータ転送回路において、電源投入時等の
ラッチ位置が一致することが原因となって正しいデータ
転送が行われない状態を回避するために、前記したFIFO
メモリを使用した場合、少容量でも容量の大きいFIFOメ
モリを使うことになり、メモリ容量の有効的な利用がで
きず、またFIFOを制御するための周辺回路が増え、回路
構成の複雑化及び高価格化を招くという問題がある。
本発明は簡単な回路構成でかつ正しいデータ転送を行
うことができるデータ転送回路を提供することを目的と
している。
うことができるデータ転送回路を提供することを目的と
している。
本発明のデータ転送回路は、入力データを入力側タイ
ミングによりラッチする入力側ラッチ手段と、出力デー
タを出力側タイミングでラッチする出力側ラッチ手段
と、ラッチタイミングの異なる２つの入力側又は出力側
ラッチパルスを出力するタイミング発生手段と、２つの
入力側又は出力側ラッチパルスに出力側又は入力側ラッ
チパルスが接近しているか否かを夫々判定する第1,第２
の位相判定手段と、これら位相判定手段の判定結果に基
づいて２つの入力側又は出力側ラッチパルスのいずれか
一方を選ぶ選択手段とを備えた構成としている。
ミングによりラッチする入力側ラッチ手段と、出力デー
タを出力側タイミングでラッチする出力側ラッチ手段
と、ラッチタイミングの異なる２つの入力側又は出力側
ラッチパルスを出力するタイミング発生手段と、２つの
入力側又は出力側ラッチパルスに出力側又は入力側ラッ
チパルスが接近しているか否かを夫々判定する第1,第２
の位相判定手段と、これら位相判定手段の判定結果に基
づいて２つの入力側又は出力側ラッチパルスのいずれか
一方を選ぶ選択手段とを備えた構成としている。
次に、本発明を図面を参照して説明する。
第１図に本発明の一実施例のブロック図であり、図に
おいて英小文字は各部における信号を示している。
おいて英小文字は各部における信号を示している。
データ入力端子INには入力側ラッチ回路１を接続し、
入力データDINを入力側ラッチパルスａ（例えば，立上
りをラッチ位置、ここではラッチポイントと称するす
る）により周期的にラッチできる。この入力側ラッチ回
路１には出力側ラッチ回路２を接続し、入力側ラッチ回
路１で一度ラッチされたデータを後述するラッチパルス
ｉでラッチし、データ出力端子OUTから出力データDOUT
を出力させる。
入力データDINを入力側ラッチパルスａ（例えば，立上
りをラッチ位置、ここではラッチポイントと称するす
る）により周期的にラッチできる。この入力側ラッチ回
路１には出力側ラッチ回路２を接続し、入力側ラッチ回
路１で一度ラッチされたデータを後述するラッチパルス
ｉでラッチし、データ出力端子OUTから出力データDOUT
を出力させる。
一方、図において、3,4は夫々第１位相判定回路，第
２位相判定回路であり、出力側タイミング発生回路７か
ら出力されるラッチポイントパルスb,cと前記入力側ラ
ッチパルスａを比較する。ここで、第１位相判定回路３
は、ラッチポイントパルスｂのパルス幅内に入力側ラッ
チパルスａのラッチポイントが存在した場合に出力に判
定結果パルスｆを出力する。同様に第２位相判定回路４
は、ラッチポイントパルスｃのパルス幅内に入力側ラッ
チパルスａのラッチポイントが存在した場合に出力に判
定結果パルスｇを出力する。
２位相判定回路であり、出力側タイミング発生回路７か
ら出力されるラッチポイントパルスb,cと前記入力側ラ
ッチパルスａを比較する。ここで、第１位相判定回路３
は、ラッチポイントパルスｂのパルス幅内に入力側ラッ
チパルスａのラッチポイントが存在した場合に出力に判
定結果パルスｆを出力する。同様に第２位相判定回路４
は、ラッチポイントパルスｃのパルス幅内に入力側ラッ
チパルスａのラッチポイントが存在した場合に出力に判
定結果パルスｇを出力する。
ここで、ラッチポイントパルスb,cは夫々後述する出
力側ラッチパルスd,eの各ラッチポイントを示すため
に、その前後に幅を持たせたパルスである。
力側ラッチパルスd,eの各ラッチポイントを示すため
に、その前後に幅を持たせたパルスである。
５はセレクト信号発生回路であり、前記判定結果パル
スf,gに基づいてセレクト信号ｈを“1"又は“0"に切り
替える。
スf,gに基づいてセレクト信号ｈを“1"又は“0"に切り
替える。
６は出力側ラッチパルス選択回路であり、このセレク
ト信号ｈに従って前記出力側タイミング発生回路７から
出力される出力側ラッチパルスd,eのいずれかを選択
し、ラッチパルスｉを出力する。ここで、出力側のラッ
チパルスｄとｅは夫々のラッチポイントをずらしてい
る。
ト信号ｈに従って前記出力側タイミング発生回路７から
出力される出力側ラッチパルスd,eのいずれかを選択
し、ラッチパルスｉを出力する。ここで、出力側のラッ
チパルスｄとｅは夫々のラッチポイントをずらしてい
る。
第２図は第１図に示した構成の具体的な回路例であ
り、この実施例では各部をフリップフロップ，論理ゲー
ト等で構成した例を示している。
り、この実施例では各部をフリップフロップ，論理ゲー
ト等で構成した例を示している。
即ち、ここでは入力側ラッチ回路１をＤフリップフロ
ップ11で、出力側ラッチ回路２のＤフリップフロップ21
で構成している。また、第1,第２位相判定回路3,4は夫
々オアゲート31,41で構成し、セレクト信号発生回路５
はナンドゲート51,52を用いたRSフリップフロップで構
成している。更に、出力側ラッチパルス選択回路６はデ
コーダ等の集積回路61で構成している。また、出力側タ
イミング発生回路７は、Ｄフリップフロップ71,72とオ
アゲート73,74及びインバータ75等で構成している。
ップ11で、出力側ラッチ回路２のＤフリップフロップ21
で構成している。また、第1,第２位相判定回路3,4は夫
々オアゲート31,41で構成し、セレクト信号発生回路５
はナンドゲート51,52を用いたRSフリップフロップで構
成している。更に、出力側ラッチパルス選択回路６はデ
コーダ等の集積回路61で構成している。また、出力側タ
イミング発生回路７は、Ｄフリップフロップ71,72とオ
アゲート73,74及びインバータ75等で構成している。
なお、この出力側タイミング発生回路７では、ラッチ
ポイント用補助パルスｊと出力側ラッチ用補助パルスｋ
とで前記ラッチポイントパルスb,c及び出力側ラッチパ
ルスd,eを発生する回路として構成している。
ポイント用補助パルスｊと出力側ラッチ用補助パルスｋ
とで前記ラッチポイントパルスb,c及び出力側ラッチパ
ルスd,eを発生する回路として構成している。
したがって、この回路によれば第３図に一部の信号の
タイムチャートを示すように、入力データDINは入力側
ラッチ回路１で入力ラッチパルスａの立上りポイントで
周期的にラッチされる。一方、第１位相判定回路３及び
第２位相判定回路４は入力ラッチパルスａを夫々ラッチ
ポイントパルスb,cと比較し、夫々のラッチポイントパ
ルスb,c内に入力ラッチパルスａが存在した場合に判定
結果パルスｆ又はｇを出力する。
タイムチャートを示すように、入力データDINは入力側
ラッチ回路１で入力ラッチパルスａの立上りポイントで
周期的にラッチされる。一方、第１位相判定回路３及び
第２位相判定回路４は入力ラッチパルスａを夫々ラッチ
ポイントパルスb,cと比較し、夫々のラッチポイントパ
ルスb,c内に入力ラッチパルスａが存在した場合に判定
結果パルスｆ又はｇを出力する。
そして、この判定結果パルスがｆ又はｇであることに
より、セレクト信号発生回路５からのセレクト信号ｈに
より出力側ラッチパルス選択回路６を動作させ、出力側
ラッチパルスｄ又はｅのいずれかを選択してこれをパル
スｉとして出力側ラッチ回路２に出力する。
より、セレクト信号発生回路５からのセレクト信号ｈに
より出力側ラッチパルス選択回路６を動作させ、出力側
ラッチパルスｄ又はｅのいずれかを選択してこれをパル
スｉとして出力側ラッチ回路２に出力する。
出力側ラッチ回路２では、このラッチパルスｉにより
再度データをラッチし、出力データDOUTとして出力する
ことになる。
再度データをラッチし、出力データDOUTとして出力する
ことになる。
この場合、入力側と出力側のラッチポイントの比較に
おいて不適当な相対関係にあるときには、出力側ラッチ
パルスを切り替える。このデータラッチの切り替えは、
例えば出力側ラッチパルスｄで出力側データをラッチし
ているとしたとき、入力側ラッチパルスａがラッチパル
スｂのラッチポイントに近づくと、これが第１位相判定
回路３で検出され、判定結果パルスｆが出力される。す
ると、セレクト信号発生回路５は出力側ラッチパルスｅ
を選択するような方向にセレクト信号ｈを出力側ラッチ
パルス選択回路６に対して出力し、出力側ラッチパルス
ｅによる出力側データのラッチに切り替わる。
おいて不適当な相対関係にあるときには、出力側ラッチ
パルスを切り替える。このデータラッチの切り替えは、
例えば出力側ラッチパルスｄで出力側データをラッチし
ているとしたとき、入力側ラッチパルスａがラッチパル
スｂのラッチポイントに近づくと、これが第１位相判定
回路３で検出され、判定結果パルスｆが出力される。す
ると、セレクト信号発生回路５は出力側ラッチパルスｅ
を選択するような方向にセレクト信号ｈを出力側ラッチ
パルス選択回路６に対して出力し、出力側ラッチパルス
ｅによる出力側データのラッチに切り替わる。
したがって、常に適切な出力側ラッチパルスが選択さ
れて出力データが出力されることになり、入力側と出力
側のラッチポイントが一致することが原因とされるデー
タ転送不良を確実に回避することが可能となる。
れて出力データが出力されることになり、入力側と出力
側のラッチポイントが一致することが原因とされるデー
タ転送不良を確実に回避することが可能となる。
ここで、本実施例では出力側のラッチパルスを２種類
用意して切り替えたが、入力側のラッチパルスを２種類
用意して切り替える構成も同様に可能である。
用意して切り替えたが、入力側のラッチパルスを２種類
用意して切り替える構成も同様に可能である。
以上説明したように本発明は、ラッチタイミングの異
なる２つの入力側又は出力側ラッチパルスと出力側又は
入力側ラッチポイントの位相を比較し、この比較結果に
基づいて２つの入力側又は出力側ラッチパルスのいずれ
か一方を選んでラッチを行っているので、FIFOメモリ等
の回路構成よりも回路構成を簡単にする一方で、データ
転送を正しく行うことができる効果がある。
なる２つの入力側又は出力側ラッチパルスと出力側又は
入力側ラッチポイントの位相を比較し、この比較結果に
基づいて２つの入力側又は出力側ラッチパルスのいずれ
か一方を選んでラッチを行っているので、FIFOメモリ等
の回路構成よりも回路構成を簡単にする一方で、データ
転送を正しく行うことができる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図は第１
図のブロック図の具体的な回路図、第３図は第１図及び
第２図の夫々における信号の動作タイムチャート図であ
る。 １……入力側ラッチ回路、２……出力側ラッチ回路、３
……第１位相判定回路、４……第２位相判定回路、５…
…セレクト信号発生回路、６……出力側ラッチパルス選
択回路、７……出力側タイミング発生回路、11,21……
Ｄフリップフロップ、31,41……オアゲート、51,52……
ナンドゲート、61……集積回路、71,72……Ｄフリップ
フロップ、73,74……オアゲート、75……インバータ、
ａ……入力側ラッチパルス、b,c……ラッチポイントパ
ルス、d,e……出力側ラッチパルス、f,g……判定結果パ
ルス、ｈ……セレクト信号、ｉ……ラッチパルス、ｊ…
…ラッチポイント用補助パルス、ｋ……出力側ラッチ用
補助パルス。
図のブロック図の具体的な回路図、第３図は第１図及び
第２図の夫々における信号の動作タイムチャート図であ
る。 １……入力側ラッチ回路、２……出力側ラッチ回路、３
……第１位相判定回路、４……第２位相判定回路、５…
…セレクト信号発生回路、６……出力側ラッチパルス選
択回路、７……出力側タイミング発生回路、11,21……
Ｄフリップフロップ、31,41……オアゲート、51,52……
ナンドゲート、61……集積回路、71,72……Ｄフリップ
フロップ、73,74……オアゲート、75……インバータ、
ａ……入力側ラッチパルス、b,c……ラッチポイントパ
ルス、d,e……出力側ラッチパルス、f,g……判定結果パ
ルス、ｈ……セレクト信号、ｉ……ラッチパルス、ｊ…
…ラッチポイント用補助パルス、ｋ……出力側ラッチ用
補助パルス。
Claims (1)
- 【請求項１】入力データを入力側タイミングによりラッ
チする入力側ラッチ手段と、出力データを出力側タイミ
ングでラッチする出力側ラッチ手段と、ラッチタイミン
グの異なる２つの入力側又は出力側ラッチパルスを出力
するタイミング発生手段と、前記２つの入力側又は出力
側ラッチパルスに出力側又は入力側ラッチパルスが接近
しているか否かを夫々判定する第1,第２の位相判定手段
と、これら位相判定手段の判定結果に基づいて前記２つ
の入力側又は出力側ラッチパルスのいずれか一方を選ぶ
選択手段とを備えたことを特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224151A JP2555628B2 (ja) | 1987-09-09 | 1987-09-09 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224151A JP2555628B2 (ja) | 1987-09-09 | 1987-09-09 | データ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6467622A JPS6467622A (en) | 1989-03-14 |
| JP2555628B2 true JP2555628B2 (ja) | 1996-11-20 |
Family
ID=16809341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62224151A Expired - Lifetime JP2555628B2 (ja) | 1987-09-09 | 1987-09-09 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555628B2 (ja) |
-
1987
- 1987-09-09 JP JP62224151A patent/JP2555628B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6467622A (en) | 1989-03-14 |
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