JPH0390874A - タイミング発生装置 - Google Patents
タイミング発生装置Info
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- JPH0390874A JPH0390874A JP1227216A JP22721689A JPH0390874A JP H0390874 A JPH0390874 A JP H0390874A JP 1227216 A JP1227216 A JP 1227216A JP 22721689 A JP22721689 A JP 22721689A JP H0390874 A JPH0390874 A JP H0390874A
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- reference clock
- bit counter
- circuit
- bit
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- 238000001514 detection method Methods 0.000 abstract description 14
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 101001003194 Eleusine coracana Alpha-amylase/trypsin inhibitor Proteins 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばＩＣテスタに利用することができるタ
イミング発生装置に関する。
イミング発生装置に関する。
「従来の技術」
第４図に従来のタイミング発生装置の構成を示す０図中
１は基準クロックＭＣＬＫの入力端子を示す。
１は基準クロックＭＣＬＫの入力端子を示す。
この入力端子１に入力された基準クロックＭＣＬＫはｎ
ビットカウンタ２のクロック入力端子ＣＫと、遅延素子
３を通じてフリップフロップ４のクロック入力端子ＣＫ
とに供給される。
ビットカウンタ２のクロック入力端子ＣＫと、遅延素子
３を通じてフリップフロップ４のクロック入力端子ＣＫ
とに供給される。
ｎビットカウンタ２のｎビットの計数出力は一致検出回
路６で設定値と比較される。つまり一致検出回路６には
ｎビットカウンタ２の他にｎビットラッチ回路５が接続
され、ｎビットラッチ回路５から分周レートを規定する
データが与えられている。
路６で設定値と比較される。つまり一致検出回路６には
ｎビットカウンタ２の他にｎビットラッチ回路５が接続
され、ｎビットラッチ回路５から分周レートを規定する
データが与えられている。
ｎビットカウンタ２の計数値がｎビットラッチ回路５に
設定した設定値に一致すると、−数構出回路６ば例えば
Ｈ論理を出力する。
設定した設定値に一致すると、−数構出回路６ば例えば
Ｈ論理を出力する。
−数構出回路６の出力はフリップフロップ４のデータ入
力端子りに与えられており、−数構出回路６の出力がＨ
論理に立上るのと同時に基準クロック？１ＣＬＫが遅延
素子３で遅延されてクロック入力端子ＣＫに与えられる
から、このフリップフロップ４は一致検出回路６から与
えられたＨ論理を読込む。
力端子りに与えられており、−数構出回路６の出力がＨ
論理に立上るのと同時に基準クロック？１ＣＬＫが遅延
素子３で遅延されてクロック入力端子ＣＫに与えられる
から、このフリップフロップ４は一致検出回路６から与
えられたＨ論理を読込む。
フリップフロップ４はＨ論理を読込み、出力端子７にＨ
論理を出力するのと同時にその出力を遅延素子８を通じ
て自己のリセット端子Ｒに与える構造としているから、
フリップフロップ４は遅延素子８の遅延時間のパルス幅
を持つタイミングパルスＲＡＴＥを出力する。
論理を出力するのと同時にその出力を遅延素子８を通じ
て自己のリセット端子Ｒに与える構造としているから、
フリップフロップ４は遅延素子８の遅延時間のパルス幅
を持つタイミングパルスＲＡＴＥを出力する。
この様子を第５図を用いて説明する。この例ではｎビッ
トラッチ回路５に数値４（第５図Ｃ）が設定されている
場合を例示している。つまり４（Ｉ！目の基準クロック
ＭＣＬＫ ４が入力されるとｎビットカウンタ２の計数
出力にはに−４となりｎビットラッチ回路５に設定され
ている値と一致する。
トラッチ回路５に数値４（第５図Ｃ）が設定されている
場合を例示している。つまり４（Ｉ！目の基準クロック
ＭＣＬＫ ４が入力されるとｎビットカウンタ２の計数
出力にはに−４となりｎビットラッチ回路５に設定され
ている値と一致する。
この結果、−数構出回路６の出力は第５図りに示すよう
にＨ論理の一数構出信号Ｐ、を出力する。
にＨ論理の一数構出信号Ｐ、を出力する。
−数構出回路６がＨ論理の一数構出信号Ｐ１１を出力し
ている状態でフリップフロップ４のクロック入力端子Ｃ
Ｋには４個目の基準クロックＭＣＬＫ４’が遅延素子３
で遅延されて入力される。
ている状態でフリップフロップ４のクロック入力端子Ｃ
Ｋには４個目の基準クロックＭＣＬＫ４’が遅延素子３
で遅延されて入力される。
この基準クロックＭＣＬＫ４’が入力されることによっ
てフリップフロップ４はデータ入力端子りに入力されて
いるＨ論理の一致検出回路６．を読込み、出力端子７に
Ｈ論理を出力する。
てフリップフロップ４はデータ入力端子りに入力されて
いるＨ論理の一致検出回路６．を読込み、出力端子７に
Ｈ論理を出力する。
出力端子７に出力されたＨ論理信号は遅延素子８を通じ
てフリップフロップ４のリセット端子Ｒに入力される。
てフリップフロップ４のリセット端子Ｒに入力される。
よってフリップフロップ４はリセットされ、出力端子７
はＬ論理に復帰される。この結果出力端子７には遅延素
子８の遅延時間ＤＬ。
はＬ論理に復帰される。この結果出力端子７には遅延素
子８の遅延時間ＤＬ。
で規定されるパルス幅のタイミングパルスＲＡＴＩ！が
出力される。
出力される。
これと共にｎビットカウンタ２のリセット端子ＲＥＳに
もフリップフロップ４から出力されたＨ論理信号が与え
られ、ｎビットカウンタ２はリセットされる。
もフリップフロップ４から出力されたＨ論理信号が与え
られ、ｎビットカウンタ２はリセットされる。
このようにして出力端子７には基準クロックＭＣＬＫが
４個入力される毎に１個のタイミングパルスＲＡＴＥが
出力される。このようにしてｎビットラッチ回路５に設
定する値を変えることによって各種の周期を持つタイミ
ングパルスを発生させることができる構造となっている
。
４個入力される毎に１個のタイミングパルスＲＡＴＥが
出力される。このようにしてｎビットラッチ回路５に設
定する値を変えることによって各種の周期を持つタイミ
ングパルスを発生させることができる構造となっている
。
「発明が解決しようとする課題」
上述した回路構造を採るときタイミングパルスＲＡＴＢ
が出力端子７に出力されるまでの時間Ｔ、が長く掛り、
これにより基準クロックＭＣＬＫの周期Ｔの最小時間が
規制されてしまう欠点がある。つまり基準クロックＭＣ
ＬＫが採り得る最高周波数が制限され、【Ｃテスタの高
速化に障害となっている。
が出力端子７に出力されるまでの時間Ｔ、が長く掛り、
これにより基準クロックＭＣＬＫの周期Ｔの最小時間が
規制されてしまう欠点がある。つまり基準クロックＭＣ
ＬＫが採り得る最高周波数が制限され、【Ｃテスタの高
速化に障害となっている。
つまりｎビットラッチ回路５に設定した数と同じ数の基
準クロック阿ＣＬＫ ４が入力されてからタイミングパ
ルス［１ＡＴＥが出力されるまでの様子を第６図を用い
て更に詳しく説明する。
準クロック阿ＣＬＫ ４が入力されてからタイミングパ
ルス［１ＡＴＥが出力されるまでの様子を第６図を用い
て更に詳しく説明する。
第６図に示すｔｏはｎビットカウンタ２の応答遅れ時間
を示す、つまり４個目の基準クロック門ｃｔＪ ４が入
力されてからｎビットカウンタ２の出力が「４」を出力
するまでの時間を指す。
を示す、つまり４個目の基準クロック門ｃｔＪ ４が入
力されてからｎビットカウンタ２の出力が「４」を出力
するまでの時間を指す。
ｔ４ｘは一致検出回路６の応答遅れ時間、ＤＬ。
は遅延素子３の遅延時間、ｔ、はフリップフロップ４の
データ入力端子りに与えた論理が転換した場合、その転
換開始時点から読込可能となる時間、いわゆるセットア
ツプタイムを指す。
データ入力端子りに与えた論理が転換した場合、その転
換開始時点から読込可能となる時間、いわゆるセットア
ツプタイムを指す。
フリップフロップ４にはセットアツプタイムのような制
限があるためにクロック入力端子ＧＫに与える基準クロ
ックＭＣＩＪを遅延素子３によって時間Ｄ Ｌ １だけ
遅延させている。
限があるためにクロック入力端子ＧＫに与える基準クロ
ックＭＣＩＪを遅延素子３によって時間Ｄ Ｌ １だけ
遅延させている。
第６図りに示す時間Ｌｄ、はフリップフロップ４の遅れ
時間を指し、遅延素子３で遅延された基準クロックＭＣ
ＬＫ ４がフリップフロップ４のクロック入力端子ＣＫ
に与えられた時点からム、、だけ遅れてタイミングパル
スＲＡＴＥが立上る。
時間を指し、遅延素子３で遅延された基準クロックＭＣ
ＬＫ ４がフリップフロップ４のクロック入力端子ＣＫ
に与えられた時点からム、、だけ遅れてタイミングパル
スＲＡＴＥが立上る。
フリップフロップ４がＨ論理を出力している時間ＤＬＩ
は遅延素子８の遅延時間で規定されるが、タイミングパ
ルスＲＡＴＨのパルス巾はこのパルスＲＡＴＢを受は取
って動作する回路の要求によって決められる。
は遅延素子８の遅延時間で規定されるが、タイミングパ
ルスＲＡＴＨのパルス巾はこのパルスＲＡＴＢを受は取
って動作する回路の要求によって決められる。
上述したように４個目の基準クロックＭＣＬＫ ４が与
えられた時点からタイミングパルスＲＡＴＥ！が立下る
までの時間Ｔ、はＴｔ ”Ｄ Ｌ＋ ＋Ｄ Ｌｘ ＋
ｔａｘとなる。遅延素子８の遅延時間ＤＬ８は上述した
ように次段の回路の要求によって決定されるが、この時
間ＤＬ、が長い時間を要求される場合にはＤＬ、とｔ。
えられた時点からタイミングパルスＲＡＴＥ！が立下る
までの時間Ｔ、はＴｔ ”Ｄ Ｌ＋ ＋Ｄ Ｌｘ ＋
ｔａｘとなる。遅延素子８の遅延時間ＤＬ８は上述した
ように次段の回路の要求によって決定されるが、この時
間ＤＬ、が長い時間を要求される場合にはＤＬ、とｔ。
を短かくするか又は基準クロックＭＣＬＫの周期Ｔを長
くしなければならない。
くしなければならない。
つまりフリップフロップ４の出力はｎビットカウンタ２
のリセット端子ＲＥＳにも与えられている。このために
フリップフロップ４がＨ論理を出力している状態で基準
クロックＭＣＬにが与えられると、この基準クロックＭ
ＣＬＫは計数されないことになる。
のリセット端子ＲＥＳにも与えられている。このために
フリップフロップ４がＨ論理を出力している状態で基準
クロックＭＣＬにが与えられると、この基準クロックＭ
ＣＬＫは計数されないことになる。
従ってフリップフロップ４が出力するタイミングパルス
［ｌＡＴ［！は基準クロックＰＩＣＬＫの周期Ｔの範囲
内で立下っていなければならない、このような理由から
タイくングパルスＲＡＴＨのパルス幅を後段の回路の都
合によって長い時間に設定しようとすると、遅延時間Ｄ
Ｌ、とｔ。は回路素子の都合で決まるため短かくできな
いから、基準クロックＭＣ１，にの周期Ｔを長く採らな
ければならない。基準クロックＭＣＬＩ［の周期Ｔを長
く採ることにより、基準クロックＭＣＬＫの周波数は低
くなるため、ＩＣテスクの動作速度が遅くなってしまう
不都合が生じる。
［ｌＡＴ［！は基準クロックＰＩＣＬＫの周期Ｔの範囲
内で立下っていなければならない、このような理由から
タイくングパルスＲＡＴＨのパルス幅を後段の回路の都
合によって長い時間に設定しようとすると、遅延時間Ｄ
Ｌ、とｔ。は回路素子の都合で決まるため短かくできな
いから、基準クロックＭＣ１，にの周期Ｔを長く採らな
ければならない。基準クロックＭＣＬＩ［の周期Ｔを長
く採ることにより、基準クロックＭＣＬＫの周波数は低
くなるため、ＩＣテスクの動作速度が遅くなってしまう
不都合が生じる。
この発明の目的は出力パルスのパルス幅を長く採っても
基準クロックの周期を長く採らなくてもよいタイミング
発生装置を提供しようとするものである。
基準クロックの周期を長く採らなくてもよいタイミング
発生装置を提供しようとするものである。
「課題を解決するための手段」
この発明ではｎビットカウンタの入力側に切替回路を設
け、この切替回路を一致検出回路が一致を検出したとき
切替操作して基準クロ７りをｎビットカウンタのリセッ
ト端子に与え、不一致を検出している状態では基準クロ
ックをｎビットカウンタのクロック入力端子に与える構
成としたものである。
け、この切替回路を一致検出回路が一致を検出したとき
切替操作して基準クロ７りをｎビットカウンタのリセッ
ト端子に与え、不一致を検出している状態では基準クロ
ックをｎビットカウンタのクロック入力端子に与える構
成としたものである。
この発明の槽底によれば一致検出回路が不一致を検出し
ている状態では切替回路はｎビットカウンタのクロック
入力端子を選択し、このクロック入力端子に基準クロッ
クを与える。
ている状態では切替回路はｎビットカウンタのクロック
入力端子を選択し、このクロック入力端子に基準クロッ
クを与える。
ｎビットカウンタは基準クロックの供給によって計数値
を歩進させる。ｎビットカウンタの計数値がｎビットラ
ッチ回路にラッチした設定値と一致すると、切替回路は
基準クロックをｎビットカウンタのリセット端子に与え
る状態に切替わる。
を歩進させる。ｎビットカウンタの計数値がｎビットラ
ッチ回路にラッチした設定値と一致すると、切替回路は
基準クロックをｎビットカウンタのリセット端子に与え
る状態に切替わる。
よって次の基準クロックが与えられるとｎビットカウン
タはリセットされ、このリセット動作によって一致検出
回路は不一致検出状態となる。この不一致検出信号によ
って切替回路はｎビットカウンタのクロック入力端子を
選択した状態に戻される。よってｎビットカウンタは次
の基準クロックから計数を始めることができる。
タはリセットされ、このリセット動作によって一致検出
回路は不一致検出状態となる。この不一致検出信号によ
って切替回路はｎビットカウンタのクロック入力端子を
選択した状態に戻される。よってｎビットカウンタは次
の基準クロックから計数を始めることができる。
このようにこの発明によればｎビットカウンタの計数値
がｎビットラッチ回路の設定値と一致した時点で切替回
路が基準クロックをｎビットカウンタのリセット端子に
与える状態に切替るから、出力端子に出力されるタイミ
ングパルスＲＡＴＥの立上りが回路素子の応答遅れによ
って基準クロックの１周期の範囲より遅れても、ｎビッ
トカウンタを次の基準クロックで確実にリセットさせる
ことができる。よってタイミングパルスのパルス幅の長
短に関係なくｎビットカウンタを動作させることができ
るから、タイミングパルスのパルス幅を長く設定しても
基準クロックの周期を変更しなくてよい、よって高速Ｉ
Ｃテスタを実現することができる。
がｎビットラッチ回路の設定値と一致した時点で切替回
路が基準クロックをｎビットカウンタのリセット端子に
与える状態に切替るから、出力端子に出力されるタイミ
ングパルスＲＡＴＥの立上りが回路素子の応答遅れによ
って基準クロックの１周期の範囲より遅れても、ｎビッ
トカウンタを次の基準クロックで確実にリセットさせる
ことができる。よってタイミングパルスのパルス幅の長
短に関係なくｎビットカウンタを動作させることができ
るから、タイミングパルスのパルス幅を長く設定しても
基準クロックの周期を変更しなくてよい、よって高速Ｉ
Ｃテスタを実現することができる。
「実施例」
第１図にこの発明の一実施例を示す、第１図において第
４図と対応する部分には同一符号を付して示す。
４図と対応する部分には同一符号を付して示す。
この発明ではｎビットカウンタ２の入力側に切替回路９
を設ける。切替回路９はフリップフロップ９Ａと、二個
のナントゲート９Ｂ、９Ｃと、個のインバータ９Ｄと、
−個の遅延素子９Ｅによって構成することができる。
を設ける。切替回路９はフリップフロップ９Ａと、二個
のナントゲート９Ｂ、９Ｃと、個のインバータ９Ｄと、
−個の遅延素子９Ｅによって構成することができる。
フリップフロップ９Ａのクロック入力端子ＣＫには入力
端子ｌを接続し、入力端子１に与えられる基準クロック
ＭＣＬＫ、を与える。
端子ｌを接続し、入力端子１に与えられる基準クロック
ＭＣＬＫ、を与える。
フリップフロップ９Ａの出力端子ＱとＱに二個のナント
ゲート９Ｂと９０の各一方の入力端子を接続し、二個の
ナントゲート９Ｂ、９Ｃの各他方の入力端子は共通接続
し、インバータ９Ｄと遅延素子９Ｅを通じて入力端子１
に接続する。
ゲート９Ｂと９０の各一方の入力端子を接続し、二個の
ナントゲート９Ｂ、９Ｃの各他方の入力端子は共通接続
し、インバータ９Ｄと遅延素子９Ｅを通じて入力端子１
に接続する。
ナントゲート９Ｂの出力端子をｎビットカウンタ２のク
ロック入力端子ＣＫに接続し、ナンドゲ−ｌ−９Ｃの出
力端子をｎビットカウンタ２のリセット端子ＲＥＳに接
続する。
ロック入力端子ＣＫに接続し、ナンドゲ−ｌ−９Ｃの出
力端子をｎビットカウンタ２のリセット端子ＲＥＳに接
続する。
このように構成することによってフリップフロップ９Ａ
の状態に応じてナントゲート９Ｂと９０の何れか一方が
開に制御され、入力端子ｌに入力される基準クロックＭ
ＣＬＫａがｎビットカウンタ２のクロック入力端子ＣＫ
とリセット端子ＲＥＳの何れか一方に供給されその状態
が切替られる。
の状態に応じてナントゲート９Ｂと９０の何れか一方が
開に制御され、入力端子ｌに入力される基準クロックＭ
ＣＬＫａがｎビットカウンタ２のクロック入力端子ＣＫ
とリセット端子ＲＥＳの何れか一方に供給されその状態
が切替られる。
フリップフロップ９Ａのデータ入力端子ＧＫには一致検
出回路６の出力側に設けたフリップフロップ４Ａの出力
端子Ｑを接続する。このフリップフロップ４Ａの出力端
子Ｑは次段に設けたフリップフロップ４Ｂのデータ入力
端子りにも接続し、これら二個のフリップフロップ４Ａ
と４Ｂのクロック入力端子ＧＫには遅延素子３Ａと３Ｂ
を通じて基準クロックＭＣＬに、とＭＣＬＫ ｉを与え
る。
出回路６の出力側に設けたフリップフロップ４Ａの出力
端子Ｑを接続する。このフリップフロップ４Ａの出力端
子Ｑは次段に設けたフリップフロップ４Ｂのデータ入力
端子りにも接続し、これら二個のフリップフロップ４Ａ
と４Ｂのクロック入力端子ＧＫには遅延素子３Ａと３Ｂ
を通じて基準クロックＭＣＬに、とＭＣＬＫ ｉを与え
る。
次段のフリップフロップ４Ｂの出力を出力端子７に与え
、出力端子７に出力された信号を遅延素子８を通じてフ
リップフロップ４Ｂのリセット端子Ｒに与える。
、出力端子７に出力された信号を遅延素子８を通じてフ
リップフロップ４Ｂのリセット端子Ｒに与える。
このように構成することによって、ｎビットカウンタ２
の計数値とｎビットラッチ回路５の設定値とが不一致の
状態では一致検出回路６がＬ論理を出力しているから、
フリップフロップ４ＡはそのＬ論理を読込でおり、従っ
て出力端子ＱはＬ論理を出力している。
の計数値とｎビットラッチ回路５の設定値とが不一致の
状態では一致検出回路６がＬ論理を出力しているから、
フリップフロップ４ＡはそのＬ論理を読込でおり、従っ
て出力端子ＱはＬ論理を出力している。
このＬ論理信号が切替回路９を構成するフリップフロッ
プ９Ａのデータ入力端子りに与えられるから、このフリ
ップフロップ９Ａの出力端子ＱがＬ論理、ＱがＨＪｆｔ
理となっている。
プ９Ａのデータ入力端子りに与えられるから、このフリ
ップフロップ９Ａの出力端子ＱがＬ論理、ＱがＨＪｆｔ
理となっている。
従ってこの状態ではナントゲート９Ｂが開に制御され、
ｎビットカウンタ２のクロック入力端子ＣＫに基準クロ
ックＭＣＬＫ、が与えられる。
ｎビットカウンタ２のクロック入力端子ＣＫに基準クロ
ックＭＣＬＫ、が与えられる。
ｎビットカウンタ２の計数値がｎビットラッチ回路５の
設定値と一致すると、−数構出回路６が第２図Ｆに示す
ようにＨ論理信号Ｐ、を出力する。
設定値と一致すると、−数構出回路６が第２図Ｆに示す
ようにＨ論理信号Ｐ、を出力する。
このＨ論理信号Ｐ、が出力された時点以後に遅延素子９
Ｅと３Ａを通じてフリップフロップ４Ａのクロック入力
端子ＣＫに第２図Ｇに示す基準クロックＭＣＬＫ、の立
上りが与えられると、このフリップフロップ４Ａは一致
検出回路６が出力するＨ論理信号Ｐ、を読込んで出力端
子Ｑに第２図Ｈに示すＨ論理信号Ｐ、Ｉを出力し、切替
回路９を構成するフリップフロップ９Ａのデータ入力端
子りにこのＨ論理信号ＰＨを与える。
Ｅと３Ａを通じてフリップフロップ４Ａのクロック入力
端子ＣＫに第２図Ｇに示す基準クロックＭＣＬＫ、の立
上りが与えられると、このフリップフロップ４Ａは一致
検出回路６が出力するＨ論理信号Ｐ、を読込んで出力端
子Ｑに第２図Ｈに示すＨ論理信号Ｐ、Ｉを出力し、切替
回路９を構成するフリップフロップ９Ａのデータ入力端
子りにこのＨ論理信号ＰＨを与える。
このＨ論理信号Ｐイがフリップフロップ９Ａのデータ入
力端子りに与えられた時点以後に入力端子１に第２図Ａ
に示す基準クロックＭＣＬに、が与えられるとフリップ
フロップ９ＡはＨ論理を読込み、出力端子Ｑに第２図Ｂ
に示すＨ論理信号Ｐ、を出力する。またこのとき出力端
子ＱはＬ論理の状態に反転する。この状態ではナントゲ
ート９Ｂが閉となり、９Ｃが開に制御される。
力端子りに与えられた時点以後に入力端子１に第２図Ａ
に示す基準クロックＭＣＬに、が与えられるとフリップ
フロップ９ＡはＨ論理を読込み、出力端子Ｑに第２図Ｂ
に示すＨ論理信号Ｐ、を出力する。またこのとき出力端
子ＱはＬ論理の状態に反転する。この状態ではナントゲ
ート９Ｂが閉となり、９Ｃが開に制御される。
よって入力端子ｌはｎビットカウンタ２のリセット端子
ＲＥＳに接続された状態になり、次に基準クロックＭＣ
ＩＪ、が入力されると第２図りに示すようにｎビットカ
ウンタ２のリセット端子ＲＥＳにリセットパルスＰ、が
与えられる。この結果ｎビットカウンタ２の計数値は第
２図上に示すようにｒ□、に戻される。
ＲＥＳに接続された状態になり、次に基準クロックＭＣ
ＩＪ、が入力されると第２図りに示すようにｎビットカ
ウンタ２のリセット端子ＲＥＳにリセットパルスＰ、が
与えられる。この結果ｎビットカウンタ２の計数値は第
２図上に示すようにｒ□、に戻される。
ｎビットカウンタ２の計数値が「０」に戻されると一致
検出回路６の出力Ｐ、はＬ論理に落ち、このＬ論理がフ
リップフロップ４Ａのデータ入力端子りに入力されるか
ら、次に基準クロックＭＣＬＫ。
検出回路６の出力Ｐ、はＬ論理に落ち、このＬ論理がフ
リップフロップ４Ａのデータ入力端子りに入力されるか
ら、次に基準クロックＭＣＬＫ。
が入力されると、フリップフロップ４ＡはＬ論理を読込
み切替回路９にＬ論理信号を与える。この結果、切替回
路９はナントゲート９Ｂが開、９Ｃが閉の状態に戻り、
基準クロックＭＣＬＫ ｃがｎビットカウンタ２に入力
され、計数動作を行なう。
み切替回路９にＬ論理信号を与える。この結果、切替回
路９はナントゲート９Ｂが開、９Ｃが閉の状態に戻り、
基準クロックＭＣＬＫ ｃがｎビットカウンタ２に入力
され、計数動作を行なう。
フリップフロップ４Ａが一旦Ｈ論理を出力すると、次段
のフリップフロップ４ＢがこのＨ論理を読込み出力端子
７にＨ論理を出力する。このＨ論理信号は遅延素子８を
通じて自己のリセット端子Ｒに与えられる。よって出力
端子７には遅延素子８の遅延時間で決まるパルス幅ＤＬ
Ｒを持つ第２図Ｊに示すタイミングパルスＲＡＴＥが出
力される。
のフリップフロップ４ＢがこのＨ論理を読込み出力端子
７にＨ論理を出力する。このＨ論理信号は遅延素子８を
通じて自己のリセット端子Ｒに与えられる。よって出力
端子７には遅延素子８の遅延時間で決まるパルス幅ＤＬ
Ｒを持つ第２図Ｊに示すタイミングパルスＲＡＴＥが出
力される。
このタイミングパルスＲＡ Ｔ ＥはクロックＭＣＬＫ
ムの立上りでＨ論理に立上り遅延素子８の遅延時間を過
ぎるとＬ論理に戻される。
ムの立上りでＨ論理に立上り遅延素子８の遅延時間を過
ぎるとＬ論理に戻される。
「発明の効果」
以上説明したようにこの発明によればｎビットカウンタ
２のリセットはタイミングパルスＲＡＴ［ｌの論理状態
とは全く無関係に実行される。従ってタイ主ングパルス
ＲＡＴＥのパルス幅は基準クロックＭＣＬＫ、の周期Ｔ
とは無関係に設定することができる。
２のリセットはタイミングパルスＲＡＴ［ｌの論理状態
とは全く無関係に実行される。従ってタイ主ングパルス
ＲＡＴＥのパルス幅は基準クロックＭＣＬＫ、の周期Ｔ
とは無関係に設定することができる。
つまりタイミングパルスＲＡＴＨのパルス幅ＤＬ！は基
準クロックＭＣＬＫ、の１周期Ｔの範囲内で自由に設定
することができる。
準クロックＭＣＬＫ、の１周期Ｔの範囲内で自由に設定
することができる。
更に基準クロックＭＣＬＫ、の１周ＭＴに要する時間の
最小値は第３図に示すようにフリップフロップブ４Ａの
反転動作に必要な遅延時間ｔｄと、切替回路９を構成す
るフリップフロップ９Ａのセットアツプに必要な時間む
、との和の時間ｔａ＋ｔ−が基準クロックＭＣＬＫ、の
１周期Ｔ内に収まっていればよい。
最小値は第３図に示すようにフリップフロップブ４Ａの
反転動作に必要な遅延時間ｔｄと、切替回路９を構成す
るフリップフロップ９Ａのセットアツプに必要な時間む
、との和の時間ｔａ＋ｔ−が基準クロックＭＣＬＫ、の
１周期Ｔ内に収まっていればよい。
この時間ｔ４＋ｔ、は従来のタイミングパルスＲＡＴＨ
のパルス幅ＤＬｇを基準クロックＭＣＬＫ、の１周期内
に含ませる場合と比較して短かい。
のパルス幅ＤＬｇを基準クロックＭＣＬＫ、の１周期内
に含ませる場合と比較して短かい。
よってこの発明よれば基準クロックＭＣＬＫの１周期を
従来より短かく設定することができ高速ＩＣテスタを作
ることができる。
従来より短かく設定することができ高速ＩＣテスタを作
ることができる。
第１図はこの発明の一実施例を示す接続図、第２図及び
第３図はこの発明の詳細な説明するための波形図、第４
図は従来の技術を説明するための接続図、第５図及び第
６図は従来のタイミング発生装置の動作を説明するため
の波形図である。 ｌ＋入力端子、２：ｎビットカウンタ、３Ａ。 ３Ｂ＝遅延素子、４Ａ、４Ｂｊフリツプフロツプ、５：
ｎビットラッチ回路、６：−数構出回路、９：切替回路
。 第 ３ 図 ’ ｔｃｂｊ５ “ 第 樽 第 起 才 嫡
第３図はこの発明の詳細な説明するための波形図、第４
図は従来の技術を説明するための接続図、第５図及び第
６図は従来のタイミング発生装置の動作を説明するため
の波形図である。 ｌ＋入力端子、２：ｎビットカウンタ、３Ａ。 ３Ｂ＝遅延素子、４Ａ、４Ｂｊフリツプフロツプ、５：
ｎビットラッチ回路、６：−数構出回路、９：切替回路
。 第 ３ 図 ’ ｔｃｂｊ５ “ 第 樽 第 起 才 嫡
Claims (1)
- （１）Ａ、ｎビットカウンタに基準クロックを与え、こ
のｎビットカウンタの計数値がｎビット ラッチ回路の設定値と一致する毎にタイミ ングパルスを出力するタイミング発生装置 において、 Ｂ、上記ｎビットカウンタの入力側に切替回路を設け、
この切替回路の切替によって基 準クロックを上記ｎビットカウンタのクロ ック入力端子に与える状態と、リセット端 子に与える状態に切替ることができる構造 にすると共に、上記ｎビットカウンタの計 数値とｎビットラッチ回路の設定値とが一 致する毎に上記基準クロックをｎビットカ ウンタのリセット端子に与える状態に切替 操作し、ｎビットカウンタを上記タイミン グパルスの出力状態に関係なくリセットさ せるように構成したことを特徴とするタイ ミング発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1227216A JP2810713B2 (ja) | 1989-09-01 | 1989-09-01 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1227216A JP2810713B2 (ja) | 1989-09-01 | 1989-09-01 | タイミング発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0390874A true JPH0390874A (ja) | 1991-04-16 |
| JP2810713B2 JP2810713B2 (ja) | 1998-10-15 |
Family
ID=16857316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1227216A Expired - Lifetime JP2810713B2 (ja) | 1989-09-01 | 1989-09-01 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810713B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005109019A1 (ja) * | 2004-05-11 | 2005-11-17 | Advantest Corporation | タイミング発生器及び半導体試験装置 |
| KR101653390B1 (ko) * | 2016-04-19 | 2016-09-09 | 주식회사 다죤 | 발받침대 |
-
1989
- 1989-09-01 JP JP1227216A patent/JP2810713B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005109019A1 (ja) * | 2004-05-11 | 2005-11-17 | Advantest Corporation | タイミング発生器及び半導体試験装置 |
| US7240269B2 (en) | 2004-05-11 | 2007-07-03 | Advantest Corp. | Timing generator and semiconductor testing device |
| KR101653390B1 (ko) * | 2016-04-19 | 2016-09-09 | 주식회사 다죤 | 발받침대 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2810713B2 (ja) | 1998-10-15 |
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