JPS61247984A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPS61247984A JPS61247984A JP60089977A JP8997785A JPS61247984A JP S61247984 A JPS61247984 A JP S61247984A JP 60089977 A JP60089977 A JP 60089977A JP 8997785 A JP8997785 A JP 8997785A JP S61247984 A JPS61247984 A JP S61247984A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- test
- test mode
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明半導体集積回路のテスト回路に係り、特に限ら
れた数の外部端子から入力される信号に基づき任意の数
のテストモード信号を発生させるような改良に関する。
れた数の外部端子から入力される信号に基づき任意の数
のテストモード信号を発生させるような改良に関する。
［発明の技術的背ＩＩ
一般に半導体集積回路は数ミリ四方の半導体チップ上に
数千ないし数万のトランジスタを集積して構成され、こ
のチップをプラスチック、セラミック等のパッケージに
収納して、製品としている。
数千ないし数万のトランジスタを集積して構成され、こ
のチップをプラスチック、セラミック等のパッケージに
収納して、製品としている。
このため、パッケージに収納した後にチップの動作状態
を調べたり、動作制御のために信号の入出力を行なう場
合には、チップ上に一般けられたポンディングパッドを
通じて、パッケージの外に取出された外部端子（ビン）
からにのみ限られる。そこで半導体集積回路の設計を行
なう場合には、チップ検証のために外部からチップの内
部状態を任息に設定することができるようなテスト回路
を内蔵させることが普通である。このテスト回路を内蔵
させたときは普通、テストモードの数だけ外部にテスト
モード設定用の外部端子を設ける必要がある。しかし、
集積回路の外部端子数はパッケージ毎に限られているた
め、テストのための外部端子の数はできるだけ少ないほ
うが望ましい。そこで従来ではテスト回路専用の外部端
子をできるだけ少なくするためにチップ内部に特別なカ
ウンタを設ける等の方法が考えられている。
を調べたり、動作制御のために信号の入出力を行なう場
合には、チップ上に一般けられたポンディングパッドを
通じて、パッケージの外に取出された外部端子（ビン）
からにのみ限られる。そこで半導体集積回路の設計を行
なう場合には、チップ検証のために外部からチップの内
部状態を任息に設定することができるようなテスト回路
を内蔵させることが普通である。このテスト回路を内蔵
させたときは普通、テストモードの数だけ外部にテスト
モード設定用の外部端子を設ける必要がある。しかし、
集積回路の外部端子数はパッケージ毎に限られているた
め、テストのための外部端子の数はできるだけ少ないほ
うが望ましい。そこで従来ではテスト回路専用の外部端
子をできるだけ少なくするためにチップ内部に特別なカ
ウンタを設ける等の方法が考えられている。
第４図は従来のテスト回路の構成を示す回路図である。
１、・・・はそれぞれＴ型の７リツプ７０ツブであり、
ｎ１ｉｌのフリップフロップ１が前段のｄ出力を次段の
王入力とする如く多段接続され、全体でｎビットのバイ
ナリアップカウンタ２を構成している。そして初段のフ
リップフロップ１には王入力として外部端子３に供給さ
れるパルス信号φが入力され、全てのフリップフロップ
１にはリセット入力として外部端子４に供給されるリセ
ット信号Ｒ８Ｔが並列に入力される。ｎ個のノアゲート
５１ないし５ｎはそれぞれ上記ｎ個のフリップ７０ツブ
１のＱ出力およびｄ出力のうち任意の信号が並列に入力
され、これらの信号からテストモード信号Ｍ１ないしＭ
ｎを出力するデコード用のものであり、例えば一つのノ
アゲート５１には全てのフリップ７０ツブ１のＱ出力が
並列に入力されており、一つのノアゲート５２には初段
の７リツプフロツプ１のｄ出力と２段目以降の各フリッ
プフロップ１のＱ出力が並列に入力されている。
ｎ１ｉｌのフリップフロップ１が前段のｄ出力を次段の
王入力とする如く多段接続され、全体でｎビットのバイ
ナリアップカウンタ２を構成している。そして初段のフ
リップフロップ１には王入力として外部端子３に供給さ
れるパルス信号φが入力され、全てのフリップフロップ
１にはリセット入力として外部端子４に供給されるリセ
ット信号Ｒ８Ｔが並列に入力される。ｎ個のノアゲート
５１ないし５ｎはそれぞれ上記ｎ個のフリップ７０ツブ
１のＱ出力およびｄ出力のうち任意の信号が並列に入力
され、これらの信号からテストモード信号Ｍ１ないしＭ
ｎを出力するデコード用のものであり、例えば一つのノ
アゲート５１には全てのフリップ７０ツブ１のＱ出力が
並列に入力されており、一つのノアゲート５２には初段
の７リツプフロツプ１のｄ出力と２段目以降の各フリッ
プフロップ１のＱ出力が並列に入力されている。
従って、上記ｎ個のノアゲート５１な〜いし５ｎでは２
ｎ通りのテストモード信号を得ることができる。
ｎ通りのテストモード信号を得ることができる。
第５図は上記従来回路の動作を示すタイミングチャート
である。まず、端子４にリセット信号Ｒ８Ｔを供給した
後に端子３に所定数のパルス信号φを供給する。これに
より、アップカウンタ２の各段のフリップ７０ツブ１の
Ｑ出力Ｑ（１）ないしＱ （ｎ）はパルス信号φの入力
回数に応じてバイナリ的に変化する。そしてこれらの信
号変化に応じて、ノアゲート５１ないし５ｎからはデコ
ードされたモード信号Ｍ１ないしＭｎが順次出力される
。
である。まず、端子４にリセット信号Ｒ８Ｔを供給した
後に端子３に所定数のパルス信号φを供給する。これに
より、アップカウンタ２の各段のフリップ７０ツブ１の
Ｑ出力Ｑ（１）ないしＱ （ｎ）はパルス信号φの入力
回数に応じてバイナリ的に変化する。そしてこれらの信
号変化に応じて、ノアゲート５１ないし５ｎからはデコ
ードされたモード信号Ｍ１ないしＭｎが順次出力される
。
このようなテスト回路を内蔵した集積回路では上記各テ
ストモード信号Ｍ１ないしＭｎに応じて内部でテストモ
ードが設定され、機能テスト、直流テスト等各種検証テ
ストのための回路設定が行われる。
ストモード信号Ｍ１ないしＭｎに応じて内部でテストモ
ードが設定され、機能テスト、直流テスト等各種検証テ
ストのための回路設定が行われる。
［背景技術の問題点］
上記したように集積回路は限られたビン数のパッケージ
に収納されるが、このビンの数が少ない程パッケージの
外観形状は小型になり、製造価格も安価にできる。この
ため、集積回路では外部端子の数ができるだけ少ない方
が望ましい。しかし、上記従来のテスト回路では本来の
外部端子の他に、上記テスト回路におけるパルス信号φ
およびリセット信号Ｒ８Ｔ供給用の二つの端子が余計に
必要となる。この二つの端子は集積回路の実使用時には
全く使用されず無駄である。
に収納されるが、このビンの数が少ない程パッケージの
外観形状は小型になり、製造価格も安価にできる。この
ため、集積回路では外部端子の数ができるだけ少ない方
が望ましい。しかし、上記従来のテスト回路では本来の
外部端子の他に、上記テスト回路におけるパルス信号φ
およびリセット信号Ｒ８Ｔ供給用の二つの端子が余計に
必要となる。この二つの端子は集積回路の実使用時には
全く使用されず無駄である。
［発明の目的］ ゛
この発明は上記のような事情を考慮してなされたもので
ありその目的は、テストに必要な外部端子の数を従来よ
りも削減することができ、しかも任意のテストモードが
外部から自由に設定できるテスト回路を提供することに
ある。
ありその目的は、テストに必要な外部端子の数を従来よ
りも削減することができ、しかも任意のテストモードが
外部から自由に設定できるテスト回路を提供することに
ある。
［発明の概要］
上記目的を達成するためこの発明にあっては、複数ビッ
トのデータからなる所定のパターンが供給される外部端
子と、任意の数のデータシフト手段が多段接続され、初
段のデータシフト手段に上記パターンが入力されるデー
タシフト回路と、上記複数のデータシフト手段の特定の
出力状態を検出する少なくとも一つの第１ゲート回路と
、上記第１ゲート回路の出力をラッチするラッチ回路と
、上記外部端子に供給される特定のパターンを検出する
ことにより上記ラッチ回路をリセットするためのリセッ
ト信号を発生する第２ゲート回路とを具備し、上記ラッ
チ回路の出力をテストモード信号として使用するように
している。
トのデータからなる所定のパターンが供給される外部端
子と、任意の数のデータシフト手段が多段接続され、初
段のデータシフト手段に上記パターンが入力されるデー
タシフト回路と、上記複数のデータシフト手段の特定の
出力状態を検出する少なくとも一つの第１ゲート回路と
、上記第１ゲート回路の出力をラッチするラッチ回路と
、上記外部端子に供給される特定のパターンを検出する
ことにより上記ラッチ回路をリセットするためのリセッ
ト信号を発生する第２ゲート回路とを具備し、上記ラッ
チ回路の出力をテストモード信号として使用するように
している。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明のテスト回路の構成を示す回路図であ
り、このテスト回路は従来と同様に検証を行なうべき集
積回路に内蔵されている。図において１１ないし１４は
それぞれシフトレジスタであり、これら４個のシフトレ
ジスタは前段の口出力を次段のＤ入力とする如く多段接
続され、全体で４ビツトのデータシフト回路１５を構成
している。そして初段のシフトレジスタ１１にはＤ入力
として外部端子１６に供給されるパターンデータＤｉｎ
が入力され、全てのシフトレジスタ１１ないし１４のク
ロック入力端にはこのテスト回路が内蔵される集積回路
で使用される基本タロツク信号φが並列に供給されるよ
うになっている。
り、このテスト回路は従来と同様に検証を行なうべき集
積回路に内蔵されている。図において１１ないし１４は
それぞれシフトレジスタであり、これら４個のシフトレ
ジスタは前段の口出力を次段のＤ入力とする如く多段接
続され、全体で４ビツトのデータシフト回路１５を構成
している。そして初段のシフトレジスタ１１にはＤ入力
として外部端子１６に供給されるパターンデータＤｉｎ
が入力され、全てのシフトレジスタ１１ないし１４のク
ロック入力端にはこのテスト回路が内蔵される集積回路
で使用される基本タロツク信号φが並列に供給されるよ
うになっている。
１７．１８はそれぞれ３人力のアンドゲート、１９は３
人力のナントゲートであり、アンドゲート１１には上記
シフトレジスタ１２の口出力およびシフトレジスタ１３
および１４の各口出力が供給され、アンドゲート１８に
は上記シフトレジスタ１２．１３の各口出力およびシフ
トレジス１４の０出力が供給され、ナントゲート１９に
は上記シフトレジスタ１２．１３および１４の各口出力
が供給されている。
人力のナントゲートであり、アンドゲート１１には上記
シフトレジスタ１２の口出力およびシフトレジスタ１３
および１４の各口出力が供給され、アンドゲート１８に
は上記シフトレジスタ１２．１３の各口出力およびシフ
トレジス１４の０出力が供給され、ナントゲート１９に
は上記シフトレジスタ１２．１３および１４の各口出力
が供給されている。
二つのシフトレジスタ２０および２１は２種類のテスト
モード信号Ｍｌ、Ｍ２を発生するためのものであり、こ
の両シフトレジスタ２０．２１のＤ入力として上記アン
ドゲート１１．１８の出力が供給されている。さらにこ
の両シフトレジスタ２０．２１のリセット入力として上
記ナントゲート１９の出力が供給されている。そして２
種類のテストモード信号Ｍｌ、Ｍ２はそれぞれの口出力
として得られるようになっている。
モード信号Ｍｌ、Ｍ２を発生するためのものであり、こ
の両シフトレジスタ２０．２１のＤ入力として上記アン
ドゲート１１．１８の出力が供給されている。さらにこ
の両シフトレジスタ２０．２１のリセット入力として上
記ナントゲート１９の出力が供給されている。そして２
種類のテストモード信号Ｍｌ、Ｍ２はそれぞれの口出力
として得られるようになっている。
もう一つのシフトレジスタ２２は上記両シフトレジスタ
２０．２１におけるデータラッチ動作を制御するクロッ
ク信号を発生するためのものであり、このシフトレジス
タ２２にはＤ入力として上記データシフト回路１５内の
初段のシフトレジスタ１１のこ出力が供給され、クロッ
ク信号として上記信号φがインバータ２３を介して供給
される。そしてこのシフトレジスタ２２の口出力がクロ
ック信号として上記シフトレジスタ２０．２１に供給さ
れる。
２０．２１におけるデータラッチ動作を制御するクロッ
ク信号を発生するためのものであり、このシフトレジス
タ２２にはＤ入力として上記データシフト回路１５内の
初段のシフトレジスタ１１のこ出力が供給され、クロッ
ク信号として上記信号φがインバータ２３を介して供給
される。そしてこのシフトレジスタ２２の口出力がクロ
ック信号として上記シフトレジスタ２０．２１に供給さ
れる。
次に上記のような構成の回路の動作を第２図および第３
図のタイミングチャートを用いて説明する。
図のタイミングチャートを用いて説明する。
まず初めに、パターンデータＱｉｎとして第２図に示す
ようにクロック信号φの３ピツトの期間“１”にされた
ものを外部端子１Ｇから順次入力する。このパターンデ
ータＱｉｎはデータシフト回路１５によりクロック信号
φに同期して１ビツトずつ順次シフトされるので、デー
タシフト回路１５を構成する４ｇＪのシフトレジスタ１
１ないし１４の各口出力Ｑ１ないしＱ４は第２図に示す
ように°゛１″１″期間ツトずつずれた状態となる。そ
してシフトレジスタ１１ないし１４の各口出力Ｑ１ない
しＱ４が全て１′′にされると、ナントゲート１９の出
力Ｎが始めて０゛′になり、これによりシフトレジスタ
２０および２１がリセットされてテストモード信号Ｍ１
．Ｍ２が共に“ＯＩＩにされる。
ようにクロック信号φの３ピツトの期間“１”にされた
ものを外部端子１Ｇから順次入力する。このパターンデ
ータＱｉｎはデータシフト回路１５によりクロック信号
φに同期して１ビツトずつ順次シフトされるので、デー
タシフト回路１５を構成する４ｇＪのシフトレジスタ１
１ないし１４の各口出力Ｑ１ないしＱ４は第２図に示す
ように°゛１″１″期間ツトずつずれた状態となる。そ
してシフトレジスタ１１ないし１４の各口出力Ｑ１ない
しＱ４が全て１′′にされると、ナントゲート１９の出
力Ｎが始めて０゛′になり、これによりシフトレジスタ
２０および２１がリセットされてテストモード信号Ｍ１
．Ｍ２が共に“ＯＩＩにされる。
次にパターンデータＱｉｎとして任意ビットだけ“０″
を入力した後、１１０ ｎ、“′Ｏ”、１″、“０パか
らなる４ビツトのパターンを外部端子１６から順次入力
する。このときのパターンデータも上記の場合と同様に
、データシフト回路１５により１ビツトずつ順次シフト
されるので、データシフト回路１５を構成する４個のシ
フトレジスタ１１ないし１４の各口出力Ｑ１ないしＱ４
は１ビツトずつずれた状態となる。
を入力した後、１１０ ｎ、“′Ｏ”、１″、“０パか
らなる４ビツトのパターンを外部端子１６から順次入力
する。このときのパターンデータも上記の場合と同様に
、データシフト回路１５により１ビツトずつ順次シフト
されるので、データシフト回路１５を構成する４個のシ
フトレジスタ１１ないし１４の各口出力Ｑ１ないしＱ４
は１ビツトずつずれた状態となる。
他方、シフトレジスタ２２はクロック信号φの反転信号
、すなわちクロック信号φに対して半ビットずれた信号
に同期してデータシフト回路１５内の初段のシフトレジ
スタ１１の口出力を内部に取り込むため、このシフトレ
ジスタ２２のＱ出力口２２は前記のような４ビツトのパ
ターンを入力した後、４ビツトパターンが最終段のシフ
トレジスタ１４にシフトされてから“０”から“１″に
立ち上がる。
、すなわちクロック信号φに対して半ビットずれた信号
に同期してデータシフト回路１５内の初段のシフトレジ
スタ１１の口出力を内部に取り込むため、このシフトレ
ジスタ２２のＱ出力口２２は前記のような４ビツトのパ
ターンを入力した後、４ビツトパターンが最終段のシフ
トレジスタ１４にシフトされてから“０”から“１″に
立ち上がる。
しかもこのＱ出力口２２は前記クロック信号φの変化点
の中間で１″に立ち上がる。このシフトレジスタ２２の
Ｑ出力口２２が１′に立ち上がるとき、アンドゲート１
７に入力されているシフトレジスタ１２のＱ出力口２、
シフトレジスタ１３のＱ出力口３およびシフトレジスタ
１４のご出力口４は共に“１“にされており、アンドゲ
ート１７の出力も１″にされている。このため、シフト
レジスタ２２のＱ出力Ｑ２２が“１”に立ち上がると、
上記アンドゲート１７の゛１″出力がシフトレジスタ２
０に取り込まれ、この後、テストモード信号Ｍ１が“１
″にされる。従ってこのように“１ｎにされたテストモ
ード信＠Ｍ１を用いて内部でテストモードを設定すれば
、従来と同様に機能テスト、直流テスト等各種検証テス
トのための回路設定を行なうことができる。
の中間で１″に立ち上がる。このシフトレジスタ２２の
Ｑ出力口２２が１′に立ち上がるとき、アンドゲート１
７に入力されているシフトレジスタ１２のＱ出力口２、
シフトレジスタ１３のＱ出力口３およびシフトレジスタ
１４のご出力口４は共に“１“にされており、アンドゲ
ート１７の出力も１″にされている。このため、シフト
レジスタ２２のＱ出力Ｑ２２が“１”に立ち上がると、
上記アンドゲート１７の゛１″出力がシフトレジスタ２
０に取り込まれ、この後、テストモード信号Ｍ１が“１
″にされる。従ってこのように“１ｎにされたテストモ
ード信＠Ｍ１を用いて内部でテストモードを設定すれば
、従来と同様に機能テスト、直流テスト等各種検証テス
トのための回路設定を行なうことができる。
第３図は上記実施例回路の異なる動作を示すタイミング
チャートである。この場合には上記と同様にしてシフト
レジスタ２０および２１のリセットを行なった後、パタ
ーンデータＤｉｎとして“０゛°、“１”、“１”、“
０”からなる４ビツトのパターンを外部端子１６から順
次入力するようにしたものである。この場合、シフトレ
ジスタ２２のＱ出力Ｑ２２“０”から“１”に立ち上が
るとき、アンドゲート１８に入力されているシフトレジ
スタ１２のＱ出力Ｑ２、シフトレジスタ１３のＱ出力Ｑ
３およびシフトレジスタ１４のｄ出力ロ４が共に１″に
されており、このアンドゲート１８の出力が“１″にさ
れている。このため、シフトレジスタ２２のＱ出力Ｑ２
２が“１″に立ち上がると、上記アンドゲート１８の“
１″出力がシフトレジスタ２１に取り込まれ、この後、
テストモード信号Ｍ２が“１”にされる。従ってこの場
合にはテストモード信号Ｍ２による機能テスト、直流テ
スト等各種検証テストのための回路設定が行われる。
チャートである。この場合には上記と同様にしてシフト
レジスタ２０および２１のリセットを行なった後、パタ
ーンデータＤｉｎとして“０゛°、“１”、“１”、“
０”からなる４ビツトのパターンを外部端子１６から順
次入力するようにしたものである。この場合、シフトレ
ジスタ２２のＱ出力Ｑ２２“０”から“１”に立ち上が
るとき、アンドゲート１８に入力されているシフトレジ
スタ１２のＱ出力Ｑ２、シフトレジスタ１３のＱ出力Ｑ
３およびシフトレジスタ１４のｄ出力ロ４が共に１″に
されており、このアンドゲート１８の出力が“１″にさ
れている。このため、シフトレジスタ２２のＱ出力Ｑ２
２が“１″に立ち上がると、上記アンドゲート１８の“
１″出力がシフトレジスタ２１に取り込まれ、この後、
テストモード信号Ｍ２が“１”にされる。従ってこの場
合にはテストモード信号Ｍ２による機能テスト、直流テ
スト等各種検証テストのための回路設定が行われる。
このように上記実施例回路ではテスト回路用としてただ
一つの外部端子１６を設け、この端子１６に所定のパタ
ーンデータＤｉｎを入力することにより２種類のテスト
モード信号Ｍ１．Ｍ２を発生させるようにしているので
、外部端子の数は従来回路で必要としていた２本に比べ
て１本に削減できる。また、データシフト回路１５内の
シフトレジスタの接続数を増加させることにより、テス
トモード信号の種類を増加させることができ、これによ
り任意のテストモードをただ一つの外部端子を用いて外
部から自由に設定することができる。
一つの外部端子１６を設け、この端子１６に所定のパタ
ーンデータＤｉｎを入力することにより２種類のテスト
モード信号Ｍ１．Ｍ２を発生させるようにしているので
、外部端子の数は従来回路で必要としていた２本に比べ
て１本に削減できる。また、データシフト回路１５内の
シフトレジスタの接続数を増加させることにより、テス
トモード信号の種類を増加させることができ、これによ
り任意のテストモードをただ一つの外部端子を用いて外
部から自由に設定することができる。
［発明の効果］
以上説明したようにこの発明によれば、テストな
に必要ｆ外部端子の数を従来よりも削減することができ
、しかも任意のテストモードが外部から自由に設定する
ことができるテスト回路を提供することができる。
、しかも任意のテストモードが外部から自由に設定する
ことができるテスト回路を提供することができる。
第１図はこの発明に係るテスト回路の構成を示す回路図
、第２図および第３図はそれぞれ上記実施例回路の動作
を示すタイミングチャート、第４図は従来回路の回路図
、第５図は上記従来回路の動作を示すタイミングチャー
トである。 １１、１２．１３．１４．２０．２１．２２・・・シフ
トレジスタ、１５・・・データシフト回路、１６・・・
外部端子、１７．１８・・・アンドゲート、１９・・・
ナントゲート、２３・・・インバータ。 出願人代理人 弁理士 鈴江武彦 第 ２ 図φ −１七− Ｍ２ ｍ−一一一一「−一一
、第２図および第３図はそれぞれ上記実施例回路の動作
を示すタイミングチャート、第４図は従来回路の回路図
、第５図は上記従来回路の動作を示すタイミングチャー
トである。 １１、１２．１３．１４．２０．２１．２２・・・シフ
トレジスタ、１５・・・データシフト回路、１６・・・
外部端子、１７．１８・・・アンドゲート、１９・・・
ナントゲート、２３・・・インバータ。 出願人代理人 弁理士 鈴江武彦 第 ２ 図φ −１七− Ｍ２ ｍ−一一一一「−一一
Claims (2)
- （１）複数ビットのデータからなる所定のパターンが供
給される外部端子と、任意の数のデータシフト手段が多
段接続され、初段のデータシフト手段に上記パターンが
入力されるデータシフト回路と、上記複数のデータシフ
ト手段の特定の出力状態を検出する少なくとも一つの第
１ゲート回路と、上記第１ゲート回路の出力をラッチす
るラッチ回路と、上記外部端子に供給される特定のパタ
ーンを検出することにより上記ラッチ回路をリセットす
るためのリセット信号を発生する第２ゲート回路とを具
備し、上記ラッチ回路の出力をテストモード信号として
使用するようにしたことを特徴とするテスト回路。 - （２）前記ラッチ回路は、クロック信号および上記外部
端子に供給されるパターンに基づきラッチ制御信号発生
手段で発生されるラッチ制御信号によって制御される特
許請求の範囲第１項に記載のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089977A JPS61247984A (ja) | 1985-04-26 | 1985-04-26 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089977A JPS61247984A (ja) | 1985-04-26 | 1985-04-26 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61247984A true JPS61247984A (ja) | 1986-11-05 |
| JPH0582905B2 JPH0582905B2 (ja) | 1993-11-22 |
Family
ID=13985728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60089977A Granted JPS61247984A (ja) | 1985-04-26 | 1985-04-26 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61247984A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2634299A1 (fr) * | 1988-07-18 | 1990-01-19 | Samsung Electronics Co Ltd | Circuit de reconnaissance de codes sequentiels programmables |
| EP0471541A2 (en) * | 1990-08-17 | 1992-02-19 | STMicroelectronics, Inc. | A semiconductor memory with multiple clocking for test mode entry |
| EP0471544A2 (en) * | 1990-08-17 | 1992-02-19 | STMicroelectronics, Inc. | Semiconductor memory with a sequence of clocked access codes for test mode entry |
| NL9401450A (nl) * | 1993-09-06 | 1995-04-03 | Mitsubishi Electric Corp | Signaalkeuzeinrichting. |
| US5706232A (en) * | 1990-08-17 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with multiple clocking for test mode entry |
-
1985
- 1985-04-26 JP JP60089977A patent/JPS61247984A/ja active Granted
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|---|---|---|---|---|
| FR2634299A1 (fr) * | 1988-07-18 | 1990-01-19 | Samsung Electronics Co Ltd | Circuit de reconnaissance de codes sequentiels programmables |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582905B2 (ja) | 1993-11-22 |
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