JPH0346821A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0346821A JPH0346821A JP1183490A JP18349089A JPH0346821A JP H0346821 A JPH0346821 A JP H0346821A JP 1183490 A JP1183490 A JP 1183490A JP 18349089 A JP18349089 A JP 18349089A JP H0346821 A JPH0346821 A JP H0346821A
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- JP
- Japan
- Prior art keywords
- clock
- phase
- blocks
- block
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000010998 test method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- MEFOUWRMVYJCQC-UHFFFAOYSA-N rimsulfuron Chemical compound CCS(=O)(=O)C1=CC=CN=C1S(=O)(=O)NC(=O)NC1=NC(OC)=CC(OC)=N1 MEFOUWRMVYJCQC-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に試験回路を有する
ゲートアレイ形半導体集積回路に関する。
ゲートアレイ形半導体集積回路に関する。
従来、この種の半導体集積回路のスキャンバステスト法
では、順序回路内の状態を決定するすべての記憶素子（
フリップフロップ）がスキャンモードの時に１つのレジ
スタとして動作する際に、１相クロツクを用いることに
より外部端子からすべてのフリップフロップに任意の値
を自由に設定可能とし、その順序回路の内部状態が自由
に作り出せる。また、このシフトレジスタを介して順序
回路内の内部状態を読み出すことができる構成となって
いた。
では、順序回路内の状態を決定するすべての記憶素子（
フリップフロップ）がスキャンモードの時に１つのレジ
スタとして動作する際に、１相クロツクを用いることに
より外部端子からすべてのフリップフロップに任意の値
を自由に設定可能とし、その順序回路の内部状態が自由
に作り出せる。また、このシフトレジスタを介して順序
回路内の内部状態を読み出すことができる構成となって
いた。
第３図は従来の半導体集積回路の一例を示すブロック図
、第４図は第３図におけるスキャンパスタイムチャート
である。
、第４図は第３図におけるスキャンパスタイムチャート
である。
各機能ごとにまとめられたブロック５，６，７゜８にデ
ータ入力端子１から入力されるシリアルデータ（以下Ｄ
Ｉ）をクロック入力端子２に１相クロツク（以下ＣＬＫ
）を入力して内部のフリップフロップ（以下ＦＦ）９．
１０．〜１５，１６に設定する。
ータ入力端子１から入力されるシリアルデータ（以下Ｄ
Ｉ）をクロック入力端子２に１相クロツク（以下ＣＬＫ
）を入力して内部のフリップフロップ（以下ＦＦ）９．
１０．〜１５，１６に設定する。
スキャン動作時には第４図に示すように、ＤＩがブロッ
ク５のＦＦｌ０の出力Ｑに出力されると、正常動作は実
線で示した様にＩＣＬＫ分遅れてブロック６のＦＦＩＩ
の出力Ｑに出力される。今、クロックの分配回路の遅延
差によりブロック６のＦＦｌ１． １．２のクロック入
力が遅れるような回路のときは、ＦＦｌ０の出力Ｑの反
転したデータかＦＦＩＩの入力りに入力され、破線図示
のようにデータすり抜けが発生する。
ク５のＦＦｌ０の出力Ｑに出力されると、正常動作は実
線で示した様にＩＣＬＫ分遅れてブロック６のＦＦＩＩ
の出力Ｑに出力される。今、クロックの分配回路の遅延
差によりブロック６のＦＦｌ１． １．２のクロック入
力が遅れるような回路のときは、ＦＦｌ０の出力Ｑの反
転したデータかＦＦＩＩの入力りに入力され、破線図示
のようにデータすり抜けが発生する。
上述した従来の半導体集積回路のスキャンパスデスト法
では、１相クロツクによってシフトレジスタ構成となっ
ているＦＦを設定しているので、各ＦＦのクロック分配
のスキューにより誤動作が起きるという欠点がある。
では、１相クロツクによってシフトレジスタ構成となっ
ているＦＦを設定しているので、各ＦＦのクロック分配
のスキューにより誤動作が起きるという欠点がある。
本発明の半導体集積回路は、複数のブロックに分割した
回路の各ブロック内のフリップフロップを直列に接続し
この同一ブロック内の前記フリップフロップのクロック
入力には同一のクロ・ツク信号を供給するシフトパスを
有し、前記各ブロックのシフトパス間に若番から順次増
加する遅延時間を持たせて偶数段目の前記ブロックには
第１のクロックを入力し奇数段目の前記ブロックには前
記第１のクロックとは位相の異なる第２のクロ・ツクを
入力して構成することを特徴とする。
回路の各ブロック内のフリップフロップを直列に接続し
この同一ブロック内の前記フリップフロップのクロック
入力には同一のクロ・ツク信号を供給するシフトパスを
有し、前記各ブロックのシフトパス間に若番から順次増
加する遅延時間を持たせて偶数段目の前記ブロックには
第１のクロックを入力し奇数段目の前記ブロックには前
記第１のクロックとは位相の異なる第２のクロ・ツクを
入力して構成することを特徴とする。
次に本発明について第１図、第２図を参照して説明する
。
。
第１図は本発明の半導体集積回路の一実施例を示すブロ
ック図、第２図は第１図の動作を説明するためのタイム
チャートである。
ック図、第２図は第１図の動作を説明するためのタイム
チャートである。
各機能ごとにまとめられたブロック４，５．６７にデー
タ入力端子１から入力されるＤＩを、クロック入力端子
２，３にそれぞれ入力される第１相クロツク（以下ＣＬ
Ａ）、ＣＬＡの裏位相の第２相クロツク（以下ＣＬＢ）
を使用して、各ブロック内のＦＦ９，１０．〜１５，１
６に設定する。
タ入力端子１から入力されるＤＩを、クロック入力端子
２，３にそれぞれ入力される第１相クロツク（以下ＣＬ
Ａ）、ＣＬＡの裏位相の第２相クロツク（以下ＣＬＢ）
を使用して、各ブロック内のＦＦ９，１０．〜１５，１
６に設定する。
このような構成にすると、第２図に示すように、どのブ
ロック５，６，７，８．においてもタロツクスキューに
よるデータすり抜けは発生しない。
ロック５，６，７，８．においてもタロツクスキューに
よるデータすり抜けは発生しない。
なお、本実施例では、各ブロック５，６，７゜８内のス
キャン用のＦＦは２段のみで構成しであるが、このＦＦ
の段数は任意の段数としてよい。
キャン用のＦＦは２段のみで構成しであるが、このＦＦ
の段数は任意の段数としてよい。
以上説明したように本発明は、第１相クロツクとこれと
位相の異なる第２相クロツクとを使用することにより、
クロックスキューを考えることなく容易にスキャンパス
を組込むことができる効果がある。
位相の異なる第２相クロツクとを使用することにより、
クロックスキューを考えることなく容易にスキャンパス
を組込むことができる効果がある。
１・・・データ入力端子、２，３・・・クロック入力端
子、４・・・スキャンデータ出力端子、５，６．７８・
・・ブロック、９．〜１６・・・フリップフロップ（Ｆ
Ｆ）、１７．〜２０・・・ファンアウト調整用バ・ソフ
ァ。
子、４・・・スキャンデータ出力端子、５，６．７８・
・・ブロック、９．〜１６・・・フリップフロップ（Ｆ
Ｆ）、１７．〜２０・・・ファンアウト調整用バ・ソフ
ァ。
Claims (1)
- 複数のブロックに分割した回路の各ブロック内のフリ
ップフロップを直列に接続しこの同一ブロック内の前記
フリップフロップのクロック入力には同一のクロック信
号を供給するシフトパスを有し、前記各ブロックのシフ
トパス間に若番から順次増加する遅延時間を持たせて偶
数段目の前記ブロックには第１のクロックを入力し奇数
段目の前記ブロックには前記第１のクロックとは位相の
異なる第２のクロックを入力して構成することを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183490A JPH0346821A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183490A JPH0346821A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346821A true JPH0346821A (ja) | 1991-02-28 |
Family
ID=16136731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183490A Pending JPH0346821A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719504A (en) * | 1995-01-27 | 1998-02-17 | Nec Corporation | Semiconductor device having a scan path |
-
1989
- 1989-07-14 JP JP1183490A patent/JPH0346821A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719504A (en) * | 1995-01-27 | 1998-02-17 | Nec Corporation | Semiconductor device having a scan path |
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