JPH05273314A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
- Publication number
- JPH05273314A JPH05273314A JP4071872A JP7187292A JPH05273314A JP H05273314 A JPH05273314 A JP H05273314A JP 4071872 A JP4071872 A JP 4071872A JP 7187292 A JP7187292 A JP 7187292A JP H05273314 A JPH05273314 A JP H05273314A
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- JP
- Japan
- Prior art keywords
- circuit
- test
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- signal
- level
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Abstract
(57)【要約】
【目的】多くの機能をテストができる。
【構成】外部入力端子ＴＩ１，ＴＩ２に接続し、クロッ
ク信号Ｃにおり制御されるフリップフロップ回路ＦＦ１
１〜ＦＦ１４，ＦＦ２１〜ＦＦ２４が直列に接続された
シフトレジスタ１，２を並列に配置しており、シフトレ
ジスタ１，２からの出力節点Ｑ１１〜Ｑ１３，Ｑ２１〜
Ｑ２３の信号を入力するデコーダ回路３と、シフトレジ
スタ１，２からの全ての出力信号が出揃ったことを判定
するリングカウンタ回路６とを有する。 【効果】従来の回路よりも少ない端子で多くのテストモ
ードを作ることが可能で、またセキュリティ回路として
応用できる。
ク信号Ｃにおり制御されるフリップフロップ回路ＦＦ１
１〜ＦＦ１４，ＦＦ２１〜ＦＦ２４が直列に接続された
シフトレジスタ１，２を並列に配置しており、シフトレ
ジスタ１，２からの出力節点Ｑ１１〜Ｑ１３，Ｑ２１〜
Ｑ２３の信号を入力するデコーダ回路３と、シフトレジ
スタ１，２からの全ての出力信号が出揃ったことを判定
するリングカウンタ回路６とを有する。 【効果】従来の回路よりも少ない端子で多くのテストモ
ードを作ることが可能で、またセキュリティ回路として
応用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体論理集積回路に関
し、特にテストモードの設定回路に関する。
し、特にテストモードの設定回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の集積度が増し、
さらに高機能化されているため、半導体論理集積回路の
テストも多くの機能をテストしなければならず、そのた
め多くのテストモードの設定が必要となってきている。
さらに高機能化されているため、半導体論理集積回路の
テストも多くの機能をテストしなければならず、そのた
め多くのテストモードの設定が必要となってきている。
【０００３】半導体論理集積回路において、内部回路が
正常に動作しているかどうかを確認するために、一般に
内部にテスト回路を備えて外部からの信号入力によっ
て、このテスト回路を動作させて内部の回路をテストす
ることが行われている。
正常に動作しているかどうかを確認するために、一般に
内部にテスト回路を備えて外部からの信号入力によっ
て、このテスト回路を動作させて内部の回路をテストす
ることが行われている。
【０００４】図３は従来の半導体論理集積回路の一例の
ブロック図であり、テスト端子ＴＩと三値入力回路７を
有し、このテスト回路から出力される信号Ｓ７ａ，Ｓ７
ｂは図４に示すタイミングチャートに示すように動作す
る。
ブロック図であり、テスト端子ＴＩと三値入力回路７を
有し、このテスト回路から出力される信号Ｓ７ａ，Ｓ７
ｂは図４に示すタイミングチャートに示すように動作す
る。
【０００５】すならち、テスト信号入力端子ＴＩからの
テスト入力信号ＳＩが時点ａのときに、高電圧レベル
“ＶＨ”まで上がると、三値入力回路７の出力信号Ｓ７
ａは“ＶＨ”のレベルで“Ｈ”レベルに変化し、出力信
号Ｓ７ｂは、“ＶＤ”のレベルで“Ｈ”レベルに変化し
て、出力信号Ｓ７ａ，Ｓ７ｂが共に“Ｈ”レベルの期間
はテストモードとして設定することができる。
テスト入力信号ＳＩが時点ａのときに、高電圧レベル
“ＶＨ”まで上がると、三値入力回路７の出力信号Ｓ７
ａは“ＶＨ”のレベルで“Ｈ”レベルに変化し、出力信
号Ｓ７ｂは、“ＶＤ”のレベルで“Ｈ”レベルに変化し
て、出力信号Ｓ７ａ，Ｓ７ｂが共に“Ｈ”レベルの期間
はテストモードとして設定することができる。
【０００６】さらに、テスト入力信号ＳＩが時点ｂのと
きに、“ＶＨ”から“ＶＤ”のレベルに下がると、出力
信号Ｓ７ａは“Ｌ”レベルを出力し、かつ出力信号Ｓ７
ｂは“Ｈ”レベルを保持し、出力信号Ｓ７ａ，Ｓ７ｂが
それぞれ“Ｌ”レベルと“Ｈ”レベルである期間はテス
トモードとして設定することができる。
きに、“ＶＨ”から“ＶＤ”のレベルに下がると、出力
信号Ｓ７ａは“Ｌ”レベルを出力し、かつ出力信号Ｓ７
ｂは“Ｈ”レベルを保持し、出力信号Ｓ７ａ，Ｓ７ｂが
それぞれ“Ｌ”レベルと“Ｈ”レベルである期間はテス
トモードとして設定することができる。
【０００７】また、テスト入力信号ＳＩが時点ｃのと
き、“ＶＤ”レベルか“Ｌ”レベルに下がり、実使用モ
ードを設定することができる。
き、“ＶＤ”レベルか“Ｌ”レベルに下がり、実使用モ
ードを設定することができる。
【０００８】このように、従来の半導体論理集積回路に
おけるテスト回路では、一つのテスト信号入力端子ＴＩ
からテスト入力信号ＳＩによって、テストモードを設定
する場合に、テストモード，テストモードおよび実
使用モードの３つの限られたテストモードを設定する。
おけるテスト回路では、一つのテスト信号入力端子ＴＩ
からテスト入力信号ＳＩによって、テストモードを設定
する場合に、テストモード，テストモードおよび実
使用モードの３つの限られたテストモードを設定する。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
論理集積回路におけるテスト回路では、テストモード
，テストモードおよび実使用モードの三通りになっ
ているので、高機能化した半導体論理集積回路をテスト
する時に、限られた部分のテストしか出来ないという欠
点があった。
論理集積回路におけるテスト回路では、テストモード
，テストモードおよび実使用モードの三通りになっ
ているので、高機能化した半導体論理集積回路をテスト
する時に、限られた部分のテストしか出来ないという欠
点があった。
【００１０】また、多くのテストモードが必要な場合
に、テスト用端子が数多く必要となってしまうという欠
点もあった。
に、テスト用端子が数多く必要となってしまうという欠
点もあった。
【００１１】
【課題を解決するための手段】本発明の半導体論理集積
回路は、シフトレジスタとデコーダを有する半導体集積
回路において、ｍ本の入力信号とクロック信号により、
前記ｍ本の入力信号を各々次段へ伝えるｎ個のラッチを
有するシフトレジスタ群と、該シフトレジスタ群からの
信号を入力するデコーダ回路と、前記クロック信号をカ
ウントして前記シフトレジスタ群からの信号を同期させ
る信号を前記デコーダ回路に出力するカウンタ回路とを
含んで構成されている。
回路は、シフトレジスタとデコーダを有する半導体集積
回路において、ｍ本の入力信号とクロック信号により、
前記ｍ本の入力信号を各々次段へ伝えるｎ個のラッチを
有するシフトレジスタ群と、該シフトレジスタ群からの
信号を入力するデコーダ回路と、前記クロック信号をカ
ウントして前記シフトレジスタ群からの信号を同期させ
る信号を前記デコーダ回路に出力するカウンタ回路とを
含んで構成されている。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図で図２は図１
のブロックの動作を説明するために示す各信号のタイミ
ングチャートである。
る。図１は本発明の一実施例のブロック図で図２は図１
のブロックの動作を説明するために示す各信号のタイミ
ングチャートである。
【００１３】テスト信号入力端子ＴＩ１，ＴＩ２にはそ
れぞれテスト入力信号ＳＩ１，ＳＩ２が入力され、シフ
トレジスタ１はフリップフロップＦＦ１１〜ＦＦ１４，
ＦＦ１４を直列に接続し、シフトレジスタ２はフリップ
フロップＦＦ２１〜ＦＦ２４を直列に接続している。リ
ングカウンタ４はデコーダ３の出力を入力するリセット
付フリップフロップＲＦ１〜ＲＦ４と、それらの出力を
入力するＮＯＲ回路５およびＡＮＤ回路６を有し、リセ
ット端子ＴＲを有している。ここでクロック端子ＴＣに
はクロック信号ＣＫが入力している。図２に示す時点ａ
〜ｄはその立ち上がりタイミングをあらわす。
れぞれテスト入力信号ＳＩ１，ＳＩ２が入力され、シフ
トレジスタ１はフリップフロップＦＦ１１〜ＦＦ１４，
ＦＦ１４を直列に接続し、シフトレジスタ２はフリップ
フロップＦＦ２１〜ＦＦ２４を直列に接続している。リ
ングカウンタ４はデコーダ３の出力を入力するリセット
付フリップフロップＲＦ１〜ＲＦ４と、それらの出力を
入力するＮＯＲ回路５およびＡＮＤ回路６を有し、リセ
ット端子ＴＲを有している。ここでクロック端子ＴＣに
はクロック信号ＣＫが入力している。図２に示す時点ａ
〜ｄはその立ち上がりタイミングをあらわす。
【００１４】次に動作を説明すると、まずリングカウン
タ４の内容をクリアするために、リセット端子ＴＲに
“Ｌ”レベルのリセット信号Ｒ入力する。すると、カウ
ンタ４のリセットフリップフロップＲＦ１〜ＲＦ４のそ
れぞれの出力節点Ｃ１〜Ｃ４は、“Ｌ”レベルを出力す
る。この時ＮＯＲ回路５は“Ｈ”レベルを出力し、ＡＮ
Ｄ回路６の出力点Ｄは“Ｌ”レベルとなる。
タ４の内容をクリアするために、リセット端子ＴＲに
“Ｌ”レベルのリセット信号Ｒ入力する。すると、カウ
ンタ４のリセットフリップフロップＲＦ１〜ＲＦ４のそ
れぞれの出力節点Ｃ１〜Ｃ４は、“Ｌ”レベルを出力す
る。この時ＮＯＲ回路５は“Ｈ”レベルを出力し、ＡＮ
Ｄ回路６の出力点Ｄは“Ｌ”レベルとなる。
【００１５】次に時点ｔ１でリセット端子ＴＲから
“Ｈ”レベルのリセット信号Ｒが入力されると、節点Ｄ
は“Ｌ”レベルから“Ｈ”レベルへ変化する。また同時
に、シフトレジスタ１の入力端子ＴＩ１とシフトレジス
タ２の入力端子ＴＩ２に、それぞれテスト用の入力信号
ＳＩ１，ＳＩ２を入力する。
“Ｈ”レベルのリセット信号Ｒが入力されると、節点Ｄ
は“Ｌ”レベルから“Ｈ”レベルへ変化する。また同時
に、シフトレジスタ１の入力端子ＴＩ１とシフトレジス
タ２の入力端子ＴＩ２に、それぞれテスト用の入力信号
ＳＩ１，ＳＩ２を入力する。
【００１６】カウンタ４の各リセットフリップフロップ
ＲＦ１〜ＲＦ４は矢印に示すクロックＣＫの各立ち上が
りと同期して、前段のフリップフロップＲＦ１〜ＲＦ３
のデータを順に後へシフトしてゆくので、まず時点ａで
は節点Ｄのデータ“Ｈ”かフリップフロップＲＦ１に読
み入れてその出力節点Ｃ１が“Ｌ”レベルから“Ｈ”レ
ベルに変化する。この時点ａのＮＯＲ回路５の出力信号
Ｓ５は“Ｈ”から“Ｌ”に変化して、ＡＮＤ回路６の出
力節点Ｄは“Ｈ”から“Ｌ”レベルに変化する。
ＲＦ１〜ＲＦ４は矢印に示すクロックＣＫの各立ち上が
りと同期して、前段のフリップフロップＲＦ１〜ＲＦ３
のデータを順に後へシフトしてゆくので、まず時点ａで
は節点Ｄのデータ“Ｈ”かフリップフロップＲＦ１に読
み入れてその出力節点Ｃ１が“Ｌ”レベルから“Ｈ”レ
ベルに変化する。この時点ａのＮＯＲ回路５の出力信号
Ｓ５は“Ｈ”から“Ｌ”に変化して、ＡＮＤ回路６の出
力節点Ｄは“Ｈ”から“Ｌ”レベルに変化する。
【００１７】次に時点ｂではＣ１のデータをリセットフ
リップフロップＲＦ２が読み込んで、出力点Ｃ２は
“Ｌ”から“Ｈ”へ変化し、Ｄ点のデータをＲＦ１が読
み込んで出力点Ｃ１も“Ｈ”から“Ｌ”へ変化する。時
点ｃではＣ２のデータをＲＦ３が読み込んで、出力点Ｃ
３は“Ｌ”から“Ｈ”へ節点Ｃ１のデータをＲＦ２が読
み込んで、出力点Ｃ２は“Ｈ”から“Ｌ”へ変化する。
リップフロップＲＦ２が読み込んで、出力点Ｃ２は
“Ｌ”から“Ｈ”へ変化し、Ｄ点のデータをＲＦ１が読
み込んで出力点Ｃ１も“Ｈ”から“Ｌ”へ変化する。時
点ｃではＣ２のデータをＲＦ３が読み込んで、出力点Ｃ
３は“Ｌ”から“Ｈ”へ節点Ｃ１のデータをＲＦ２が読
み込んで、出力点Ｃ２は“Ｈ”から“Ｌ”へ変化する。
【００１８】時点ｄ点では節点Ｃ３のデータをＲＦ４が
読み込んで、出力点Ｃ４は“Ｌ”から“Ｈ”へ、Ｃ２の
データをＲＦ３が読み込んで出力点Ｃ３は“Ｈ”から
“Ｌ”へ変わる。このようにクロックの立ちあがりタイ
ミングと同期して、ＤのデータをＲＦ１からＲＦ４へと
順次シフトしてゆく。
読み込んで、出力点Ｃ４は“Ｌ”から“Ｈ”へ、Ｃ２の
データをＲＦ３が読み込んで出力点Ｃ３は“Ｈ”から
“Ｌ”へ変わる。このようにクロックの立ちあがりタイ
ミングと同期して、ＤのデータをＲＦ１からＲＦ４へと
順次シフトしてゆく。
【００１９】シフトレジスタ１，シフトレジスタ２もク
ロック端子Ｃからのクロックに同期してＩ１，Ｉ２のデ
ータを順次後段に読み込んでゆき、時点ｄでラッチの最
終段ＦＦ１４とＦＦ２４にデータが読み込まれ、ＦＦ１
４の出力点Ｑ１４とＦＦ２４の出力点Ｑ２４が出力され
た後、リセット信号をＬにしてカウンタ４のシフトを停
止する。
ロック端子Ｃからのクロックに同期してＩ１，Ｉ２のデ
ータを順次後段に読み込んでゆき、時点ｄでラッチの最
終段ＦＦ１４とＦＦ２４にデータが読み込まれ、ＦＦ１
４の出力点Ｑ１４とＦＦ２４の出力点Ｑ２４が出力され
た後、リセット信号をＬにしてカウンタ４のシフトを停
止する。
【００２０】シフトレジスタ１の各出力点Ｑ１１〜Ｑ１
４及びシフトレジスタ２の各出力点Ｑ２１〜Ｑ２４及び
前記カウンタ４の出力信号Ｃ４はデコーダ３の入力とな
る。
４及びシフトレジスタ２の各出力点Ｑ２１〜Ｑ２４及び
前記カウンタ４の出力信号Ｃ４はデコーダ３の入力とな
る。
【００２１】この時カウンタ４の出力Ｃ４はデコーダ３
の制御信号となっているので、例えば、デコーダ３をＮ
ＡＮＤ構成とした場合、Ｃ４が“Ｈ”となる時のみ、シ
フトレジスタ１，２をデコード出力したＯ１〜Ｏ２５６
は、いずれかの信号のみアクティブ“Ｌ”となる。
の制御信号となっているので、例えば、デコーダ３をＮ
ＡＮＤ構成とした場合、Ｃ４が“Ｈ”となる時のみ、シ
フトレジスタ１，２をデコード出力したＯ１〜Ｏ２５６
は、いずれかの信号のみアクティブ“Ｌ”となる。
【００２２】以上のように、入力端子Ｉ１，Ｉ２からの
入力信号をシフトすることによって、デコーダ回路の出
力信号を変化させて第１の実施例の場合は、最大２５６
のテストモードを選択することができる。
入力信号をシフトすることによって、デコーダ回路の出
力信号を変化させて第１の実施例の場合は、最大２５６
のテストモードを選択することができる。
【００２３】また、第２の実施例としてラッチ回路を、
ｎ個直列に接続したシフトレジスタを、ｍ本のテスト入
力信号に対して並列に増やしたテスト回路であり、最大
２ｍ×ｎ種まで、テストモードを自由に選択できる。
ｎ個直列に接続したシフトレジスタを、ｍ本のテスト入
力信号に対して並列に増やしたテスト回路であり、最大
２ｍ×ｎ種まで、テストモードを自由に選択できる。
【００２４】また、テストモードを自由に選択するとい
う利用法の他に、入力端子への入力端子を端子ごとに変
えることによって、デコード方法を暗号化し、容易にテ
ストモードに入ることを防ぐセキュリティ回路としても
使用することができる。
う利用法の他に、入力端子への入力端子を端子ごとに変
えることによって、デコード方法を暗号化し、容易にテ
ストモードに入ることを防ぐセキュリティ回路としても
使用することができる。
【００２５】
【発明の効果】以上説明したように本発明によれば、従
来の回路と比較して少ないテスト信号入力端子から数多
くのテストモードを作ることが可能であり、半導体集積
回路における多種多用なテストを行えるという効果があ
る。
来の回路と比較して少ないテスト信号入力端子から数多
くのテストモードを作ることが可能であり、半導体集積
回路における多種多用なテストを行えるという効果があ
る。
【００２６】また、デコードの方法を暗号化することで
容易にテストモードに入ることを防ぐことができるた
め、セキュリティ回路としても応用できるという効果が
ある。
容易にテストモードに入ることを防ぐことができるた
め、セキュリティ回路としても応用できるという効果が
ある。
【００２７】また、本発明ではｍ本の入力端子にｎ個の
ラッチ回路を接続しているが、このようなマトリックス
構成にした場合は、１本の入力端子にｍ×ｎ個のラッチ
回路を接続した場合よりも短時間でテストモードが作れ
るというメリットがある。
ラッチ回路を接続しているが、このようなマトリックス
構成にした場合は、１本の入力端子にｍ×ｎ個のラッチ
回路を接続した場合よりも短時間でテストモードが作れ
るというメリットがある。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの動作を説明するための各信号
のタイミングチャートである。
のタイミングチャートである。
【図３】従来の半導体論理集積回路の一例のブロック図
である。
である。
【図４】図３のブロックの動作を説明するための各信号
のタイミング図である。
のタイミング図である。
１，２ シフトレジスタ ３ デコーダ ４ リングカウンタ ５ ＮＯＲ回路 ６ ＡＮＤ回路 Ｃ１〜Ｃ４ リセット付ラッチ回路の出力節点 Ｄ ＡＮＤ回路の出力節点 ＦＦ１１〜ＦＦ１４，ＦＦ２１〜ＦＦ２４ ラッチ回
路 Ｏ１〜Ｏ２５６ デコーダの出力節点 Ｑ１１〜Ｑ１３，Ｑ２１〜Ｑ２３ ラッチ回路の出力
節点 ＲＦ１〜ＲＦ４ リセット付ラッチ回路 ＴＣ クロック入力端子 ＴＩ１，ＴＩ２ テスト信号入力端子 ＴＲ リセット信号入力端子
路 Ｏ１〜Ｏ２５６ デコーダの出力節点 Ｑ１１〜Ｑ１３，Ｑ２１〜Ｑ２３ ラッチ回路の出力
節点 ＲＦ１〜ＲＦ４ リセット付ラッチ回路 ＴＣ クロック入力端子 ＴＩ１，ＴＩ２ テスト信号入力端子 ＴＲ リセット信号入力端子
Claims (1)
- 【請求項１】 シフトレジスタとデコーダを有する半導
体集積回路において、ｍ本の入力信号とクロック信号に
より、前記ｍ本の入力信号を各々次段へ伝えるｎ個のラ
ッチを有するシフトレジスタ群と、該シフトレジスタ群
からの信号を入力するデコーダ回路と、前記クロック信
号をカウントして前記シフトレジスタ群からの信号を同
期させる信号を前記デコーダ回路に出力するカウンタ回
路とを含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071872A JPH05273314A (ja) | 1992-03-30 | 1992-03-30 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071872A JPH05273314A (ja) | 1992-03-30 | 1992-03-30 | 半導体論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05273314A true JPH05273314A (ja) | 1993-10-22 |
Family
ID=13473045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071872A Withdrawn JPH05273314A (ja) | 1992-03-30 | 1992-03-30 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05273314A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618686B1 (ko) * | 2000-10-24 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 장치의 플립플롭 회로 |
| JP2019060784A (ja) * | 2017-09-27 | 2019-04-18 | 東芝情報システム株式会社 | テストモード設定回路 |
-
1992
- 1992-03-30 JP JP4071872A patent/JPH05273314A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618686B1 (ko) * | 2000-10-24 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 장치의 플립플롭 회로 |
| JP2019060784A (ja) * | 2017-09-27 | 2019-04-18 | 東芝情報システム株式会社 | テストモード設定回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |