JPH0334617A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH0334617A JPH0334617A JP1169469A JP16946989A JPH0334617A JP H0334617 A JPH0334617 A JP H0334617A JP 1169469 A JP1169469 A JP 1169469A JP 16946989 A JP16946989 A JP 16946989A JP H0334617 A JPH0334617 A JP H0334617A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- flip
- selector
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップフロップ回路に関し、特にスキャンパ
ステスト回路を構成するフリップフロップ回路に関する
。
ステスト回路を構成するフリップフロップ回路に関する
。
従来、この種のフリップフロップ回路は、第１表に示す
論理動作を行うフリップフロップ回路を使用していた。
論理動作を行うフリップフロップ回路を使用していた。
第１表
（注）α：マスク側の内部状態
すなわち、このフリップフロップ回路は、クロック信号
の立上りで入力データを読込み、立下りでデータを出力
する構成となっている。
の立上りで入力データを読込み、立下りでデータを出力
する構成となっている。
上述した従来のフリップフロップ回路は、例えば第４図
に示すようなスキャンバス回路を構成してテスト時にシ
フトレジスタ動作をさせた時には、クロック信号ＣＫの
立上りで人力データを読込み、立下りでデータを出力す
るため、クロック信号ＣＫのパルス幅を十分大きくとる
ことによってクロック信号ＣＫのスキューは無視できる
利点はあるが、一方通常動作時でも、クロック信号ＣＫ
の立上りで人力データを読込み、立下りでデータを出力
するフリップフロップ回路を使用しなければならない、
一般のロジック回路においては、第２表のような動作を
行うフリップフロップ回路が多く使用されることから、
スキャンパス回路を構成するために論理の複雑なフリッ
プフロップ回路を使用せねばならないという欠点がある
。
に示すようなスキャンバス回路を構成してテスト時にシ
フトレジスタ動作をさせた時には、クロック信号ＣＫの
立上りで人力データを読込み、立下りでデータを出力す
るため、クロック信号ＣＫのパルス幅を十分大きくとる
ことによってクロック信号ＣＫのスキューは無視できる
利点はあるが、一方通常動作時でも、クロック信号ＣＫ
の立上りで人力データを読込み、立下りでデータを出力
するフリップフロップ回路を使用しなければならない、
一般のロジック回路においては、第２表のような動作を
行うフリップフロップ回路が多く使用されることから、
スキャンパス回路を構成するために論理の複雑なフリッ
プフロップ回路を使用せねばならないという欠点がある
。
第２表
本発明の目的は、
スキャンパステスト時のシフ
トレジスク動作時は、クロック信号のスキューを無視す
ることができ、通常動作時には一般に使用されるフリッ
プフロップ動作を行なうことができ、スキャンパステス
ト回路の設計を容易にすることができるフリップフロッ
プ回路を提供することにある。
ることができ、通常動作時には一般に使用されるフリッ
プフロップ動作を行なうことができ、スキャンパステス
ト回路の設計を容易にすることができるフリップフロッ
プ回路を提供することにある。
本発明のフリップフロップ回路は、クロック信号の第１
のエツジで人力データを保持し出力する第１のラッチ回
路と、前記クロック信号を所定の時間遅延させる遅延回
路と、選択制御信号が第１のレベルのとき前記クロック
信号をそのまま出力し第２のレベルのとき前記遅延回路
からの遅延したクロック信号を出力するセレクタと、こ
のセレクタの出力信号の前記クロック信号の第１のエツ
ジと対応するエツジで前記第１のラッチ回路の出力デー
タを保持し出力する第２のラッチ回路とを有している。
のエツジで人力データを保持し出力する第１のラッチ回
路と、前記クロック信号を所定の時間遅延させる遅延回
路と、選択制御信号が第１のレベルのとき前記クロック
信号をそのまま出力し第２のレベルのとき前記遅延回路
からの遅延したクロック信号を出力するセレクタと、こ
のセレクタの出力信号の前記クロック信号の第１のエツ
ジと対応するエツジで前記第１のラッチ回路の出力デー
タを保持し出力する第２のラッチ回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、クロック信号ＣＫの第１のエツジで人力
データＤＩを保持し出力する第１のラッチ回路１し、ク
ロック信号ＣＫを所定の時間遅延させる遅延回路３と、
選択制御信号ＳＣが第１のレベルのときクロック信号Ｃ
Ｋをそのまま出力し第２のレベルのとき遅延回路からの
遅延したクロック信号を出力するセレクタ４と、このセ
レクタ４の出力信号ＣＫｓクロック信号ＣＫの第１のエ
ツジと対応するエツジで第１のラッチ回路１の出力デー
タを保持し出力する第２のラッチ回路２とを有する構成
となっている。
データＤＩを保持し出力する第１のラッチ回路１し、ク
ロック信号ＣＫを所定の時間遅延させる遅延回路３と、
選択制御信号ＳＣが第１のレベルのときクロック信号Ｃ
Ｋをそのまま出力し第２のレベルのとき遅延回路からの
遅延したクロック信号を出力するセレクタ４と、このセ
レクタ４の出力信号ＣＫｓクロック信号ＣＫの第１のエ
ツジと対応するエツジで第１のラッチ回路１の出力デー
タを保持し出力する第２のラッチ回路２とを有する構成
となっている。
かかる構成において、選択制御信号ＳＣによりセレクタ
４がクロック信号ＣＫを遅延回路３を介さずにラッチ回
路２に入力するモードになっている場合は第２図（ａ）
に示すような一般的なフリップフロップ回路の動作を行
い、選択制御信号ＳＣによりセレクタ４がクロック信号
ＣＫを遅延回路３を介してラッチ回路２に入力するモー
ドになっている場合は第２図（ｂ）に示すような動作を
行う。
４がクロック信号ＣＫを遅延回路３を介さずにラッチ回
路２に入力するモードになっている場合は第２図（ａ）
に示すような一般的なフリップフロップ回路の動作を行
い、選択制御信号ＳＣによりセレクタ４がクロック信号
ＣＫを遅延回路３を介してラッチ回路２に入力するモー
ドになっている場合は第２図（ｂ）に示すような動作を
行う。
この動作では、人力データの読込みタイミングは一般の
フリップフロップ回路と同じであるが、データを保持し
出力するタイミングはクロック信号ＣＫより遅延回路３
の遅延時間（ｄ）だけ遅れることになる。
フリップフロップ回路と同じであるが、データを保持し
出力するタイミングはクロック信号ＣＫより遅延回路３
の遅延時間（ｄ）だけ遅れることになる。
第４図に示すような従来公知のスキャンパステスト回路
では、各フリップフロップ回路のクロック信号ＣＫは同
時に入らなければならず、クロックスキュー等があると
シフトレジスタ動作を行なわないことがある。このよう
な場合、本発明のフリップフロップ回路を使用し第２図
（ｂ）に示すような動作をさせれば、スキャンパス回路
の設計が容易になる。
では、各フリップフロップ回路のクロック信号ＣＫは同
時に入らなければならず、クロックスキュー等があると
シフトレジスタ動作を行なわないことがある。このよう
な場合、本発明のフリップフロップ回路を使用し第２図
（ｂ）に示すような動作をさせれば、スキャンパス回路
の設計が容易になる。
なお、この実施例における遅延時間は２〜３ｎｓもあれ
ば十分である。
ば十分である。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、トランジスタＴ、−Ｔ、とインバータＴ
、によってセレクタと遅延回路とを１つにまとめたもの
である。
、によってセレクタと遅延回路とを１つにまとめたもの
である。
以上説明したように本発明は、クロック信号により入力
データをラッチし出力する第１のラッチ回路と、この第
１のラッチ回路の出力データを、選択的に切換えできる
そのままのクロック信号または遅延したクロック信号に
よりラッチし出力する構成とすることにより、スキャン
バス回路として使用するときにはクロック信号のスキュ
ーを無視することができ、通常動作時には一般的なフリ
ップフロップ回路として使用することができ、従ってス
キャンバス回路の設計を容易にすることができる効果が
ある。
データをラッチし出力する第１のラッチ回路と、この第
１のラッチ回路の出力データを、選択的に切換えできる
そのままのクロック信号または遅延したクロック信号に
よりラッチし出力する構成とすることにより、スキャン
バス回路として使用するときにはクロック信号のスキュ
ーを無視することができ、通常動作時には一般的なフリ
ップフロップ回路として使用することができ、従ってス
キャンバス回路の設計を容易にすることができる効果が
ある。
第１図は本発明の第１の実施例を示す回路図、第２Ｅ（
ａ）、（ｂ）は第１図に示された実施例の動作を説明す
るための各部信号の波形図、第３図は本発明の第２の実
施例を示す回路図、第４図は従来のフリップフロップ回
路の動作を説明するためのスキャンバス回路の回路図で
ある。 １．２・・・・・・ランチ回路、３・・・・・・遅延回
路、４・・・・・・セレクタ、５・・・・・・遅延・セ
１／クタ回路、１０Ａ〜ＩＯＥ・・・・・・フリップフ
ロップ回路、２０・・・・・・組合せ回路、３０Ａ〜３
０．・・・・・・セレクタ、Ｉビ・・０１．インバータ
、Ｔｌ〜Ｔ４・・・・・・トランジスタ。
ａ）、（ｂ）は第１図に示された実施例の動作を説明す
るための各部信号の波形図、第３図は本発明の第２の実
施例を示す回路図、第４図は従来のフリップフロップ回
路の動作を説明するためのスキャンバス回路の回路図で
ある。 １．２・・・・・・ランチ回路、３・・・・・・遅延回
路、４・・・・・・セレクタ、５・・・・・・遅延・セ
１／クタ回路、１０Ａ〜ＩＯＥ・・・・・・フリップフ
ロップ回路、２０・・・・・・組合せ回路、３０Ａ〜３
０．・・・・・・セレクタ、Ｉビ・・０１．インバータ
、Ｔｌ〜Ｔ４・・・・・・トランジスタ。
Claims (1)
- クロック信号の第１のエッジで入力データを保持し出力
する第１のラッチ回路と、前記クロック信号を所定の時
間遅延させる遅延回路と、選択制御信号が第１のレベル
のとき前記クロック信号をそのまま出力し第２のレベル
のとき前記遅延回路からの遅延したクロック信号を出力
するセレクタと、このセレクタの出力信号の前記クロッ
ク信号の第１のエッジと対応するエッジで前記第１のラ
ッチ回路の出力データを保持し出力する第２のラッチ回
路とを有することを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169469A JPH0334617A (ja) | 1989-06-29 | 1989-06-29 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169469A JPH0334617A (ja) | 1989-06-29 | 1989-06-29 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334617A true JPH0334617A (ja) | 1991-02-14 |
Family
ID=15887137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169469A Pending JPH0334617A (ja) | 1989-06-29 | 1989-06-29 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334617A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131298A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
| US5774003A (en) * | 1996-10-09 | 1998-06-30 | National Semiconductor Corporation | Flip-flop cell having clock skew protection |
| US5774475A (en) * | 1996-12-05 | 1998-06-30 | National Semiconductor Corporation | Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit |
| JP2009290753A (ja) * | 2008-05-30 | 2009-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Ｂｐｓｋ変調回路及びｂｐｓｋ変調方法 |
| JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
-
1989
- 1989-06-29 JP JP1169469A patent/JPH0334617A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131298A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
| US5774003A (en) * | 1996-10-09 | 1998-06-30 | National Semiconductor Corporation | Flip-flop cell having clock skew protection |
| US5774475A (en) * | 1996-12-05 | 1998-06-30 | National Semiconductor Corporation | Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit |
| JP2009290753A (ja) * | 2008-05-30 | 2009-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Ｂｐｓｋ変調回路及びｂｐｓｋ変調方法 |
| JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
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