JPH06186296A - スキャンパス回路 - Google Patents
スキャンパス回路Info
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- JPH06186296A JPH06186296A JP4338462A JP33846292A JPH06186296A JP H06186296 A JPH06186296 A JP H06186296A JP 4338462 A JP4338462 A JP 4338462A JP 33846292 A JP33846292 A JP 33846292A JP H06186296 A JPH06186296 A JP H06186296A
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- flop
- scan
- input
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Abstract
(57)【要約】
【目的】ＰＬＤ，ＡＳＩＣなどの論理ＬＳＩ等の論理回
路に設けられるフリップフロップ列において、スキャン
パステストの際におけるシフトレジスタ動作のクロック
スキューによる誤動作を防ぐことのできるスキャンパス
回路の提供。 【構成】組み合わせ論理回路（１２）に対して設けら
れ、スキャンパステスト時にシフトレジスタとして動作
する複数のフリップフロップ（１４）を有するスキャン
パス回路（１０）において、前記フリップフロップ（１
４）は、スキャンパステスト時にスキャン用クロック信
号を入力するスキャン用クロック入力端子（ＣＫ２）
と、このクロック入力端子に入力されたスキャン用クロ
ック信号を所定時間遅延して出力するクロック出力端子
（ＣＫＯ）とを備え、後段のフリップフロップ（１４）
のクロック出力端子（ＣＫＯ）と前段のフリップフロッ
プ（１４）のスキャン用クロック入力端子（ＣＫ２）と
を接続したスキャンパス回路。
路に設けられるフリップフロップ列において、スキャン
パステストの際におけるシフトレジスタ動作のクロック
スキューによる誤動作を防ぐことのできるスキャンパス
回路の提供。 【構成】組み合わせ論理回路（１２）に対して設けら
れ、スキャンパステスト時にシフトレジスタとして動作
する複数のフリップフロップ（１４）を有するスキャン
パス回路（１０）において、前記フリップフロップ（１
４）は、スキャンパステスト時にスキャン用クロック信
号を入力するスキャン用クロック入力端子（ＣＫ２）
と、このクロック入力端子に入力されたスキャン用クロ
ック信号を所定時間遅延して出力するクロック出力端子
（ＣＫＯ）とを備え、後段のフリップフロップ（１４）
のクロック出力端子（ＣＫＯ）と前段のフリップフロッ
プ（１４）のスキャン用クロック入力端子（ＣＫ２）と
を接続したスキャンパス回路。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＤやＡＳＩＣなど
のＬＳＩに用いられるスキャンパステストのためのスキ
ャンパス回路に関する。
のＬＳＩに用いられるスキャンパステストのためのスキ
ャンパス回路に関する。
【０００２】
【従来の技術】従来より論理ＬＳＩのテスト容易化を図
るために２つの組み合わせ論理回路との間にはスキャン
パスタイプのフリップフロップ群を用いたスキャンパス
回路が用いられている。
るために２つの組み合わせ論理回路との間にはスキャン
パスタイプのフリップフロップ群を用いたスキャンパス
回路が用いられている。
【０００３】従来のスキャンパス回路を図４に示す。図
４に示す従来のスキャンパス回路５０においては、組み
合わせ論理回路５２に対し、複数のＤ型フリップフロッ
プ５４（図示例では４個のＦＦ１，ＦＦ２，ＦＦ３およ
びＦＦ４）を用いて順序回路を構成している。ここで用
いられるＤ型フリップフロップ５４は、データ信号が入
力されるＤ端子と、スキャン入力信号が入力されるＴＩ
端子と、イネーブル信号ＥＮが入力されるＴＥ端子とク
ロック信号ＣＬＫが入力されるＣＬＫ端子および出力端
子Ｑを有し、イネーブル信号ＥＮによってデータ信号と
スキャン入力信号とを切り換えることができるもので、
この切換によって同時にシステムクロック信号とスキャ
ン用クロック信号も切り換えることができる。
４に示す従来のスキャンパス回路５０においては、組み
合わせ論理回路５２に対し、複数のＤ型フリップフロッ
プ５４（図示例では４個のＦＦ１，ＦＦ２，ＦＦ３およ
びＦＦ４）を用いて順序回路を構成している。ここで用
いられるＤ型フリップフロップ５４は、データ信号が入
力されるＤ端子と、スキャン入力信号が入力されるＴＩ
端子と、イネーブル信号ＥＮが入力されるＴＥ端子とク
ロック信号ＣＬＫが入力されるＣＬＫ端子および出力端
子Ｑを有し、イネーブル信号ＥＮによってデータ信号と
スキャン入力信号とを切り換えることができるもので、
この切換によって同時にシステムクロック信号とスキャ
ン用クロック信号も切り換えることができる。
【０００４】このスキャンパス回路において、通常動作
時は、組み合わせ回路５２からのデータ信号およびシス
テムクロック信号を各々のフリップフロップ５４で使用
し、それぞれの信号を各々のフリップフロップ５４のＤ
端子およびＣＬＫ端子にそれぞれ入力して、これらのフ
リップフロップ群のシフトレジスタ動作を可能としてい
る。これに対し、スキャンパステスト時にはスキャン入
力信号およびスキャン用クロック信号とを各々のフリッ
プフロップ５４で使用し、それぞれの信号を各々のフリ
ップフロップ５４のＴＩ端子およびＣＬＫ端子にそれぞ
れ入力してシフトレジスタ動作を可能としている。
時は、組み合わせ回路５２からのデータ信号およびシス
テムクロック信号を各々のフリップフロップ５４で使用
し、それぞれの信号を各々のフリップフロップ５４のＤ
端子およびＣＬＫ端子にそれぞれ入力して、これらのフ
リップフロップ群のシフトレジスタ動作を可能としてい
る。これに対し、スキャンパステスト時にはスキャン入
力信号およびスキャン用クロック信号とを各々のフリッ
プフロップ５４で使用し、それぞれの信号を各々のフリ
ップフロップ５４のＴＩ端子およびＣＬＫ端子にそれぞ
れ入力してシフトレジスタ動作を可能としている。
【０００５】このように、スキャンパス回路５０におい
て、スキャンパステスト時には、スキャンインからスキ
ャン入力信号（テストデータ）をフリップフロップ５４
のＴＩ端子に入力し、スキャン用クロック信号ＣＬＫを
フリップフロップ５４のＣＬＫ端子に入力することによ
り各フリップフロップ５４の値を設定したり、またスキ
ャンアウトより各フリップフロップ５４の値を出力する
ことで論理の回路スキャンパステストを可能としてい
る。
て、スキャンパステスト時には、スキャンインからスキ
ャン入力信号（テストデータ）をフリップフロップ５４
のＴＩ端子に入力し、スキャン用クロック信号ＣＬＫを
フリップフロップ５４のＣＬＫ端子に入力することによ
り各フリップフロップ５４の値を設定したり、またスキ
ャンアウトより各フリップフロップ５４の値を出力する
ことで論理の回路スキャンパステストを可能としてい
る。
【０００６】
【発明が解決しようとする課題】ところで、図４に示す
ような従来のスキャンパス回路５０は、クロック信号線
５６の引き廻しや、クロック信号を駆動するバッファの
挿入等によって各フリップフロップ５４に入力されるク
ロック信号ＣＬＫにタイミングのずれ、いわゆるクロッ
クスキューが生じ、正常なシフトレジスタがでなくなる
場合が発生する。
ような従来のスキャンパス回路５０は、クロック信号線
５６の引き廻しや、クロック信号を駆動するバッファの
挿入等によって各フリップフロップ５４に入力されるク
ロック信号ＣＬＫにタイミングのずれ、いわゆるクロッ
クスキューが生じ、正常なシフトレジスタがでなくなる
場合が発生する。
【０００７】すなわち、図５（ａ）に示す２個のフリッ
プフロップ５４（ＦＦ１およびＦＦ２）の列において、
フリップフロップ５４（ＦＦ１）のクロック端子Ｃ１に
入力されるクロック信号とフリップフロップ５４（Ｆ
Ｆ２）のクロック端子Ｃ２に入力されるクロック信号
との間に信号のタイミングが信号より遅れたクロッ
クスキューΔＴcsがある場合の各フリップフロップ５４
の入出力信号，，を両クロック信号，ととも
に図５（ｂ）に示す。
プフロップ５４（ＦＦ１およびＦＦ２）の列において、
フリップフロップ５４（ＦＦ１）のクロック端子Ｃ１に
入力されるクロック信号とフリップフロップ５４（Ｆ
Ｆ２）のクロック端子Ｃ２に入力されるクロック信号
との間に信号のタイミングが信号より遅れたクロッ
クスキューΔＴcsがある場合の各フリップフロップ５４
の入出力信号，，を両クロック信号，ととも
に図５（ｂ）に示す。
【０００８】ここで、フリップフロップ５４（ＦＦ１）
の入力端子ＴＩ１に入力信号が入力され、そのクロッ
ク端子Ｃ１にクロック信号が入力されると、フリップ
フロップ５４（ＦＦ１）はクロック信号の立上りで動
作し、入力信号を所定時間遅延させて、その出力端子
Ｑ１から出力信号として出力する。この出力信号はフ
リップフロップ５４（ＦＦ２）の入力端子ＴＩ１に入力
される。この時、そのクロック端子Ｃ２にクロック信号
が入力される。ここでクロック信号とクロック信号
の間にクロックスキューΔＴcsがあると、フリップフ
ロップ５４（ＦＦ１）で入力信号、例えばデータＡの
入力が終了した後にクロック信号の立上りでフリップ
フロップ５４（ＦＦ２）の出力信号はフリップフロッ
プ５４（ＦＦ１）の出力信号、例えばデータＡに変化
する。すなわち、フリップフロップ５４（ＦＦ１）がデ
ータＡを保持している間に、フリップフロップ５４（Ｆ
Ｆ２）もデータＡを保持することになりシフトレジスタ
動作を行うことができない。
の入力端子ＴＩ１に入力信号が入力され、そのクロッ
ク端子Ｃ１にクロック信号が入力されると、フリップ
フロップ５４（ＦＦ１）はクロック信号の立上りで動
作し、入力信号を所定時間遅延させて、その出力端子
Ｑ１から出力信号として出力する。この出力信号はフ
リップフロップ５４（ＦＦ２）の入力端子ＴＩ１に入力
される。この時、そのクロック端子Ｃ２にクロック信号
が入力される。ここでクロック信号とクロック信号
の間にクロックスキューΔＴcsがあると、フリップフ
ロップ５４（ＦＦ１）で入力信号、例えばデータＡの
入力が終了した後にクロック信号の立上りでフリップ
フロップ５４（ＦＦ２）の出力信号はフリップフロッ
プ５４（ＦＦ１）の出力信号、例えばデータＡに変化
する。すなわち、フリップフロップ５４（ＦＦ１）がデ
ータＡを保持している間に、フリップフロップ５４（Ｆ
Ｆ２）もデータＡを保持することになりシフトレジスタ
動作を行うことができない。
【０００９】本発明の目的は、上記従来技術の問題点を
解消し、ＰＬＤ，ＡＳＩＣなどの論理ＬＳＩ等の論理回
路に設けられるフリップフロップ列において、スキャン
パステストの際におけるシフトレジスタ動作のクロック
スキューによる誤動作を防ぐことのできるスキャンパス
回路を提供するにある。
解消し、ＰＬＤ，ＡＳＩＣなどの論理ＬＳＩ等の論理回
路に設けられるフリップフロップ列において、スキャン
パステストの際におけるシフトレジスタ動作のクロック
スキューによる誤動作を防ぐことのできるスキャンパス
回路を提供するにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、組み合わせ論理回路に対して設けられ、
スキャンパステスト時にシフトレジスタとして動作する
複数のフリップフロップを有するスキャンパス回路にお
いて、前記フリップフロップは、スキャンパステスト時
にスキャン用クロック信号を入力するスキャン用クロッ
ク入力端子と、このクロック入力端子に入力されたスキ
ャン用クロック信号を所定時間遅延して出力するクロッ
ク出力端子とを備え、後段のフリップフロップのクロッ
ク出力端子と前段のフリップフロップのスキャン用クロ
ック入力端子とを接続したことを特徴とするスキャンパ
ス回路を提供するものである。
に、本発明は、組み合わせ論理回路に対して設けられ、
スキャンパステスト時にシフトレジスタとして動作する
複数のフリップフロップを有するスキャンパス回路にお
いて、前記フリップフロップは、スキャンパステスト時
にスキャン用クロック信号を入力するスキャン用クロッ
ク入力端子と、このクロック入力端子に入力されたスキ
ャン用クロック信号を所定時間遅延して出力するクロッ
ク出力端子とを備え、後段のフリップフロップのクロッ
ク出力端子と前段のフリップフロップのスキャン用クロ
ック入力端子とを接続したことを特徴とするスキャンパ
ス回路を提供するものである。
【００１１】
【発明の作用】本発明のスキャンパス回路は、複数のフ
リップフロップからなるフリップフロップ列において、
各々のフリップフロップにそのスキャン用クロック入力
端子に入力されるスキャン用クロック信号を所定時間遅
延して出力するクロック出力端子を設け、後段のフリッ
プフロップから出力されるクロック信号を前段のフリッ
プフロップのスキャン用クロック信号とし、この前段の
フリップフロップを動作させるものである。このため、
本発明のスキャンパス回路では、前段のフリップフロッ
プのスキャン入力信号のデータの読み込みが開始する前
に、後段のフリップフロップは前段のフリップフロップ
の保持データ（出力信号のデータ）を保持し、出力を開
始させることができ、フリップフロップ列のシフトレジ
スタ動作のクロックスキューによる誤動作を防止するこ
とができる。
リップフロップからなるフリップフロップ列において、
各々のフリップフロップにそのスキャン用クロック入力
端子に入力されるスキャン用クロック信号を所定時間遅
延して出力するクロック出力端子を設け、後段のフリッ
プフロップから出力されるクロック信号を前段のフリッ
プフロップのスキャン用クロック信号とし、この前段の
フリップフロップを動作させるものである。このため、
本発明のスキャンパス回路では、前段のフリップフロッ
プのスキャン入力信号のデータの読み込みが開始する前
に、後段のフリップフロップは前段のフリップフロップ
の保持データ（出力信号のデータ）を保持し、出力を開
始させることができ、フリップフロップ列のシフトレジ
スタ動作のクロックスキューによる誤動作を防止するこ
とができる。
【００１２】
【実施例】本発明に係るスキャンパス回路を添付の図面
に示す好適実施例に基づいて詳細に説明する。
に示す好適実施例に基づいて詳細に説明する。
【００１３】図１は、本発明のスキャンパス回路の一実
施例の構成ブロック図である。同図に示すように、本発
明のスキャンパス回路１０は、組み合わせ論理回路１２
に接続される複数のＤ型フリップフロップ１４（図示例
では１４1 （ＦＦ１），１４2 （ＦＦ２），１４3 （Ｆ
Ｆ３），１４4 （ＦＦ４）を有し、前段のフリップフロ
ップの出力端子は後段のフリップフロップの入力端子に
接続され、スキャンパスを構成し、シフトレジスタ動作
が可能となっている。
施例の構成ブロック図である。同図に示すように、本発
明のスキャンパス回路１０は、組み合わせ論理回路１２
に接続される複数のＤ型フリップフロップ１４（図示例
では１４1 （ＦＦ１），１４2 （ＦＦ２），１４3 （Ｆ
Ｆ３），１４4 （ＦＦ４）を有し、前段のフリップフロ
ップの出力端子は後段のフリップフロップの入力端子に
接続され、スキャンパスを構成し、シフトレジスタ動作
が可能となっている。
【００１４】本発明に用いられるＤ型フリップフロップ
１４は、図２（ａ）に示すようにデータ入力端子Ｄとス
キャン信号入力端子ＴＩとテストイネーブル端子ＴＥと
システムクロック入力端子ＣＫ１と、スキャン用クロッ
ク入力端子ＣＫ２と、データ出力端子Ｑと、反転データ
出力端子ＱＮと、本発明の特徴とするクロック出力端子
ＣＫＯとを備えている。ここで、Ｄ型フリップフロップ
としては、特に制限的ではなく、どのようなＤ型フリッ
プフロップであってもよく、スキャンパス回路に用いら
れるためにスキャン信号入力端子をもつものであれば、
従来公知のＤ型フリップフロップであればよい。
１４は、図２（ａ）に示すようにデータ入力端子Ｄとス
キャン信号入力端子ＴＩとテストイネーブル端子ＴＥと
システムクロック入力端子ＣＫ１と、スキャン用クロッ
ク入力端子ＣＫ２と、データ出力端子Ｑと、反転データ
出力端子ＱＮと、本発明の特徴とするクロック出力端子
ＣＫＯとを備えている。ここで、Ｄ型フリップフロップ
としては、特に制限的ではなく、どのようなＤ型フリッ
プフロップであってもよく、スキャンパス回路に用いら
れるためにスキャン信号入力端子をもつものであれば、
従来公知のＤ型フリップフロップであればよい。
【００１５】本発明のフリップフロップ１４内におい
て、２つのクロック入力端子ＣＫ１とＣＫ２にそれぞれ
入力されるクロック信号を制御し、本発明の特徴である
クロック出力端子ＣＫＯに入力クロック信号を所定時間
遅延した遅延クロック信号を出力するためのクロック制
御回路を図２（ｂ）に示す。同図において、クロック制
御回路２０はコントロール端子を持つ２つのインバータ
２２および２４とインバータ２６とからなり、インバー
タ２２の入力端はシステムクロック入力端子ＣＫ１に、
インバータ２４の入力端はスキャン用クロック入力端子
ＣＫ２に接続され、両インバータ２２および２４の出力
は接続され、この接続部はＤ型フリップフロップの駆動
クロック端子ＩＣＫおよびインバータ２６の入力端に接
続される。インバータ２６の出力端はクロック出力端子
ＣＫＯに接続される。またインバータ２２の制御端子は
反転（または負論理）で動作し、一方インバータ２４は
正転（または正論理）で動作し、共にテストイネーブル
端子ＴＥに接続される。
て、２つのクロック入力端子ＣＫ１とＣＫ２にそれぞれ
入力されるクロック信号を制御し、本発明の特徴である
クロック出力端子ＣＫＯに入力クロック信号を所定時間
遅延した遅延クロック信号を出力するためのクロック制
御回路を図２（ｂ）に示す。同図において、クロック制
御回路２０はコントロール端子を持つ２つのインバータ
２２および２４とインバータ２６とからなり、インバー
タ２２の入力端はシステムクロック入力端子ＣＫ１に、
インバータ２４の入力端はスキャン用クロック入力端子
ＣＫ２に接続され、両インバータ２２および２４の出力
は接続され、この接続部はＤ型フリップフロップの駆動
クロック端子ＩＣＫおよびインバータ２６の入力端に接
続される。インバータ２６の出力端はクロック出力端子
ＣＫＯに接続される。またインバータ２２の制御端子は
反転（または負論理）で動作し、一方インバータ２４は
正転（または正論理）で動作し、共にテストイネーブル
端子ＴＥに接続される。
【００１６】ここで、通常動作モードでは、テストイネ
ーブル端子ＴＥに入力されるテストイネーブル信号ＴＥ
が“Ｌ”になり、データ入力端子Ｄからのデータ入力信
号が選択される。この時、インバータ２４は非アクティ
ブ状態を保つのに対し、反転テストイネーブル信号ＴＥ
バーは“Ｈ”となるので、インバータ２２はアクティブ
となり、クロック入力端子ＣＫ１から入力されるシステ
ムクロック信号ＣＫが選択される。従って、システムク
ロック信号ＣＫはインバータ２２によって反転され、フ
リップフロップ駆動クロックとしてＩＣＫ端子に入力さ
れ、フリップフロップ１４へのデータ（データ入力信
号）の取り込みあるいはデータ（保持データ）の出力に
用いられる。この時、インバータ２２によって反転され
たシステムクロック信号ＣＫはインバータ２６で再び反
転されてクロック出力端子ＣＫＯから出力される。この
クロック出力端子ＣＫＯから出力されるクロック出力信
号は、システムクロック信号ＣＫに対し、インバータ２
２および２６の２段分の遅延を受けたクロック信号とな
る。
ーブル端子ＴＥに入力されるテストイネーブル信号ＴＥ
が“Ｌ”になり、データ入力端子Ｄからのデータ入力信
号が選択される。この時、インバータ２４は非アクティ
ブ状態を保つのに対し、反転テストイネーブル信号ＴＥ
バーは“Ｈ”となるので、インバータ２２はアクティブ
となり、クロック入力端子ＣＫ１から入力されるシステ
ムクロック信号ＣＫが選択される。従って、システムク
ロック信号ＣＫはインバータ２２によって反転され、フ
リップフロップ駆動クロックとしてＩＣＫ端子に入力さ
れ、フリップフロップ１４へのデータ（データ入力信
号）の取り込みあるいはデータ（保持データ）の出力に
用いられる。この時、インバータ２２によって反転され
たシステムクロック信号ＣＫはインバータ２６で再び反
転されてクロック出力端子ＣＫＯから出力される。この
クロック出力端子ＣＫＯから出力されるクロック出力信
号は、システムクロック信号ＣＫに対し、インバータ２
２および２６の２段分の遅延を受けたクロック信号とな
る。
【００１７】一方、スキャンパステスト時には、テスト
イネーブル信号ＴＥが“Ｈ”となり、スキャン信号入力
端子ＴＩからのスキャン入力信号が選択される。同時
に、インバータ２４がアクティブとなり、反転テストイ
ネーブル信号ＴＥバーが“Ｌ”となるのでインバータ２
２は非アクティブとなり、クロック入力端子ＣＫ２から
入力されるスキャン用クロック信号が選択される。すな
わち、スキャン用クロック信号は、インバータ２４によ
って反転され、ＩＣＫ端子にフリップフロップ駆動クロ
ックとして入力され、スキャン入力信号に応じてフリッ
プフロップ１４を駆動するクロックとして用いられる。
また、インバータ２４によって反転されたスキャン用ク
ロック信号は、インバータ２６で再び反転され、クロッ
ク出力端子ＣＫＯから、入力クロック信号に対し２段イ
ンバータ２４および２６の分の遅延、例えば数ナノ秒
（ｎｓ）の遅延を受けたクロック信号として出力され
る。本発明において用いられるＤ型フリップフロップ１
４は、基本的に以上のように構成される。
イネーブル信号ＴＥが“Ｈ”となり、スキャン信号入力
端子ＴＩからのスキャン入力信号が選択される。同時
に、インバータ２４がアクティブとなり、反転テストイ
ネーブル信号ＴＥバーが“Ｌ”となるのでインバータ２
２は非アクティブとなり、クロック入力端子ＣＫ２から
入力されるスキャン用クロック信号が選択される。すな
わち、スキャン用クロック信号は、インバータ２４によ
って反転され、ＩＣＫ端子にフリップフロップ駆動クロ
ックとして入力され、スキャン入力信号に応じてフリッ
プフロップ１４を駆動するクロックとして用いられる。
また、インバータ２４によって反転されたスキャン用ク
ロック信号は、インバータ２６で再び反転され、クロッ
ク出力端子ＣＫＯから、入力クロック信号に対し２段イ
ンバータ２４および２６の分の遅延、例えば数ナノ秒
（ｎｓ）の遅延を受けたクロック信号として出力され
る。本発明において用いられるＤ型フリップフロップ１
４は、基本的に以上のように構成される。
【００１８】本発明においては、このようなフリップフ
ロップ１４を直列に接続して、スキャンパス回路１０を
構成する。ここで図１に示す例ではフリップフロップ１
４を４個直列に接続しているが、本発明はこれに限定さ
れず、組み合わせ回路１２などに応じて何段接続してよ
いが、以下では４段フリップフロップ１４を接続したス
キャンパス回路１０を代表例として説明する。
ロップ１４を直列に接続して、スキャンパス回路１０を
構成する。ここで図１に示す例ではフリップフロップ１
４を４個直列に接続しているが、本発明はこれに限定さ
れず、組み合わせ回路１２などに応じて何段接続してよ
いが、以下では４段フリップフロップ１４を接続したス
キャンパス回路１０を代表例として説明する。
【００１９】図１において、各フリップフロップ１４
（１４1 ，１４2 ，１４3 ，１４4 ）のデータ入力端子
Ｄおよびデータ出力端子Ｑは組み合わせ論理回路１２の
対応部分に接続されフリップフロップ１４は、通常動作
時に、組み合わせ論理回路１２からデータを取り込み、
一時保持して、再び組み合わせ回路１２にデータを出力
する。初段のフリップフロップ１４1 のスキャン信号入
力端子ＴＩはスキャンインに接続され、スキャン入力信
号が入力される。前段のフリップフロップ１４1，１４2
，１４3 のデータ出力端子Ｑは、それぞれ後段のフリ
ップフロップ１４ 2 ，１４3 ，１４4 のスキャン信号入
力端子ＴＩに接続され、最終段のフリップフロップ１４
4 の出力端子Ｑはスキャンアウトに接続される。こうし
てスキャンインからスキャンアウトまでのスキャンパス
が構成される。
（１４1 ，１４2 ，１４3 ，１４4 ）のデータ入力端子
Ｄおよびデータ出力端子Ｑは組み合わせ論理回路１２の
対応部分に接続されフリップフロップ１４は、通常動作
時に、組み合わせ論理回路１２からデータを取り込み、
一時保持して、再び組み合わせ回路１２にデータを出力
する。初段のフリップフロップ１４1 のスキャン信号入
力端子ＴＩはスキャンインに接続され、スキャン入力信
号が入力される。前段のフリップフロップ１４1，１４2
，１４3 のデータ出力端子Ｑは、それぞれ後段のフリ
ップフロップ１４ 2 ，１４3 ，１４4 のスキャン信号入
力端子ＴＩに接続され、最終段のフリップフロップ１４
4 の出力端子Ｑはスキャンアウトに接続される。こうし
てスキャンインからスキャンアウトまでのスキャンパス
が構成される。
【００２０】ここでテストイネーブル信号ＴＥが入力さ
れるテストイネーブル線１５はすべてのフリップフロッ
プ１４の各テストイネーブル端子ＴＥに接続され、上述
したように、テストイネーブル信号ＴＥクロック端子Ｃ
Ｋ１およびＣＫ２に入力されるシステムクロック信号と
スキャン用クロック信号との一方およびこれに対応して
入力端子ＤおよびＴＩに入力されるデータ入力信号とス
キャン入力信号（スキャンデータ入力信号）との一方を
セレクトする信号として用いられる。また、すべてのフ
リップフロップ１４のシステムクロック入力端子ＣＫ１
にはシステムクロック信号線１６が接続され、システム
クロックＣＫが入力される。
れるテストイネーブル線１５はすべてのフリップフロッ
プ１４の各テストイネーブル端子ＴＥに接続され、上述
したように、テストイネーブル信号ＴＥクロック端子Ｃ
Ｋ１およびＣＫ２に入力されるシステムクロック信号と
スキャン用クロック信号との一方およびこれに対応して
入力端子ＤおよびＴＩに入力されるデータ入力信号とス
キャン入力信号（スキャンデータ入力信号）との一方を
セレクトする信号として用いられる。また、すべてのフ
リップフロップ１４のシステムクロック入力端子ＣＫ１
にはシステムクロック信号線１６が接続され、システム
クロックＣＫが入力される。
【００２１】一方、本発明の最も特徴とする部分の１つ
であるが、前段のフリップフロップ１４1 ，１４2 ，１
４3 スキャン用クロック入力端子ＣＫ２は、それぞれ後
段のフリップフロップ１４2 ，１４3 ，１４4 のクロッ
ク出力端子ＣＫＯにそれぞれスキャン用クロック信号線
１７，１８，１９に接続される。なお、最終段のフリッ
プフロップ１４4 のスキャン用クロック入力端子ＣＫ２
には、システムクロック入力端子ＣＫ１に接続されるシ
ステムクロック信号線１６が接続され、入力端子ＣＫ１
と同じシステムクロック信号ＣＫが入力される。
であるが、前段のフリップフロップ１４1 ，１４2 ，１
４3 スキャン用クロック入力端子ＣＫ２は、それぞれ後
段のフリップフロップ１４2 ，１４3 ，１４4 のクロッ
ク出力端子ＣＫＯにそれぞれスキャン用クロック信号線
１７，１８，１９に接続される。なお、最終段のフリッ
プフロップ１４4 のスキャン用クロック入力端子ＣＫ２
には、システムクロック入力端子ＣＫ１に接続されるシ
ステムクロック信号線１６が接続され、入力端子ＣＫ１
と同じシステムクロック信号ＣＫが入力される。
【００２２】本発明のスキャンパス回路は、基本的に以
上のように構成されるが、以下に、図３（ａ）および
（ｂ）を参照してその作用を説明する。ここで、代表的
にフリップフロップ１４1 （ＦＦ１）およびフリップフ
ロップ１４2 （ＦＦ２）のスキャンパステスト（テスト
イネーブル信号ＴＥが“Ｈ”）の際におけるシフトレジ
スタ動作について説明する。図１に示すフリップフロッ
プ１４1 およびフリップフロップ１４2 の必要な部分の
みを図３（ａ）に示す。
上のように構成されるが、以下に、図３（ａ）および
（ｂ）を参照してその作用を説明する。ここで、代表的
にフリップフロップ１４1 （ＦＦ１）およびフリップフ
ロップ１４2 （ＦＦ２）のスキャンパステスト（テスト
イネーブル信号ＴＥが“Ｈ”）の際におけるシフトレジ
スタ動作について説明する。図１に示すフリップフロッ
プ１４1 およびフリップフロップ１４2 の必要な部分の
みを図３（ａ）に示す。
【００２３】スキャンパステスト時、図３（ｂ）に示す
スキャン入力信号がフリップフロップ１４1 のスキャ
ン入力端子ＴＩ１に入力され、図３（ｂ）に示すスキャ
ン用クロック信号がフリップフロップ１４2 のスキャ
ンクロック端子ＣＫ２１に入力されると、所定時間遅延
したクロック信号の立上りで、フリップフロップ１４
1 の保持データは変化し、現在取り込んでいるデータ、
例えばデータＡを保持し、そのデータを出力端子Ｑ1 か
ら出力する。こうして、フリップフロップ１４ 1 の出力
端子Ｑ1 から図３（ｂ）に示す出力信号が出力され
る。なお、クロック信号はフリップフロップ１４2 の
クロック出力端子ＣＫＯ２から出力される信号であり、
そのスキャンクロック端子ＣＫ２２に入力される、図３
（ｂ）に示すスキャン用クロック信号に対し、図２
（ｂ）に示す遅延回路２０のインバータ２４および２６
の２段分の遅延時間ΔＴだけ遅延したクロック信号であ
る。
スキャン入力信号がフリップフロップ１４1 のスキャ
ン入力端子ＴＩ１に入力され、図３（ｂ）に示すスキャ
ン用クロック信号がフリップフロップ１４2 のスキャ
ンクロック端子ＣＫ２１に入力されると、所定時間遅延
したクロック信号の立上りで、フリップフロップ１４
1 の保持データは変化し、現在取り込んでいるデータ、
例えばデータＡを保持し、そのデータを出力端子Ｑ1 か
ら出力する。こうして、フリップフロップ１４ 1 の出力
端子Ｑ1 から図３（ｂ）に示す出力信号が出力され
る。なお、クロック信号はフリップフロップ１４2 の
クロック出力端子ＣＫＯ２から出力される信号であり、
そのスキャンクロック端子ＣＫ２２に入力される、図３
（ｂ）に示すスキャン用クロック信号に対し、図２
（ｂ）に示す遅延回路２０のインバータ２４および２６
の２段分の遅延時間ΔＴだけ遅延したクロック信号であ
る。
【００２４】次に、フリップフロップ１４2 のスキャン
入力端子ＴＩ２にはフリップフロップ１４1 の出力端子
Ｑ1 から出力されるスキャン出力信号が入力され、フ
リップフロップ１４2 のスキャンクロック端子ＣＫ２２
にはフリップフロップ１４3のクロック出力端子ＣＫＯ
（図１参照）から出力されるクロック信号が入力され
るので、フリップフロップ１４2 は、クロック信号の
立ち上がりでスキャン出力信号のデータを保持し、こ
の保持データをその出力端子Ｑ2 から出力信号として
出力する。
入力端子ＴＩ２にはフリップフロップ１４1 の出力端子
Ｑ1 から出力されるスキャン出力信号が入力され、フ
リップフロップ１４2 のスキャンクロック端子ＣＫ２２
にはフリップフロップ１４3のクロック出力端子ＣＫＯ
（図１参照）から出力されるクロック信号が入力され
るので、フリップフロップ１４2 は、クロック信号の
立ち上がりでスキャン出力信号のデータを保持し、こ
の保持データをその出力端子Ｑ2 から出力信号として
出力する。
【００２５】ここでスキャン入力信号のデータＡの伝
送について説明すると、クロック信号ＣＫ２１によっ
て、データＡは所定時間遅延してフリップフロップ１４
1 に保持され、端子Ｑ1 から出力されるが、データＡの
読み込みが終了してもクロック信号ＣＫ２１の次の立上
り（前述の所定時間だけ遅延している）までデータ保持
状態および出力が維持される。ここで、前述したように
クロック信号ＣＫ２１はクロック信号ＣＫ２２よりもイ
ンバータ２段分の遅れΔＴがあるので、クロック信号Ｃ
Ｋ２２はクロック信号ＣＫ２１よりΔＴだけ早く立ち上
がる。このため、データＡがフリップフロップ１４2 の
端子ＴＩに入力されていても、フリップフロップ１４2
はデータＡを同一のクロックタイミングでは保持でき
ず、次のクロックタイミングで、初めて保持し、出力端
子Ｑ2 から出力することが可能となる。また、この時ク
ロック信号ＣＫ１は立上り、フリップフロップ１４1 の
保持データはデータＡからデータＢに変化する。こうし
て、フリップフロップ１４1 に保持されているデータＡ
は次のクロックタイミングでフリップフロップ１４2 に
保持されることになり、正常なシフトレジスタ動作が行
われることになる。なおこの時、すなわちフリップフロ
ップ１４2 がデータＡの読み込み（保持および端子Ｑ2
からの出力）を開始する時点では、フリップフロップ１
４1 の端子ＴＩ１へのスキャン入力信号のデータＡの
入力は終了していることになる。
送について説明すると、クロック信号ＣＫ２１によっ
て、データＡは所定時間遅延してフリップフロップ１４
1 に保持され、端子Ｑ1 から出力されるが、データＡの
読み込みが終了してもクロック信号ＣＫ２１の次の立上
り（前述の所定時間だけ遅延している）までデータ保持
状態および出力が維持される。ここで、前述したように
クロック信号ＣＫ２１はクロック信号ＣＫ２２よりもイ
ンバータ２段分の遅れΔＴがあるので、クロック信号Ｃ
Ｋ２２はクロック信号ＣＫ２１よりΔＴだけ早く立ち上
がる。このため、データＡがフリップフロップ１４2 の
端子ＴＩに入力されていても、フリップフロップ１４2
はデータＡを同一のクロックタイミングでは保持でき
ず、次のクロックタイミングで、初めて保持し、出力端
子Ｑ2 から出力することが可能となる。また、この時ク
ロック信号ＣＫ１は立上り、フリップフロップ１４1 の
保持データはデータＡからデータＢに変化する。こうし
て、フリップフロップ１４1 に保持されているデータＡ
は次のクロックタイミングでフリップフロップ１４2 に
保持されることになり、正常なシフトレジスタ動作が行
われることになる。なおこの時、すなわちフリップフロ
ップ１４2 がデータＡの読み込み（保持および端子Ｑ2
からの出力）を開始する時点では、フリップフロップ１
４1 の端子ＴＩ１へのスキャン入力信号のデータＡの
入力は終了していることになる。
【００２６】本発明のスキャンパス回路１０において
は、スキャンアウト出力につながるフリップフロップ１
４4 のＣＫＯ信号出力端子をフリップフロップ１４3 の
ＣＫ２端子へ、またそのＣＫＯ出力端子をフリップフロ
ップ１４2 のＣＫ２端子へと順次接続しているので、各
フリップフロップ１４は、後段のフリップフロップ１４
のＣＫ２端子の入力タイミングがインバータ２段（イン
バータ２４および２６）分の遅延時間ΔＴだけ遅くなり
スキャンパステストにおけるシフトレジスタ動作時（Ｔ
Ｅ＝“Ｈ”）には、クロックスキューによる誤動作を確
実に防ぐことができる。
は、スキャンアウト出力につながるフリップフロップ１
４4 のＣＫＯ信号出力端子をフリップフロップ１４3 の
ＣＫ２端子へ、またそのＣＫＯ出力端子をフリップフロ
ップ１４2 のＣＫ２端子へと順次接続しているので、各
フリップフロップ１４は、後段のフリップフロップ１４
のＣＫ２端子の入力タイミングがインバータ２段（イン
バータ２４および２６）分の遅延時間ΔＴだけ遅くなり
スキャンパステストにおけるシフトレジスタ動作時（Ｔ
Ｅ＝“Ｈ”）には、クロックスキューによる誤動作を確
実に防ぐことができる。
【００２７】本発明のフリップフロップにおいて用いら
れるスキャン用クロック信号を所定時間ΔＴだけ遅延す
る遅延回路２０は、特に図示例に限定されず、どのよう
な遅延回路であってもよい。また、遅延回路２０を構成
するインバータ２２，２４，２６も特に制限的ではな
く、どのようなものでもよい。さらに、インバータ２
２，２４，２６の代りにバッファを用いてもよいことは
もちろんである。また、このような遅延回路によって発
生させる遅延時間ΔＴは、フリップフロップのシフトレ
ジスタ動作を確実に行わしめることができれば特に制限
的ではなく、どのように小さくてもよい。
れるスキャン用クロック信号を所定時間ΔＴだけ遅延す
る遅延回路２０は、特に図示例に限定されず、どのよう
な遅延回路であってもよい。また、遅延回路２０を構成
するインバータ２２，２４，２６も特に制限的ではな
く、どのようなものでもよい。さらに、インバータ２
２，２４，２６の代りにバッファを用いてもよいことは
もちろんである。また、このような遅延回路によって発
生させる遅延時間ΔＴは、フリップフロップのシフトレ
ジスタ動作を確実に行わしめることができれば特に制限
的ではなく、どのように小さくてもよい。
【００２８】
【発明の効果】以上詳述したように、本発明によれば、
スキャンパステスト時において、各フリップフロップに
入力されるスキャン用クロック信号は前段のフリップフ
ロップほど遅延しているので、クロックスキューによる
誤動作を生じさせることがなく、常に正常なシフトレジ
スタ動作を行わしめることができる。
スキャンパステスト時において、各フリップフロップに
入力されるスキャン用クロック信号は前段のフリップフ
ロップほど遅延しているので、クロックスキューによる
誤動作を生じさせることがなく、常に正常なシフトレジ
スタ動作を行わしめることができる。
【図１】本発明に係るスキャンパス回路の一実施例の構
成ブロック図である。
成ブロック図である。
【図２】（ａ）は本発明のスキャンパス回路に用いられ
るフリップフロップの一実施例の入出力端子を示す模式
図であり、（ｂ）はそのフリップフロップ内に組み込ま
れるクロック遅延回路の一実施例の構成回路図である。
るフリップフロップの一実施例の入出力端子を示す模式
図であり、（ｂ）はそのフリップフロップ内に組み込ま
れるクロック遅延回路の一実施例の構成回路図である。
【図３】（ａ）は図１に示すスキャンパス回路の部分ブ
ロック図であり、（ｂ）はその各部のタイムチャートの
一例である。
ロック図であり、（ｂ）はその各部のタイムチャートの
一例である。
【図４】従来のスキャンパス回路の構成ブロック図であ
る。
る。
【図５】（ａ）は図４に示すスキャンパス回路の部分ブ
ロック図であり、（ｂ）はその各部のタイムチャートで
ある。
ロック図であり、（ｂ）はその各部のタイムチャートで
ある。
１０ スキャンパス回路 １２ 組み合わせ論理回路 １４，１４1 ，１４2 ，１４3 ，１４4 Ｄ型フリップ
フロップ １５ テストイネーブル信号線 １６ システムクロック信号線 １７，１８，１９ スキャン用クロック信号線 ２０ 遅延回路 ２２，２４，２６ インバータ
フロップ １５ テストイネーブル信号線 １６ システムクロック信号線 １７，１８，１９ スキャン用クロック信号線 ２０ 遅延回路 ２２，２４，２６ インバータ
Claims (1)
- 【請求項１】組み合わせ論理回路に対して設けられ、ス
キャンパステスト時にシフトレジスタとして動作する複
数のフリップフロップを有するスキャンパス回路におい
て、 前記フリップフロップは、スキャンパステスト時にスキ
ャン用クロック信号を入力するスキャン用クロック入力
端子と、このクロック入力端子に入力されたスキャン用
クロック信号を所定時間遅延して出力するクロック出力
端子とを備え、 後段のフリップフロップのクロック出力端子と前段のフ
リップフロップのスキャン用クロック入力端子とを接続
したことを特徴とするスキャンパス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338462A JPH06186296A (ja) | 1992-12-18 | 1992-12-18 | スキャンパス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338462A JPH06186296A (ja) | 1992-12-18 | 1992-12-18 | スキャンパス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06186296A true JPH06186296A (ja) | 1994-07-08 |
Family
ID=18318395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338462A Withdrawn JPH06186296A (ja) | 1992-12-18 | 1992-12-18 | スキャンパス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06186296A (ja) |
-
1992
- 1992-12-18 JP JP4338462A patent/JPH06186296A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |