JP2010183541A - フリップフロップ回路 - Google Patents
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Abstract
【解決手段】開示されるフリップフロップ回路は、データ入力とスキャン入力とをスキャンモード信号に応じて切り替えて出力するセレクタ部10と、セレクタ部の出力データをクロック信号と同相および逆相のマスタラッチ制御クロックでラッチするマスタラッチ部20と、マスタラッチ部の出力をクロック信号と逆相および同相のスレーブラッチ制御クロックでラッチするスレーブラッチ部30とを直列に接続したフリップフロップ回路において、スキャン動作時、クロック制御部40が、スレーブラッチ部を制御するクロックを、マスタラッチ部を制御するクロックより遅れたタイミングにすることによって、次段のフリップフロップとの間に遅延用のMIN保証ゲートートを挿入することなしに、レーシングを防止できるように構成されている。
【選択図】図1
Description
従来のフリップフロップ回路では、スキャンテストは、このようなフリップフロップ回路を直列に接続してシフトレジスタ回路を構成することによって行われるが、各フリップフロップ回路に供給するクロックのスキューによるレーシングを防止するために、各フリップフロップ回路間にはバッファを挿入する。
図1のフリップフロップ回路は、セレクタ部10と、マスタラッチ部20と、スレーブラッチ部30と、クロック制御部40とからなっている。
マスタラッチ部20は、2つのトランスファゲート21,23と、2つのインバータ22,24とから構成され、セレクタ部10の出力に接続されている。
スレーブラッチ部30は、2つのトランスファゲート31,33と、2つのインバータ32,34とからなり、マスタラッチ部20に直列に接続されて、インバータ35を経て、フリップフロップ回路の出力Qを出力する。
クロック制御部40は、3つのインバータ41,42,45と、2つのNANDゲート43,44とから構成されていて、マスタラッチ部20とスレーブラッチ部30にクロックを供給する。
本発明のフリップフロップ回路は、通常使用時には、スキャンモード信号SM= "L" ,スレーブラッチ制御クロック信号TK= "H" とすることで、クロック信号CKに同期したフリップフロップ回路として動作する。
これによって、図2のタイミングチャートに示すように、スレーブラッチ部30のの制御クロックTKを、マスタラッチ部20の制御クロックCKより遅れたタイミングで入力することによって、次段のフリップフロップとの間に遅延ゲートを挿入することなしに、レーシングを防止することができる。
図3においては、機能UUIT1,機能UUIT2からなる半導体集積回路が示されている。機能UUIT1,機能UUIT2に含まれる回路の範囲は、図5に示された従来の半導体集積回路と同様に、半導体集積回路の論理動作の機能単位や、テストしやすい単位等として都合がよいように分割されたものである。
また、スキャンモード信号SM= "H" ,CK= "L" ,TK= "H" にして、入力SIから出力SOまでスルーになる初期化状態にすることによって、入力信号のみによって出力信号が定まる、論理ゲートだけの組み合わせからなる組み合わせ回路として、試験することも可能になる。
20 マスタラッチ部
30 スレーブラッチ部
40 クロック制御部
11,12,21,23,31,33 トランスファゲート
13,14,22,24,32,34,35,41,42,45 インバータ
43,44 NAND回路
Claims (5)
- データ入力とスキャン入力とをスキャンモード信号に応じて切り替えて出力するセレクタ部と、セレクタ部の出力データをクロック信号と同相および逆相のマスタラッチ制御クロックでラッチするマスタラッチ部と、マスタラッチ部の出力をクロック信号と逆相および同相のスレーブラッチ制御クロックでラッチするスレーブラッチ部とを直列に接続するとともに、クロック信号から前記マスタクラッチ制御クロックを生成し、クロック信号とスレーブラッチクロック制御信号とから前記スレーブラッチ制御クロックを生成するクロック制御部を設けたことを特徴とするフリップフロップ回路。
- 前記フリップフロップ回路において、スレーブラッチ部の制御クロックを、マスタラッチ部の制御クロックより遅れたタイミングで入力することによって、次段のフリップフロップとの間にレーシング防止のために必要な時間差を与えるためのゲートの挿入を省略可能にしたことを特徴とする請求項1記載のフリップフロップ回路。
- 請求項1または2記載のフリップフロップをそれぞれ複数直列に接続してなる第1の機能ユニットと第2の機能ユニットに対して、異なる極性の制御クロックを選択して供給することによって、スキャンパスを迂回するパスを設けることなく、マスタラッチとスレーブラッチをともにスルー状態に設定することができるようにしたことを特徴とするフリップフロップ回路。
- 請求項3記載のフリップフロップ回路において、所望のレジスタだけを設定に要する時間とテストパターンの規模を縮小して設定することを特徴とするフリップフロップ回路。
- 請求項3記載のフリップフロップ回路を、初期化状態にすることによって、組合わせ回路として試験することを特徴とするフリップフロップ回路。
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