JPS62151775A - 集積回路のテスト回路 - Google Patents
集積回路のテスト回路Info
- Publication number
- JPS62151775A JPS62151775A JP60294535A JP29453585A JPS62151775A JP S62151775 A JPS62151775 A JP S62151775A JP 60294535 A JP60294535 A JP 60294535A JP 29453585 A JP29453585 A JP 29453585A JP S62151775 A JPS62151775 A JP S62151775A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- gate
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、集積回路に使用されるテスト回路に閉覆る。
一般に、集積回路は数調角のチップの上に数千から数万
個のトランジスタを集積し、それをプラスチックやセラ
ミック等のパッケージに納めて使用する。そのため、そ
のシステムの状態の調査やコントロールは、チップ上の
ポンディングパッドを通じ、パッケージの外へ出された
外部端子を専ら介して行なわれる。
個のトランジスタを集積し、それをプラスチックやセラ
ミック等のパッケージに納めて使用する。そのため、そ
のシステムの状態の調査やコントロールは、チップ上の
ポンディングパッドを通じ、パッケージの外へ出された
外部端子を専ら介して行なわれる。
そこで、集積回路を設計する際には、システムの検証の
ために、外部からシステムの状態を任意に設定できるよ
うに、テスト回路を内蔵しておくことが普通である。そ
して、テストのモード数に応じた本数だけ、外部に設定
用の端子が設けられる。
ために、外部からシステムの状態を任意に設定できるよ
うに、テスト回路を内蔵しておくことが普通である。そ
して、テストのモード数に応じた本数だけ、外部に設定
用の端子が設けられる。
ところで、集積回路の外部端子の本数はパッケージ毎に
限られているため、テストのための外部端子の数はでき
るだけ少ないことがのぞましい。
限られているため、テストのための外部端子の数はでき
るだけ少ないことがのぞましい。
そこで、従来からテスト用端子の数を減らづために、デ
ス１〜回路内部に特別なカウンタを設けるなどの方法が
考えられている。
ス１〜回路内部に特別なカウンタを設けるなどの方法が
考えられている。
第３図はその種の従来のテスト回路の一例を示す。
この回路では、Ｎ個のＴフリップ７０ツブ２１〜２４が
縦列に接続されたＮピッミルのアップカウンタがあり、
その初段のフリップフロップ２１の入力端子は外部端子
２５に接続され、各フリップフロップのリセット端子は
外部端子２６に接続されている。この２つの外部端子２
５．２６により、上記アップカウンタの状態は任意に定
めることができる。
縦列に接続されたＮピッミルのアップカウンタがあり、
その初段のフリップフロップ２１の入力端子は外部端子
２５に接続され、各フリップフロップのリセット端子は
外部端子２６に接続されている。この２つの外部端子２
５．２６により、上記アップカウンタの状態は任意に定
めることができる。
このアップカウンタの出力をデコードすれば、２Ｎ通り
のモードが任意に設定できる。そこで、デコードのため
にＮＯＲゲート２７．２８．・・・が設けられている。
のモードが任意に設定できる。そこで、デコードのため
にＮＯＲゲート２７．２８．・・・が設けられている。
第４図は、上記テスト回路のタイムヂャートを示す。
同図に示されるように、リセット後に外部端子２５から
入力されたトリガ信号Ｔ（１）のパルス数に応じて、各
ＮＯＲゲート２７．２８．・・・から出力されるモード
信号Ｍ、Ｍ１．・・・の１つが” ｍｌ ”レベルとな
ってテストモードが決定される。
入力されたトリガ信号Ｔ（１）のパルス数に応じて、各
ＮＯＲゲート２７．２８．・・・から出力されるモード
信号Ｍ、Ｍ１．・・・の１つが” ｍｌ ”レベルとな
ってテストモードが決定される。
上記のように、カウンタを用いる従来技術においては、
テストのための外部端子が２本以上は必要である。しか
し、かかる端子は通常の使用時においては全く不要なら
のであるから、その数を最少限度の１本に減らずことが
できれば最も望ましい。
テストのための外部端子が２本以上は必要である。しか
し、かかる端子は通常の使用時においては全く不要なら
のであるから、その数を最少限度の１本に減らずことが
できれば最も望ましい。
本発明は上記に鑑みなされたもので、集積回路に内蔵さ
れるテス］−回路において、その外部端子は只１本だけ
であり、その１本の端子で自由に任意のテストモードが
設定できる回路を提供することを目的とする。
れるテス］−回路において、その外部端子は只１本だけ
であり、その１本の端子で自由に任意のテストモードが
設定できる回路を提供することを目的とする。
（発明の概要）
上記目的を達成するために、本発明は、縦列に接続され
た複数個のシフトレジスタと、これらのレジスタの各出
力を入力として、初段のレジスタの入力信号が特定のパ
ターンをくり返す信号であるときにのみ所定の論理値を
出力する、前記パターンの各種類にそれぞれ対応して設
けられた複数個のゲート回路とを備え、前記初段のレジ
スタに外部から前記パターンのくり返し信号を与えるこ
とにより、前記ゲート回路から所望のテストモードを示
す信号が出力されるようにしたものである。
た複数個のシフトレジスタと、これらのレジスタの各出
力を入力として、初段のレジスタの入力信号が特定のパ
ターンをくり返す信号であるときにのみ所定の論理値を
出力する、前記パターンの各種類にそれぞれ対応して設
けられた複数個のゲート回路とを備え、前記初段のレジ
スタに外部から前記パターンのくり返し信号を与えるこ
とにより、前記ゲート回路から所望のテストモードを示
す信号が出力されるようにしたものである。
以下、図面を参照しつつ本発明の詳細な説明する。
第１図（ａ）は本発明に係るテスト回路の一実施例を示
１．ここで同図（ｂ）に示ず如ぎ表記法は、同図（Ｃ）
に示す如き回路を簡略的に表すものである。
１．ここで同図（ｂ）に示ず如ぎ表記法は、同図（Ｃ）
に示す如き回路を簡略的に表すものである。
同図（ａ）において、集積回路の内部で生成されるクロ
ックφにより動作づる４個のシフトレジスタ１〜４が、
前段のＱ出力端子が次段のＤ入力端子に接続されるよう
にして、縦列に接続されている。初段のレジスタ１のＤ
入力端子は外部端子５に接続されている。
ックφにより動作づる４個のシフトレジスタ１〜４が、
前段のＱ出力端子が次段のＤ入力端子に接続されるよう
にして、縦列に接続されている。初段のレジスタ１のＤ
入力端子は外部端子５に接続されている。
第２図はこの外部端子５に外部から印加されるべき信号
の種類を示す。同図に示すように、４クロツクを周期と
してそれぞれ独自のパターンを繰り返す６種類の信号ａ
−ｆがある。これらの信号ａ−ｆのいずれかが外部端子
５から入力されると、各レジスタ１〜４の出力は、その
信号のパターンに従ってクロック毎に推移して行き４ク
ロツクでもとに戻る。よって、レジスタ１〜４の出力の
組合わＵの態様は、原則的には１つのパターンに対して
クロック毎の４態様があるが、パターンが異なれば同じ
態様は生じないように信号ａ〜ｆのパターンが選定され
ている。
の種類を示す。同図に示すように、４クロツクを周期と
してそれぞれ独自のパターンを繰り返す６種類の信号ａ
−ｆがある。これらの信号ａ−ｆのいずれかが外部端子
５から入力されると、各レジスタ１〜４の出力は、その
信号のパターンに従ってクロック毎に推移して行き４ク
ロツクでもとに戻る。よって、レジスタ１〜４の出力の
組合わＵの態様は、原則的には１つのパターンに対して
クロック毎の４態様があるが、パターンが異なれば同じ
態様は生じないように信号ａ〜ｆのパターンが選定され
ている。
レジスタ１〜４の各Ｑ又はＱ出力端子には、その出力を
デコードして上記６パターンの信号ａ〜ｆにそれぞれ対
応したモード信号ＭＱ−Ｍ５を出力する６個のゲート回
路６〜１１が接続されている。
デコードして上記６パターンの信号ａ〜ｆにそれぞれ対
応したモード信号ＭＱ−Ｍ５を出力する６個のゲート回
路６〜１１が接続されている。
ゲート回路６は、４人ツノのＮＯＲゲートであり、その
入力端子はそれぞれレジスタ１〜４の各Ｑ出力端子に接
続されている。従って、このグー１−回路６からのモー
ド信号Ｍ。は、常時“°シ″レベルを示す信号ａの入力
時にのみ“′１」″ルベルになる。
入力端子はそれぞれレジスタ１〜４の各Ｑ出力端子に接
続されている。従って、このグー１−回路６からのモー
ド信号Ｍ。は、常時“°シ″レベルを示す信号ａの入力
時にのみ“′１」″ルベルになる。
ゲート回路７も同じく４人力のＮＯＲゲートであるが、
その入力端子はそれぞれレジスタの１〜４の各Ｑ出力端
子に接続されている。従って、このゲート回路６からの
モード信号Ｍ。は、常時“Ｌ″レベル示す信号ａの入力
時にのみ“１４″レベルになる。
その入力端子はそれぞれレジスタの１〜４の各Ｑ出力端
子に接続されている。従って、このゲート回路６からの
モード信号Ｍ。は、常時“Ｌ″レベル示す信号ａの入力
時にのみ“１４″レベルになる。
ゲート回路７も同じく４人力のＮＯＲゲートであるが、
その入力端子はそれぞれレジスタの１〜４の各Ｑ出力端
子に接続されている。従って、このゲート回路７からの
モード信号Ｍ１は常時“Ｈ１１レベルを示す信号すの入
力時にのみＨ”レベルとなる。
その入力端子はそれぞれレジスタの１〜４の各Ｑ出力端
子に接続されている。従って、このゲート回路７からの
モード信号Ｍ１は常時“Ｈ１１レベルを示す信号すの入
力時にのみＨ”レベルとなる。
ゲート回路８は、４人力のＡＮＤＮＯゲートとＯＲゲー
ト１個との複合回路である。その一方のＡＮＤゲートは
、レジスタ１〜４のＱ出力の組合わせの態様がＨＬ Ｈ
Ｌ ”のときに、またもう一方のＡＮＤゲートは、上記
態様が°“Ｌ ＨＬ Ｈ”のときに、それぞれ゛トビル
ベルを出力するように各レジスタ１〜４の出力端子に接
続されている。
ト１個との複合回路である。その一方のＡＮＤゲートは
、レジスタ１〜４のＱ出力の組合わせの態様がＨＬ Ｈ
Ｌ ”のときに、またもう一方のＡＮＤゲートは、上記
態様が°“Ｌ ＨＬ Ｈ”のときに、それぞれ゛トビル
ベルを出力するように各レジスタ１〜４の出力端子に接
続されている。
従って、このゲート回路８からのモード信号Ｍ２は、Ｈ
Ｌ ”のパターンをくり返Ｊ信号Ｃの人力時にのみ“’
Ｉ−１”レベルとなる。
Ｌ ”のパターンをくり返Ｊ信号Ｃの人力時にのみ“’
Ｉ−１”レベルとなる。
ゲート回路９〜１１は、それぞれ４人力のＡＮＤゲー１
−４個と４人力のＯＲゲート１個との複合回路である。
−４個と４人力のＯＲゲート１個との複合回路である。
ゲート回路９の各ＡＮＤゲートは、それぞれレジスタ１
〜４のＱ出力の組合せの態様が’ＬＬＨＨ１１、” Ｈ
Ｌ Ｌ Ｈ”、” ＨＨＬ Ｌ ”、” Ｌ ＨＨＬ
”であるときに“′Ｈ″レベルを出力するように、各レ
ジスタ１〜４に接続されている。従って、このゲート回
路９からのモード信号Ｍ３は、″ト目」ＬＬ １１のく
り返し信号ｄの人力時にのみ“トビルベルとなる。
〜４のＱ出力の組合せの態様が’ＬＬＨＨ１１、” Ｈ
Ｌ Ｌ Ｈ”、” ＨＨＬ Ｌ ”、” Ｌ ＨＨＬ
”であるときに“′Ｈ″レベルを出力するように、各レ
ジスタ１〜４に接続されている。従って、このゲート回
路９からのモード信号Ｍ３は、″ト目」ＬＬ １１のく
り返し信号ｄの人力時にのみ“トビルベルとなる。
これと同様にして、ゲート回路１０からのモード信号Ｍ
４は’ ＨＨＨＬ ”の信号ｅの入力時に、またゲート
回路１１からのモード信＠Ｍ５はＨＬ Ｌ Ｌ ”の信
号ｆの人力時にのみ、それぞれ１」″レベルを示す。
４は’ ＨＨＨＬ ”の信号ｅの入力時に、またゲート
回路１１からのモード信＠Ｍ５はＨＬ Ｌ Ｌ ”の信
号ｆの人力時にのみ、それぞれ１」″レベルを示す。
このようにして、只１つの外部端子５がら入力される信
号のパターンを選択することにより、６種類のテストモ
ードを任意に設定することができる。
号のパターンを選択することにより、６種類のテストモ
ードを任意に設定することができる。
尚、シフトレジスタの数を増やすことによって、更に多
くのモードを設定できることは勿論である。
くのモードを設定できることは勿論である。
以上説明したように、本発明によれば、シフトレジスタ
を縦列接続し、初段のレジスタに特定のパターンのくり
返し信号を与えるとレジスタの各出力に接続されたゲー
ト回路から上記パターンに対応した信号が出力されるよ
うに構成しているので、外部端子は上記パターンのくり
返し信号を与えるための只１つの端子だけで済み、この
１つの端子から与える信号のパターンを変えることによ
って任意のテストモードを設定することが可能となる。
を縦列接続し、初段のレジスタに特定のパターンのくり
返し信号を与えるとレジスタの各出力に接続されたゲー
ト回路から上記パターンに対応した信号が出力されるよ
うに構成しているので、外部端子は上記パターンのくり
返し信号を与えるための只１つの端子だけで済み、この
１つの端子から与える信号のパターンを変えることによ
って任意のテストモードを設定することが可能となる。
第１図は本発明に係るテスト回路の一実施例を示ず回路
図、第２図は同実施例に外部から入力される信号の種類
を示すタイムデーヤード、第３図は従来のテスト回路の
一例を示す回路図、第４図は同従来例の動作を示すタイ
ムチャートである。 １へ４・・・シフトレジスタ、５．２５．２６・・・外
部端子、６〜１１・・・ゲート回路、２１〜２４・・・
１゛フリツプフロツプ、２７．２８・・・ＮＯＲゲート
、Ｍｏ−Ｍ５・・・モード信号。 出願人代理人 佐 藤 −雄 図面の浄書（内容に変更なし） （α） （ｂ） ＣＣ） 第１図 ψ ■旦几ｒＬ −−一−−−ｆｆ第２図 Ｑ（２ン 第４図 手続補正書 昭和６１年２月Ｓ日
図、第２図は同実施例に外部から入力される信号の種類
を示すタイムデーヤード、第３図は従来のテスト回路の
一例を示す回路図、第４図は同従来例の動作を示すタイ
ムチャートである。 １へ４・・・シフトレジスタ、５．２５．２６・・・外
部端子、６〜１１・・・ゲート回路、２１〜２４・・・
１゛フリツプフロツプ、２７．２８・・・ＮＯＲゲート
、Ｍｏ−Ｍ５・・・モード信号。 出願人代理人 佐 藤 −雄 図面の浄書（内容に変更なし） （α） （ｂ） ＣＣ） 第１図 ψ ■旦几ｒＬ −−一−−−ｆｆ第２図 Ｑ（２ン 第４図 手続補正書 昭和６１年２月Ｓ日
Claims (1)
- 縦列に接続された複数個のシフトレジスタと、これらの
レジスタの各出力を入力として、初段のレジスタの入力
信号が特定のパターンをくり返す信号であるときにのみ
所定の論理値を出力する、前記パターンの各種類にそれ
ぞれ対応して設けられた複数個のゲート回路とを備える
集積回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294535A JPS62151775A (ja) | 1985-12-26 | 1985-12-26 | 集積回路のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294535A JPS62151775A (ja) | 1985-12-26 | 1985-12-26 | 集積回路のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151775A true JPS62151775A (ja) | 1987-07-06 |
Family
ID=17809037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294535A Pending JPS62151775A (ja) | 1985-12-26 | 1985-12-26 | 集積回路のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379303A (en) * | 1991-06-19 | 1995-01-03 | Sun Microsystems, Inc. | Maximizing improvement to fault coverage of system logic of an integrated circuit with embedded memory arrays |
| US11367692B2 (en) | 2016-04-07 | 2022-06-21 | Schott Ag | Lens cap for a transistor outline package |
-
1985
- 1985-12-26 JP JP60294535A patent/JPS62151775A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379303A (en) * | 1991-06-19 | 1995-01-03 | Sun Microsystems, Inc. | Maximizing improvement to fault coverage of system logic of an integrated circuit with embedded memory arrays |
| US11367692B2 (en) | 2016-04-07 | 2022-06-21 | Schott Ag | Lens cap for a transistor outline package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6388635A (ja) | プログラム可能ｆｉｆｏバッファ | |
| JPH07106949A (ja) | 汎用組み合わせ論理モジュール | |
| JPS6156903B2 (ja) | ||
| JPH0682146B2 (ja) | スキヤンパス方式の論理集積回路 | |
| JPH0211180B2 (ja) | ||
| JPS62151775A (ja) | 集積回路のテスト回路 | |
| JPH01307815A (ja) | 情報処理装置のリセット方式 | |
| JP2552103B2 (ja) | 半導体集積回路 | |
| JPH0192673A (ja) | カウンタ・テスト装置 | |
| JPH0582905B2 (ja) | ||
| JP3134354B2 (ja) | 動作モード設定装置 | |
| JPS59180467A (ja) | 論理回路の試験方法 | |
| JPH04212521A (ja) | リングカウンタ | |
| US20040008808A1 (en) | Counter having improved counting speed | |
| JPH01170874A (ja) | 半導体集積回路装置のテストモード設定回路 | |
| KR900006412B1 (ko) | 카운터를 사용한 테스트 논리회로 | |
| JP2565189B2 (ja) | 信号処理回路 | |
| JPH1010194A (ja) | 半導体集積回路 | |
| JPS62182937A (ja) | テストモ−ド設定回路 | |
| JPH07113660B2 (ja) | モード設定回路 | |
| JPH0779247B2 (ja) | デコ−ド回路 | |
| JPH01309509A (ja) | Ｊｋフリップフロップ回路 | |
| JPS6285515A (ja) | デジタル集積回路 | |
| JPH0420881A (ja) | 半導体集積回路内のテストモード設定回路 | |
| JPS62133371A (ja) | 半導体装置 |