JPH07106949A - 汎用組み合わせ論理モジュール - Google Patents

汎用組み合わせ論理モジュール

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JPH07106949A
JPH07106949A JP3133590A JP13359091A JPH07106949A JP H07106949 A JPH07106949 A JP H07106949A JP 3133590 A JP3133590 A JP 3133590A JP 13359091 A JP13359091 A JP 13359091A JP H07106949 A JPH07106949 A JP H07106949A
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JP
Japan
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multiplexer
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data
logic
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Application number
JP3133590A
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English (en)
Inventor
Douglas C Galbraith
ダグラス・シー・ガルブレイス
Gamal Abbas A El
アバス・エイ・エル・ガマル
Jonathan W Greene
ジヨナサン・ダブリユ・グリーン
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Microsemi SoC Corp
Original Assignee
Actel Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
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Abstract

(57)【要約】 （修正有） 【目的】 ユーザプログラマブル集積回路の機能性を改
良する。 【構成】 第１及び第２の２入力マルチプレクサ１０，
１２の入力は第１群からデータ信号を供給される。論理
ゲート３４，４８の入力は第２群のデータ信号Ａ０，Ａ
１と第３群のデータ信号Ｂ０，Ｂ１を供給される。第３
の２入力マルチプレクサ４０は夫々第１及び第２のマル
チプレクサの出力に接続される。第３の２入力マルチプ
レクサの出力４４はその選択入力に接続されたＨＯＬＤ
１入力を有する第４の２入力マルチプレクサ６０の第１
のデータ入力５８に接続されている。その出力６４及び
ＣＬＥＡＲ入力は、ＡＮＤゲート７０に供給される。第
５の２入力マルチプレクサの選択入力８０はＨＯＬＤ２
入力に接続されている。ＣＬＥＡＲ、ＨＯＬＤ１及びＨ
ＯＬＤ２入力は他の群の１つのデータ信号を含み得る第
３群のデータ信号からの信号の組み合わせにより規定さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル電子回路に係
る。より詳細には、本発明はユーザプログラマブル集積
回路で論理関数を実行するための回路、及び利用者が選
択可能な多種の組み合わせ及び順次論理関数を実施する
ための回路に係る。
【０００２】
【従来技術】使用者が選択可能な多数の論理関数のうち
の選択可能な１つを実行することが可能なプログラマブ
ル論理ブロックは従来技術で知られている。Ｅｌ Ｇａ
ｍａｌ他名義で出願され、本願と同一出願人に譲渡され
た米国特許第４９１０４１７号、及びＬｅ Ｃａｎ他名
義の米国特許第４４５３０９６号は、複数の組み合わせ
関数を実行することが可能なマルチプレクサから構成さ
れる論理モジュールを開示している。
【０００３】これらの回路はユーザプログラマブル論理
アレーの設計者にある程度の融通性を与えるが、このよ
うな回路の機能性にはまだ改良の余地がある。
【０００４】
【発明の要約】本発明の第１の態様によると、使用者が
構成可能な種々の組み合わせ及び順次論理関数を有する
論理モジュールが提供される。組み合わせセクションの
第１段において、論理モジュールは第１及び第２のデー
タ入力を各々有する第１及び第２の２入力マルチプレク
サを含む。第１及び第２のマルチプレクサのいずれも選
択入力を含んでおり、これらの選択入力の両方とも第１
及び第２のデータ入力を有する第１の型の２入力論理ゲ
ートの出力に接続されている。第１及び第２の２入力マ
ルチプレクサの入力は第１群からデータ信号を供給され
る。論理ゲートの各々の一方の入力は第２群のデータ信
号を供給され、論理ゲートの各々の他方の入力は第３群
のデータ信号を供給される。
【０００５】論理モジュールの組み合わせセクションの
第２段において、第３の２入力マルチプレクサは第１及
び第２のマルチプレクサの出力に夫々接続された第１及
び第２のデータ入力を有する。第１及び第２のデータ入
力を有する第２の型の２入力論理ゲートの出力には第３
の２入力マルチプレクサの選択入力が接続されている。
【０００６】本発明の論理モジュールの順次セクション
の第１段において、第３の２入力マルチプレクサの出力
はその選択入力に連結されたＨＯＬＤ１入力を有する第
４の２入力マルチプレクサの第１のデータ入力に接続さ
れている。その出力及び低活性ＣＬＥＡＲ入力はＡＮＤ
ゲートに供給され、該ＡＮＤゲートの出力は本発明の論
理モジュールの順次セクションの第２段において第４の
２入力マルチプレクサの第２のデータ入力と第５の２入
力マルチプレクサの第１のデータ入力とに接続されてい
る。第５の２入力マルチプレクサの選択入力はＨＯＬＤ
２入力に接続されている。その出力及びＣＬＥＡＲ入力
はＡＮＤゲートに供給され、該ＡＮＤゲートの出力は第
５の２入力マルチプレクサの第２のデータ入力と出力ノ
ードとに接続されている。ＣＬＥＡＲ、ＨＯＬＤ１及び
ＨＯＬＤ２入力は他の群の１つのデータ信号を含み得る
第３群のデータ信号からの信号の組み合わせにより規定
される。
【０００７】
【実施例】以下、添付図面を参考に本発明を具体的に説
明する。
【０００８】まず本発明の論理モジュールの好適実施例
のブロック図である図１は、構成可能な組み合わせ及び
順次ブロックを有する論理モジュール１０を示す。論理
モジュールの組み合わせ部分は第１及び第２のセクショ
ンを含む。本発明の論理モジュール１０の第１のセクシ
ョンは第１及び第２の２入力マルチプレクサ１２及び１
４を含む。第１の２入力マルチプレクサは第１のデータ
入力１６、第２のデータ入力１８、選択入力２０及び出
力２２を含む。第２の２入力マルチプレクサは第２のデ
ータ入力２４、第２のデータ入力２６、選択入力２８及
び出力３０を有する。第１及び第２の２入力マルチプレ
クサ１２及び１４の選択入力２０及び２８は第１及び第
２のデータ入力５０及び５４を有する第１の型の２入力
論理ゲート３４の出力３２に接続されている。
【０００９】第１及び第２の２入力マルチプレクサ１２
及び１４の出力２２及び３０は論理モジュール１０の第
２のセクションにおいて第３の２入力マルチプレクサ４
０のデータ入力３６及び３８に接続されている。第３の
２入力マルチプレクサ４０は更に選択入力４２及び出力
４４を含む。第３の２入力マルチプレクサ４０の選択入
力４２は第１及び第２のデータ入力５２及び５６を有す
る第２の型の２入力論理ゲート４８の出力４６に接続さ
れている。
【００１０】第１及び第２の２入力マルチプレクサのデ
ータ入力１６，１８，２４及び２６は図１に示す第１群
のデータ入力ノード（データ入力Ｄ００，Ｄ０１，Ｄ１
０及びＤ１１）からデータ信号を供給される。論理ゲー
ト３４及び４８の各々の一方の入力（夫々５０，５２）
は図１に示す第２群（夫々データ入力ノードＡ０及びＡ
１）のデータ信号を供給され、論理ゲートの各々の他方
の入力（夫々５４，５６）は図１に示す第３群（夫々デ
ータ入力ノードＢ０及びＢ１）のデータ信号を供給され
る。
【００１１】本発明の論理モジュール１０は８個までの
入力を有する複数の組み合わせ関数を提供する。図１の
回路により実施される関数は、Ｚ＝（Ｄ００！（Ａ０・
Ｂ０）＋Ｄ０１（Ａ０・Ｂ０））！（Ａ１＋Ｂ１）＋
（Ｄ１０！（Ａ０・Ｂ０）＋Ｄ１１（Ａ０・Ｂ０））
（Ａ１＋Ｂ１）である。
【００１２】実行可能な組み合わせ関数はＡＮＤ，Ｏ
Ｒ，ＮＡＮＤ，ＮＯＲ及びＥＸ−ＯＲを含む。表１は図
１の回路の種々の入力を使用するこれらの関数の実行を
示す。
【００１３】 表１ 関数 A0 B0 A1 B1 D00 D01 D10 D11 C1 C2 NAND!(A・B) A B 1 X X X 1 0 1 0 A B X 1 X X 1 0 1 0 A B 0 0 1 0 X X 1 0 A B 0 0 1 0 0 0 1 0 1 A 0 B 1 1 1 0 1 0 1 A B 0 1 1 1 0 1 0 A 1 0 B 1 1 1 0 1 0 A 1 B 0 1 1 1 0 1 0 NOR!(A＋B) 1 1 A B X 1 X 0 1 0 0 X A B X X 0 X 1 0 X 0 A B X X 0 X 1 0 1 A 0 B 1 0 0 0 1 0 1 A B 0 1 0 0 0 1 0 A 1 0 B 1 0 0 0 1 0 A 1 B 0 1 0 0 0 1 0 AND(A・B) A B 0 0 0 1 X X 1 0 A B 1 X X X 0 1 1 0 A B X 1 X X 0 1 1 0 A B 0 0 0 0 1 0 1 0 1 A B 0 0 0 0 1 1 0 1 A 0 B 0 0 0 0 1 0 A 1 B 0 0 0 0 1 1 0 A 1 0 B 0 0 0 1 1 0 0R(A＋B) X X A B 0 0 1 1 1 0 0 X A B 0 X 1 X 1 0 X 0 A B 0 X 1 X 1 0 1 A 0 B 0 1 1 1 1 0 1 A B 0 0 1 1 1 1 0 A 1 0 B 0 1 1 1 1 0 A 1 B 0 0 1 1 1 1 0 XOR(A・!B)＋(!A・B) A 1 B 0 0 1 1 0 1 0 A 1 0 B 0 1 1 0 1 0 1 A B 0 0 1 1 0 1 0 1 A 0 B 0 1 1 0 1 0 XNOR(A・B)＋(!A・!B) A 1 B 0 1 0 0 1 1 0 A 1 0 B 1 0 0 1 1 0 1 A B 0 1 0 0 1 1 0 1 A 0 B 1 0 0 1 1 0。
【００１４】異なるゲート（例えばＮＡＮＤ，ＮＯＲ，
ＥＸ−ＯＲゲート）を使用しても結果はほとんど変わら
ないことが当業者には理解されよう。特に、選択入力に
すべて同一のゲート（例えばすべてＮＡＮＤ又はＮＯＲ
ゲート）を使用すると関数（ＡＮＤ ＯＲ）の入力数が
増加し、選択入力に混合ゲート（例えば図１１に示すよ
うに第１の選択入力にＮＡＮＤ、第２の選択入力にＮＯ
Ｒ）を使用すると、モジュールが生成可能な関数の数が
増加する。
【００１５】更に図１から明らかなように、論理モジュ
ール１０の順次部分も２段階を有する。第１の順次段に
おいて、第３の２入力マルチプレクサ４０の出力４４は
ＨＯＬＤ１制御ノードからのＨＯＬＤ１信号により駆動
される選択入力６２を有する第４の２入力マルチプレク
サ６０の第１のデータ入力５８に接続されている。その
出力６４及びＣＬＥＡＲ制御ノードからのＣＬＥＡＲ信
号はＡＮＤゲート７０の入力６６及び６８に供給され、
該ＡＮＤゲートの出力７２は第４の２入力マルチプレク
サの第２のデータ入力７４と第２の順次段の入力を形成
する第５の２入力マルチプレクサ７８の第１のデータ入
力７６とに接続されている。第５の２入力マルチプレク
サ７８の選択入力８０はＨＯＬＤ２制御ノードからのＨ
ＯＬＤ２信号に接続されている。第５の２入力マルチプ
レクサ７８の出力８２及びＣＬＥＡＲ信号はＡＮＤゲー
トの入力８６及び８４に供給され、該ＡＮＤゲートの出
力９０は第５の２入力マルチプレクサの第２のデータ入
力９２と出力ノード９４とに接続されている。
【００１６】本発明の好適実施例によると、ＣＬＥＡ
Ｒ、ＨＯＬＤ１及びＨＯＬＤ２信号は１組のデータ入力
信号からの組み合わせ論理により誘導される。図２ａに
示すように、データ入力ノードＣ１，Ｃ２及びＢ０から
のデータ信号は、ＨＯＬＤ１、ＨＯＬＤ２及びＣＬＥＡ
Ｒ信号が夫々現れる制御ノード出力を有する論理組み合
わせ回路１０２の入力９６，９８及び１００に夫々加え
られる。
【００１７】図２ａの論理組み合わせ回路１０２は表２
の真理値表に示すようなＨＯＬＤ１、ＨＯＬＤ２及びＣ
ＬＥＡＲ信号の出力を生成するように３つの入力を組み
合わせるための任意の論理回路であり得る。
【００１８】 表２ Ｃ１ Ｃ２ ＨＯＬＤ１ ＨＯＬＤ２ ＣＬＲＢ ０ ０ ０ １ Ｂ０ ０ １ １ ０ Ｂ０ １ ０ ０ ０ １ １ １ ０ １ Ｂ０。
【００１９】図２ｂはこのような回路の好適実施例の論
理図である。図２ｂに示すように、論理組み合わせ回路
１０２は反転入力１０６、非反転入力１０８及び出力１
１０を有するＡＮＤゲート１０４と、反転入力１１４、
非反転入力１１６及び出力１１８を有するＡＮＤゲート
１１２と、入力１２２及び１２４及び出力１２６を有す
るＥＸＮＯＲゲート１２０と、入力１３０及び１３２及
び出力１３４を有するＯＲゲート１２８とを含む。Ｃ１
入力９６はＡＮＤゲート１０４及び１１２の入力夫々１
０６及び１１６と、ＥＸＮＯＲゲート１２０の入力１２
２とに接続されている。Ｃ２入力９８はＡＮＤゲート１
０４及び１１２の入力夫々１０８及び１１４と、ＥＸＮ
ＯＲゲート１２０の入力１２４とに接続されている。Ｂ
０入力１００はＯＲゲート１２８の入力１３２に接続さ
れている。ＡＮＤゲート１１２の出力１１８はＯＲゲー
ト１２８の入力１３０に接続されている。ＡＮＤゲート
１０４の出力１１０はＨＯＬＤ１信号であり、ＥＸＮＯ
Ｒゲート１２０の出力１２６はＨＯＬＤ２信号であり、
ＯＲゲート１２８の出力１３４はＣＬＥＡＲ信号であ
る。
【００２０】本発明の論理モジュールの順次部分は非同
期低アクティブクリアを有する立ち上がりもしくは立ち
下がり縁フリップフロップとして、又は非同期低アクテ
ィブクリアを有する透過型低もしくは高ラッチとして、
又はモジュールの組み合わせセクションしか使用するこ
とができない透過型フロースルーエレメントとして構成
することができる。全ラッチ及びフリップフロップは非
反転型である。
【００２１】表３は本発明の論理モジュールで可能な順
次関数を示す。表３から明らかなように、実行可能な順
次関数は低アクティブクリアを有する負トリガラッチ、
低アクティブクリアを有する正トリガラッチ、低アクテ
ィブクリアを有する負トリガフリップフロップ、低アク
ティブクリアを有する正トリガフリップフロップ及びフ
ロースルーモードを含む。表３から明らかなように、入
力状態Ａ０，Ｄ００及びＤ１０は正及び負トリガラッチ
で制限される。ラッチが透過モードであり且つクリア入
力が活動中であるときに出力を低くするためには、Ａ０
は１に等しくなければならず、Ｄ００とＤ１０とは両方
とも０に等しくなければならない。
【００２２】 表３ C1 C2 関数 !CLEAR 制限 0 CLK 立ち上がり縁フリップフロップ B0 なし CLK 1 立ち下がり縁フリップフロップ B0 なし 1 CLK クリア付き高ラッチ B0 A0=1;D00,D10=0 CLK 0 クリア付き低ラッチ B0 A0=1;D00,D10=0 1 CLK 高ラッチ -- B0=1 CLK 0 低ラッチ -- B0=1 1 0 透過型 -- なし。
【００２３】本発明の論理モジュールの２入力マルチプ
レクサ及び他の論理コンポーネントは既存のＭＯＳ及び
ＣＭＯＳ技術を用いて製造することができる。
【００２４】以上、本発明の好適実施例について説明し
たが、当業者は以上の開示に基づいて本発明の範囲内で
開示以外の態様を構成することができよう。したがっ
て、本発明は特許請求の範囲のみに限定されるものであ
る。
【図面の簡単な説明】
【図１】本発明の好適実施例に従う論理モジュールのブ
ロック図である。
【図２ａ】データ入力から図１の回路にＣＬＥＡＲ，Ｈ
ＯＬＤ１及びＨＯＬＤ２信号を生成するための組み合わ
せ回路を示す説明図である。
【図２ｂ】図２ａの回路の関数を実行するのに使用され
る本発明の好適回路のブロック形態の論理図である。
【符号の説明】
１０ 論理モジュール １２，１４，４０，６０，７８ マルチプレクサ ３４，４８ 論理ゲート Ｄ０，Ｄ１，Ａ０，Ａ１，Ｂ０，Ｂ１ 信号群
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アバス・エイ・エル・ガマル アメリカ合衆国、カリフオルニア・94301、 パロ・アルト、リンカーン・アベニユー・ 852 (72)発明者 ジヨナサン・ダブリユ・グリーン アメリカ合衆国、カリフオルニア・94301、 パロ・アルト、ホーソーン・536−シー

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１のデータノードに接続された第１の
    入力、第２のデータノードに接続された第２の入力、選
    択入力及び出力を有する第１のマルチプレクサと、第３
    のデータノードに接続された第１の入力、第４のデータ
    ノードに接続された第２の入力、選択入力及び出力を有
    する第２のマルチプレクサと、該第１のマルチプレクサ
    の出力に接続された第１の入力、該第２のマルチプレク
    サの出力に接続された第２の入力、選択入力及び出力を
    有する第３のマルチプレクサと、第５のデータノードに
    接続された第１の入力、第６のデータノードに接続され
    た第２の入力及び該第１のマルチプレクサの選択入力に
    接続された出力を有する第１の論理ゲートと、第７のデ
    ータノードに接続された第１の入力、第８のデータノー
    ドに接続された第２の入力及び該第２のマルチプレクサ
    の選択入力に接続された出力を有する第２の論理ゲート
    とを含む汎用組み合わせ論理モジュール。
  2. 【請求項２】 該第１の論理ゲートがＡＮＤゲートであ
    り、該第２の論理ゲートがＯＲゲートである請求項１に
    記載の論理モジュール。
  3. 【請求項３】 第１のデータ入力ノードに接続された第
    １の入力、第２の入力、第１の制御ノードに接続された
    選択入力、及び出力を有する第１のマルチプレクサと、
    該第１のマルチプレクサの出力に接続された第１の入
    力、第２の制御ノードに接続された第２の入力及び該第
    １のマルチプレクサの第２の入力に接続された出力を有
    する第１のＡＮＤゲートと、該第１のＡＮＤゲートの出
    力に接続された第１の入力、第３の制御ノードに接続さ
    れた第２の入力、選択入力及び出力を有する第２のマル
    チプレクサと、該第２のマルチプレクサの出力に接続さ
    れた第１の入力、該第２の制御ノードに接続された第２
    の入力及び該第２のマルチプレクサの第２の入力と出力
    ノードとに接続された出力を有する第２のＡＮＤゲート
    と、第３及び第４のデータノードの状態の予め選択され
    た組み合わせに応じて該第２の制御ノードに論理１又は
    第２のデータノードの内容を割り当てるための第１の組
    み合わせ手段と、該第３及び第４のデータノードの状態
    の予め選択された組み合わせに応じて該第１の制御ノー
    ドに論理ゼロ又は論理１を割り当て、該第３の制御ノー
    ドに論理ゼロ又は論理１を割り当てるための第２の組み
    合わせ手段とを含む汎用順次論理モジュール。
  4. 【請求項４】 第１のデータノードに接続された第１の
    入力、第２のデータノードに接続された第２の入力、選
    択入力及び出力を有する第１のマルチプレクサと、第３
    のデータノードに接続された第１の入力、第４のデータ
    ノードに接続された第２の入力、選択入力及び出力を有
    する第２のマルチプレクサと、該第１のマルチプレクサ
    の出力に接続された第１の入力、該第２のマルチプレク
    サの出力に接続された第２の入力、選択入力及び出力を
    有する第３のマルチプレクサと、第５のデータノードに
    接続された第１の入力、第６のデータノードに接続され
    た第２の入力及び該第１のマルチプレクサの選択入力に
    接続された出力を有する第１の論理ゲートと、第７のデ
    ータノードに接続された第１の入力、第８のデータノー
    ドに接続された第２の入力及び該第２のマルチプレクサ
    の選択入力に接続された出力を有する第２の論理ゲート
    と、該第３のマルチプレクサの出力に接続された第１の
    入力、第２の入力、第１の制御ノードに接続された選択
    入力、及び出力を有する第４のマルチプレクサと、該第
    ４のマルチプレクサの出力に接続された第１の入力、第
    ２の制御ノードに接続された第２の入力及び該第４のマ
    ルチプレクサの第２の入力に接続された出力を有する第
    １のＡＮＤゲートと、該第１のＡＮＤゲートの出力に接
    続された第１の入力、第３の制御ノードに接続された第
    ２の入力、選択入力及び出力を有する第５のマルチプレ
    クサと、該第５のマルチプレクサの出力に接続された第
    １の入力、該第２の制御ノードに接続された第２の入力
    及び該第５のマルチプレクサの第２の入力と出力ノード
    とに接続された出力を有する第２のＡＮＤゲートと、第
    １０及び第１１のデータノードの状態の予め選択された
    組み合わせに応じて該第２の制御ノードに論理１又は第
    ９のデータノードの内容を割り当てるための手段と、該
    第１０及び第１１のデータノードの予め選択された組み
    合わせに応じて該第１の制御ノードに論理ゼロ又は論理
    １を割り当て、該第３の制御ノードに論理ゼロ又は論理
    １を割り当てるための手段とを含む汎用論理モジュー
    ル。
  5. 【請求項５】 該第１の論理ゲートがＡＮＤゲートであ
    り、該第２の論理ゲートがＯＲゲートである請求項４に
    記載の論理モジュール。
JP3133590A 1990-05-11 1991-05-09 汎用組み合わせ論理モジュール Pending JPH07106949A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US522232 1990-05-11
US07/522,232 US5055718A (en) 1990-05-11 1990-05-11 Logic module with configurable combinational and sequential blocks

Publications (1)

Publication Number Publication Date
JPH07106949A true JPH07106949A (ja) 1995-04-21

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ID=24080033

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3133590A Pending JPH07106949A (ja) 1990-05-11 1991-05-09 汎用組み合わせ論理モジュール

Country Status (5)

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US (1) US5055718A (ja)
EP (3) EP0964521B1 (ja)
JP (1) JPH07106949A (ja)
AT (2) ATE155298T1 (ja)
DE (2) DE69126741T2 (ja)

Cited By (1)

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