JP2623889B2 - Ｄフリップフロップ回路 - Google Patents
Ｄフリップフロップ回路Info
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- JP2623889B2 JP2623889B2 JP2035196A JP3519690A JP2623889B2 JP 2623889 B2 JP2623889 B2 JP 2623889B2 JP 2035196 A JP2035196 A JP 2035196A JP 3519690 A JP3519690 A JP 3519690A JP 2623889 B2 JP2623889 B2 JP 2623889B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤフリップフロップ回路に関し、特にマイク
ロプロセッサ等のディジタル論理演算回路の中でデータ
の一時記憶に利用されるＤフリップフロップ回路に関す
る。
ロプロセッサ等のディジタル論理演算回路の中でデータ
の一時記憶に利用されるＤフリップフロップ回路に関す
る。
従来のこの種のＤフリップフロップ回路の一例を第３
図に示す。以下、第３図を用いてこのＤフリップフロッ
プ回路の動作原理について説明する。
図に示す。以下、第３図を用いてこのＤフリップフロッ
プ回路の動作原理について説明する。
第３図において、INは外部からの入力信号、OUTXは出
力信号である。またCKはクロック信号、▲▼はクロ
ック信号CKの反転信号（以下クロック信号▲▼とい
う）である。
力信号である。またCKはクロック信号、▲▼はクロ
ック信号CKの反転信号（以下クロック信号▲▼とい
う）である。
トランスファゲートT21,T22は２つで選択回路として
動作し、クロック信号CKが“1"のときには入力信号INを
インバータI21の入力とし、クロック信号CKが“0"のと
きはインバータI22の出力をインバータI21の入力とす
る。
動作し、クロック信号CKが“1"のときには入力信号INを
インバータI21の入力とし、クロック信号CKが“0"のと
きはインバータI22の出力をインバータI21の入力とす
る。
またトランスファゲートT23,T24は２つで選択回路と
して動作し、クロック信号CKが“0"のときにはインバー
タI21の出力をインバータI23の入力とし、クロック信号
CKが“1"のときはインバータI24の出力をインバータI23
の入力とする。
して動作し、クロック信号CKが“0"のときにはインバー
タI21の出力をインバータI23の入力とし、クロック信号
CKが“1"のときはインバータI24の出力をインバータI23
の入力とする。
今、クロック信号CKの値が“0"であったとする。
このとき、トランスファゲートT21,T24は遮断状態に
あり、出力信号OUTXは、インバータI21,I22及びトラン
スファゲートT21,T22で構成される順序回路（通常マス
タフリップフロップと呼ばれる）の保持する値となる。
あり、出力信号OUTXは、インバータI21,I22及びトラン
スファゲートT21,T22で構成される順序回路（通常マス
タフリップフロップと呼ばれる）の保持する値となる。
次の時刻でクロック信号CKが“1"になると、トランス
ファゲートT22,T23は遮断状態になり、出力信号OUT
Xは、インバータI23,I24及びトランスファゲートT23,T2
4で構成される順序回路（通常スレーヴフリップフロッ
プと呼ばれる）の保持する値となる。
ファゲートT22,T23は遮断状態になり、出力信号OUT
Xは、インバータI23,I24及びトランスファゲートT23,T2
4で構成される順序回路（通常スレーヴフリップフロッ
プと呼ばれる）の保持する値となる。
この値は、前時刻（クロック信号CKが“0"）での出力
信号OUTXの値と変わらない。
信号OUTXの値と変わらない。
次に再びクロック信号CKが“0"になると、このとき出
力信号OUTXは前述のとおり、マスタフリップフロップの
保持している値となるが、この値はクロック信号CKが
“1"から“0"に立下がる直前の入力信号INの値である。
以下の時刻での動作は、前述した通りである。
力信号OUTXは前述のとおり、マスタフリップフロップの
保持している値となるが、この値はクロック信号CKが
“1"から“0"に立下がる直前の入力信号INの値である。
以下の時刻での動作は、前述した通りである。
このように、このＤフリップフロップ回路は、クロッ
ク信号CKが“1"から“0"に立下がる直前の入力信号INの
値をクロック信号CKが次に“1"から“0"に立下がる時刻
まで保持し、外部へ出力するものである。
ク信号CKが“1"から“0"に立下がる直前の入力信号INの
値をクロック信号CKが次に“1"から“0"に立下がる時刻
まで保持し、外部へ出力するものである。
なお、第３図において、クロック信号CKとクロック信
号▲▼の入力端子を入換えれば、クロック信号CKが
“0"から“1"に立上がる直前の入力信号INの値を保持
し、出力するＤフリップフロップ回路となる。
号▲▼の入力端子を入換えれば、クロック信号CKが
“0"から“1"に立上がる直前の入力信号INの値を保持
し、出力するＤフリップフロップ回路となる。
このＤフリップフロップ回路について、クロック信号
CKと入力信号INと、トランスファゲートT21の出力と、
インバータI21の出力と、トランスファゲートT23の出
力、及び出力信号OUTXの波形を第４図に示す。
CKと入力信号INと、トランスファゲートT21の出力と、
インバータI21の出力と、トランスファゲートT23の出
力、及び出力信号OUTXの波形を第４図に示す。
前述したように、クロック信号CKが立下がる直前の入
力信号INの値が、次にクロック信号CKが立下がるまでの
出力信号OUTXの値となる。
力信号INの値が、次にクロック信号CKが立下がるまでの
出力信号OUTXの値となる。
しかし実際には、インバータI21〜I24やトランスファ
ゲートT21〜T24の信号遅延時間があるために、クロック
信号CKが立下がってから、出力信号OUTXが確定するまで
には若干の遅延が生じる。この遅延時間を第４図ではτ
0,τ１で示してある。
ゲートT21〜T24の信号遅延時間があるために、クロック
信号CKが立下がってから、出力信号OUTXが確定するまで
には若干の遅延が生じる。この遅延時間を第４図ではτ
0,τ１で示してある。
τ０は、入力信号INの値が、クロック信号CKが立下が
る時刻よりも充分早い時点で確定していた場合の遅延時
間、τ１は入力信号INの確定する時刻が、クロック信号
CKが立下がる時刻の直前であった場合の遅延時間であ
る。
る時刻よりも充分早い時点で確定していた場合の遅延時
間、τ１は入力信号INの確定する時刻が、クロック信号
CKが立下がる時刻の直前であった場合の遅延時間であ
る。
前者の場合は、入力信号INの変化がインバータI21の
出力の変化としてあらわれてから、トランスファゲート
T23が導通状態となる。このため出力信号OUTXが確定す
るまでには、トランスファゲートT23とインバータI23を
信号変化が伝わるだけの遅延時間を要する。
出力の変化としてあらわれてから、トランスファゲート
T23が導通状態となる。このため出力信号OUTXが確定す
るまでには、トランスファゲートT23とインバータI23を
信号変化が伝わるだけの遅延時間を要する。
また後者は、入力信号INの変化が、インバータI21の
出力の変化としてあらわれないうちに、トランスファゲ
ートT23が導通状態となる場合で、出力信号OUTXが確定
するまでには、インバータI21とトランスファゲートT23
とインバータI23を、信号変化が伝わるだけの遅延時間
を要する。よって従来のＤフリップフロップ回路はクロ
ック信号CKが立ち下がってから出力OUTXが確定するまで
に最悪ゲート３段分の遅延時間を要する。
出力の変化としてあらわれないうちに、トランスファゲ
ートT23が導通状態となる場合で、出力信号OUTXが確定
するまでには、インバータI21とトランスファゲートT23
とインバータI23を、信号変化が伝わるだけの遅延時間
を要する。よって従来のＤフリップフロップ回路はクロ
ック信号CKが立ち下がってから出力OUTXが確定するまで
に最悪ゲート３段分の遅延時間を要する。
次に、このＤフリップフロップ回路100Aを組込んで加
算器や乗算器等の演算回路，論理回路を構成する場合の
例について説明する。
算器や乗算器等の演算回路，論理回路を構成する場合の
例について説明する。
第５図はこのＤフリップフロップ100Aを組込んだ論理
回路（セレクタ）の一例を示す回路図である。
回路（セレクタ）の一例を示す回路図である。
制御信号CNT1,CNT2はそれぞれデータDT1,DT2を選択的
に出力データとする制御信号である。
に出力データとする制御信号である。
クロック信号CKが“1"から“0"に立下る直前に、入力
信号である制御信号CNT1,CNT2、データDT1,DT2が確定し
たとすると、これら信号の値に応じた出力データD0が出
力されるまでには、Ｄフリップフロップ回路100Aが要す
る遅延時間（ゲート３段分）と、NANDゲートG21〜G23が
要する遅延時間（ゲート２段分）の和に相等するだけの
遅延時間、すなわちゲート約５段分の遅延時間を要す
る。
信号である制御信号CNT1,CNT2、データDT1,DT2が確定し
たとすると、これら信号の値に応じた出力データD0が出
力されるまでには、Ｄフリップフロップ回路100Aが要す
る遅延時間（ゲート３段分）と、NANDゲートG21〜G23が
要する遅延時間（ゲート２段分）の和に相等するだけの
遅延時間、すなわちゲート約５段分の遅延時間を要す
る。
上述した従来のＤフリップフロップ回路は、インバー
タI21,I22及びトランスファゲートT21,T22によるマスタ
フリップフロップと、インバータI23,I24及びトランス
ファゲートT23,T24によるスレーヴフリップフロップと
を継続接続した構成となっているので、クロック信号CK
のレベルが変化してから出力信号OUTXが確定するまで
に、ゲート２〜３段分の遅延時間を要するという欠点が
あった。
タI21,I22及びトランスファゲートT21,T22によるマスタ
フリップフロップと、インバータI23,I24及びトランス
ファゲートT23,T24によるスレーヴフリップフロップと
を継続接続した構成となっているので、クロック信号CK
のレベルが変化してから出力信号OUTXが確定するまで
に、ゲート２〜３段分の遅延時間を要するという欠点が
あった。
従って、例えば加算器や乗算器，シフタなどの演算器
の入力レジスタや出力レジスタにこのＤフリップフロッ
プ回路を用いると、実質的にはその遅延時間分だけ低速
になり、演算器の実行時間が見かけ上長くなってしま
う。
の入力レジスタや出力レジスタにこのＤフリップフロッ
プ回路を用いると、実質的にはその遅延時間分だけ低速
になり、演算器の実行時間が見かけ上長くなってしま
う。
本発明の目的は、クロック信号が立下（上）がる直前
の複数の入力信号の値に対して論理演算をおこない、そ
の演算結果を保持し、次にクロック信号が立下（上）が
る時刻までの出力信号の値とするという、論理演算機能
を兼ね備えたＤフリップフロップ回路とすることによ
り、Ｄフリップフロップを構成要素の一つとするような
論理回路（例えば演算器等）の遅延時間を見かけ上減少
させることができ、かつ論理回路全体の回路素子数を削
減することができるＤフリップフロップ回路を提供する
ことにある。
の複数の入力信号の値に対して論理演算をおこない、そ
の演算結果を保持し、次にクロック信号が立下（上）が
る時刻までの出力信号の値とするという、論理演算機能
を兼ね備えたＤフリップフロップ回路とすることによ
り、Ｄフリップフロップを構成要素の一つとするような
論理回路（例えば演算器等）の遅延時間を見かけ上減少
させることができ、かつ論理回路全体の回路素子数を削
減することができるＤフリップフロップ回路を提供する
ことにある。
本発明のＤフリップフロップ回路は、複数の入力端に
入力される信号に対し否定論理積か否定論理和のいずれ
か一方の論理演算を行う第１の論理回路素子と、前記第
１の論理回路素子の出力信号を反転する第１のインバー
タと、前記第１のインバータの出力と複数の外部入力信
号とを入力し前記第１の論理回路素子へクロック信号に
同期して交互に選択的に出力する第１の選択回路、とか
ら構成されるマスタフリップフロップを複数個有し、前
記第１の選択回路が、クロック信号に同期してオン・オ
フすることで前記複数の外部入力信号の前記第１の論理
回路素子への信号伝達を制御する第１のスイッチ回路群
と、前記第１のスイッチ回路群とは逆の位相のオン・オ
フ動作をして前記第１のインバータの出力信号の前記第
１の論理回路素子への伝達を制御する第２のスイッチ回
路群とから構成され、前記マスタフリップフロップの複
数の出力と、第２のインバータの出力とを入力とする第
２の選択回路と、前記第２の選択回路の複数の出力信号
に対し、否定論理積か否定論理和のいずれか一方の論理
演算を行い結果を前記第２のインバータに出力する第２
の論理回路素子とから構成されるスレーブフリップフロ
ップを有し、前記第２の選択回路が、クロック信号によ
って前記第１のスイッチ回路群とは逆位相のオン・オフ
動作をすることで前記マスタフリップフロップの出力の
前記第２の論理回路素子への信号伝達を制御する第３の
スイッチ回路群と、前記第３のスイッチ回路群とは逆の
位相のオン・オフ動作をして前記第２のインバータの出
力信号の前記第２の論理回路素子への伝達を制御する第
４のスイッチ回路群からなることを特徴とする。
入力される信号に対し否定論理積か否定論理和のいずれ
か一方の論理演算を行う第１の論理回路素子と、前記第
１の論理回路素子の出力信号を反転する第１のインバー
タと、前記第１のインバータの出力と複数の外部入力信
号とを入力し前記第１の論理回路素子へクロック信号に
同期して交互に選択的に出力する第１の選択回路、とか
ら構成されるマスタフリップフロップを複数個有し、前
記第１の選択回路が、クロック信号に同期してオン・オ
フすることで前記複数の外部入力信号の前記第１の論理
回路素子への信号伝達を制御する第１のスイッチ回路群
と、前記第１のスイッチ回路群とは逆の位相のオン・オ
フ動作をして前記第１のインバータの出力信号の前記第
１の論理回路素子への伝達を制御する第２のスイッチ回
路群とから構成され、前記マスタフリップフロップの複
数の出力と、第２のインバータの出力とを入力とする第
２の選択回路と、前記第２の選択回路の複数の出力信号
に対し、否定論理積か否定論理和のいずれか一方の論理
演算を行い結果を前記第２のインバータに出力する第２
の論理回路素子とから構成されるスレーブフリップフロ
ップを有し、前記第２の選択回路が、クロック信号によ
って前記第１のスイッチ回路群とは逆位相のオン・オフ
動作をすることで前記マスタフリップフロップの出力の
前記第２の論理回路素子への信号伝達を制御する第３の
スイッチ回路群と、前記第３のスイッチ回路群とは逆の
位相のオン・オフ動作をして前記第２のインバータの出
力信号の前記第２の論理回路素子への伝達を制御する第
４のスイッチ回路群からなることを特徴とする。
本発明のＤフリップフロップ回路は、マスタフリップ
フロップの部分とスレーヴフリップフロップの部分をそ
れぞれ多入力の組合せ論理回路素子を備えた構成とする
ことで、Ｄフリップフロップに論理演算機能を付加した
ものである。
フロップの部分とスレーヴフリップフロップの部分をそ
れぞれ多入力の組合せ論理回路素子を備えた構成とする
ことで、Ｄフリップフロップに論理演算機能を付加した
ものである。
すなわち、複数個のマスタフリップフロップ部は、従
来のＤフリップフロップ回路内のマスタフリップフロッ
プを構成する２つのインバータのうち、外部からの入力
信号を受けるインバータ（I21）を複数ビット入力の組
合せ論理回路素子にしたものであり、この複数ビット入
力の組合せ論理回路素子の出力値を保持する。なお、選
択回路は、クロック信号に応じて入力信号と、インバー
タ（I22）を介して帰還される信号とを交互に選択して
伝達するためのものである。
来のＤフリップフロップ回路内のマスタフリップフロッ
プを構成する２つのインバータのうち、外部からの入力
信号を受けるインバータ（I21）を複数ビット入力の組
合せ論理回路素子にしたものであり、この複数ビット入
力の組合せ論理回路素子の出力値を保持する。なお、選
択回路は、クロック信号に応じて入力信号と、インバー
タ（I22）を介して帰還される信号とを交互に選択して
伝達するためのものである。
スレーヴフリップフロップ部は、前段の複数個のマス
タフリップフロップ部の出力に対して論理演算をおこな
い、その演算結果を保持する。
タフリップフロップ部の出力に対して論理演算をおこな
い、その演算結果を保持する。
したがって、合計２段（マスタフリップフロップ部で
１段、スレーヴフリップフロップ部で１段）の論理演算
機能をおこなうことができる。
１段、スレーヴフリップフロップ部で１段）の論理演算
機能をおこなうことができる。
Ｄフリップフロップ回路を構成要素の一つとするよう
な論理回路（例えば演算器等）に本発明のＤフリップフ
ロップ回路を適用し、論理回路内で実行される論理演算
の一部を本発明のＤフリップフロップ回路内で処理する
ことで、論理回路全体の遅延時間と素子数を削減するこ
とができる。
な論理回路（例えば演算器等）に本発明のＤフリップフ
ロップ回路を適用し、論理回路内で実行される論理演算
の一部を本発明のＤフリップフロップ回路内で処理する
ことで、論理回路全体の遅延時間と素子数を削減するこ
とができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
この実施例は、２つのマスタフリップフロップ部1Aと
1Bと、スレーブフリップフロップ部２とからなるＤフリ
ップフロップ回路である。
1Bと、スレーブフリップフロップ部２とからなるＤフリ
ップフロップ回路である。
そして、マスタフリップフロップ1A（及び1B）は、複
数の入力端に入力される信号に対し否定論理積演算を行
う論理回路素子NANDゲートG1（およびG2）と、このNAND
ゲートG1（およびG2）の出力信号を反転するインバータ
I1（およびI2）と、このインバータI1（およびI2）の出
力と複数の外部入力信号IN1、IN2（およびIN3、IN4）と
を入力とし、NANDゲートG1（およびG2）へクロック信号
に同期して交互に選択的に出力する第１の選択回路11A
（および11B）とから構成される。
数の入力端に入力される信号に対し否定論理積演算を行
う論理回路素子NANDゲートG1（およびG2）と、このNAND
ゲートG1（およびG2）の出力信号を反転するインバータ
I1（およびI2）と、このインバータI1（およびI2）の出
力と複数の外部入力信号IN1、IN2（およびIN3、IN4）と
を入力とし、NANDゲートG1（およびG2）へクロック信号
に同期して交互に選択的に出力する第１の選択回路11A
（および11B）とから構成される。
第１の選択回路11A（および11B）は、クロック信号CK
によってオン・オフするスイッチ回路（トランスファゲ
ート）群T1、T2（およびT5、T6）と、CKとは逆の位相で
オン・オフするスイッチ回路（トランスファゲート）群
T3、T4（およびT7、T8）で構成される。T1、T2（および
T5、T6）は外部入力信号IN1、IN2（およびIN3、IN4）の
NANDゲートG1（およびG2）への伝達を制御する。またT
3、T4（およびT7、T8）はインバータI1（およびI2）の
出力信号のNANDゲートG1（およびG2）への伝達を制御す
る。
によってオン・オフするスイッチ回路（トランスファゲ
ート）群T1、T2（およびT5、T6）と、CKとは逆の位相で
オン・オフするスイッチ回路（トランスファゲート）群
T3、T4（およびT7、T8）で構成される。T1、T2（および
T5、T6）は外部入力信号IN1、IN2（およびIN3、IN4）の
NANDゲートG1（およびG2）への伝達を制御する。またT
3、T4（およびT7、T8）はインバータI1（およびI2）の
出力信号のNANDゲートG1（およびG2）への伝達を制御す
る。
スレーブフリップフロップ部２は、マスタフリップフ
ロップ部1Aと1Bの出力とインバータI3の出力を入力とす
る選択回路21と、この選択回路21の複数の出力を入力と
し否定論理積演算を行い結果をインバータI3へ出力する
論理回路素子NANDゲートG3とで構成される。
ロップ部1Aと1Bの出力とインバータI3の出力を入力とす
る選択回路21と、この選択回路21の複数の出力を入力と
し否定論理積演算を行い結果をインバータI3へ出力する
論理回路素子NANDゲートG3とで構成される。
選択回路21は、クロック信号CKによってオン・オフす
るスイッチ回路（トランスファゲート）群T11、T12と、
CKとは逆の位相でオン・オフするスイッチ回路（トラン
スファゲート）群T9、T10で構成される。
るスイッチ回路（トランスファゲート）群T11、T12と、
CKとは逆の位相でオン・オフするスイッチ回路（トラン
スファゲート）群T9、T10で構成される。
T9、T10はマスタフリップフロップ部1Aと1Bの出力のN
ANDゲートG3への伝達を制御する。またT11、T12はイン
バータI3の出力信号のNANDゲートG3への伝達を制御す
る。
ANDゲートG3への伝達を制御する。またT11、T12はイン
バータI3の出力信号のNANDゲートG3への伝達を制御す
る。
次に、この実施例の動作について説明する。
トランスファゲートT1〜T4を備えた選択回路11Aは、
クロック信号CKが“1"のとき外部からの入力信号IN1,IN
2をNANDゲートG1に入力し、クロック信号CKが“0"のと
きインバータI1の出力をNANDゲートG1に入力する。
クロック信号CKが“1"のとき外部からの入力信号IN1,IN
2をNANDゲートG1に入力し、クロック信号CKが“0"のと
きインバータI1の出力をNANDゲートG1に入力する。
従って、トランスファゲートT1,T2がオフ、トランス
ファゲートT3,T4がオンのとき、このマスタフリップフ
ロップ部1AにはNANDゲートG1の出力値が保持される。
ファゲートT3,T4がオンのとき、このマスタフリップフ
ロップ部1AにはNANDゲートG1の出力値が保持される。
同様にマスタフリップフロップ部1Bには入力信号IN3,
IN4を入力とするNANDゲートG2の出力値が保持される。
IN4を入力とするNANDゲートG2の出力値が保持される。
また、スレーヴフリップフロップ部２は、マスタフリ
ップフロップ部1A,1Bの出力信号を入力とするNANDゲー
トG3の出力値を保持し、外部へ出力信号OUTとして出力
する。
ップフロップ部1A,1Bの出力信号を入力とするNANDゲー
トG3の出力値を保持し、外部へ出力信号OUTとして出力
する。
クロック信号CKの値が“1"から“0"へ立下がる直前の
入力信号IN1の値を“A"、入力信号IN2の値を“B"とする
と、NANDゲートG1の出力は であり、インバータI1の出力はＡ・Ｂである。Ａ・Ｂ＝
１ならば、NANDゲートG1への帰還信号は、２つの入力の
どちらも１となるのでNANDゲートG1の出力は“0"、イン
バータI1の出力は“1"となるので、このマスタフリップ
フロップ部1Aは、クロック信号CKが“0"の値をとってい
る期間中値“Ａ・B"を保持する。
入力信号IN1の値を“A"、入力信号IN2の値を“B"とする
と、NANDゲートG1の出力は であり、インバータI1の出力はＡ・Ｂである。Ａ・Ｂ＝
１ならば、NANDゲートG1への帰還信号は、２つの入力の
どちらも１となるのでNANDゲートG1の出力は“0"、イン
バータI1の出力は“1"となるので、このマスタフリップ
フロップ部1Aは、クロック信号CKが“0"の値をとってい
る期間中値“Ａ・B"を保持する。
Ａ・Ｂ＝０でも同様である。
また、マスタフリップフロップ部1Bは、クロック信号
CKが立下がる直前の入力信号IN3の値“C"と入力信号IN4
の値“D"との否定論理積 クロック信号CKが“0"の期間中保持する。
CKが立下がる直前の入力信号IN3の値“C"と入力信号IN4
の値“D"との否定論理積 クロック信号CKが“0"の期間中保持する。
クロック信号CKが“0"のときはトランスファゲートT
9,T10が導通状態にあるので、NANDゲートG3は を入力し、出力値 の出力信号OUTを外部へ出力する。
9,T10が導通状態にあるので、NANDゲートG3は を入力し、出力値 の出力信号OUTを外部へ出力する。
次に、クロック信号CKが“1"になると、スレーヴフリ
ップフロップ部２は値 を保持すると共に出力信号OUTとして出力する。
ップフロップ部２は値 を保持すると共に出力信号OUTとして出力する。
以下、同様にこの動作が繰り返される。
このように、この実施例は、クロック信号CKが立下が
る直前の入力信号IN1〜IN4の値“A"〜“D"に対して論理
演算 をおこない、この値を次のクロック信号CKが立下がる瞬
間まで保持し、出力する。
る直前の入力信号IN1〜IN4の値“A"〜“D"に対して論理
演算 をおこない、この値を次のクロック信号CKが立下がる瞬
間まで保持し、出力する。
この実施例では、複数入力の組合せ論理回路素子の全
てを２入力のNANDゲートとしたが、入力数は任意の数で
良く、また各組合せ論理回路素子は、NANDゲート,NORゲ
ートのいずれでもよい。例えば第１図において、NANDG2
をNORゲートに置換えれば、 という演算機能をもつＤフリップフロップ回路となる。
てを２入力のNANDゲートとしたが、入力数は任意の数で
良く、また各組合せ論理回路素子は、NANDゲート,NORゲ
ートのいずれでもよい。例えば第１図において、NANDG2
をNORゲートに置換えれば、 という演算機能をもつＤフリップフロップ回路となる。
Ｄフリップフロップ回路を構成要素の一つとするよう
な論理回路（例えば加算器，乗算器等の演算器）に本発
明のＤフリップフロップ回路を使用し、論理回路内で実
行される論理演算の一部をこのＤフリップフロップ回路
で処理することで、論理回路全体の遅延時間を短縮し、
かつ素子数を削減することができる。
な論理回路（例えば加算器，乗算器等の演算器）に本発
明のＤフリップフロップ回路を使用し、論理回路内で実
行される論理演算の一部をこのＤフリップフロップ回路
で処理することで、論理回路全体の遅延時間を短縮し、
かつ素子数を削減することができる。
このような応用例の一つとして、第５図に示された論
理回路（セレクタ）に適用した場合について説明する。
理回路（セレクタ）に適用した場合について説明する。
第５図に示された論理回路（セレクタ）と同等の機能
は、本発明を適用した場合、第１図に示された実施例に
おいて、入力信号IN1,IN3をそれぞれ制御信号CNT1,CNT2
に、入力信号IN2,IN4をそれぞれデータDT1,DT2に、出力
信号OUTを出力データDOと置換えることで実現できる。
は、本発明を適用した場合、第１図に示された実施例に
おいて、入力信号IN1,IN3をそれぞれ制御信号CNT1,CNT2
に、入力信号IN2,IN4をそれぞれデータDT1,DT2に、出力
信号OUTを出力データDOと置換えることで実現できる。
従って、本発明のＤフリップフロップ回路を用いた場
合は、第２図に示すように、クロック信号CKが立下がっ
てから出力データDOが確定するまでに要する時間は、NA
NDゲートG1（G2）と、トランスファゲートT9（T10）
と、NANDG3を信号が伝播するだけの遅延時間（ゲート約
３段分）Td1となる。
合は、第２図に示すように、クロック信号CKが立下がっ
てから出力データDOが確定するまでに要する時間は、NA
NDゲートG1（G2）と、トランスファゲートT9（T10）
と、NANDG3を信号が伝播するだけの遅延時間（ゲート約
３段分）Td1となる。
これに対し、従来のＤフリップフロップ回路100Aを用
いた第５図の構成では、ゲート約５段分（Td2）必要と
なるので、従来例よりもゲート約２段分高速に出力デー
タDOを得ることができる。
いた第５図の構成では、ゲート約５段分（Td2）必要と
なるので、従来例よりもゲート約２段分高速に出力デー
タDOを得ることができる。
また、回路の素子数を比較すると、第１図の回路は第
５図の回路よりもインバータを８個、トランスファゲー
トを４個削減することができる。
５図の回路よりもインバータを８個、トランスファゲー
トを４個削減することができる。
以上説明したように本発明は、それぞれ複数の入力信
号を入力する複数のマスタフリップフロップ部と、これ
らマスタフリップフロップ部の出力信号を入力するスレ
ーヴフリップフロップ部とを有する構成とし、各マスタ
フリップフロップ部，スレーヴフリップフロップ部をそ
れぞれ、複数の入力信号に対し所定の否定論理演算を行
う論理回路素子と、この論理回路素子の出力を反転する
インバータと、論理回路に入力する信号をインバータの
出力にするか入力信号又はマスタフリップフロップ部の
出力にするかをクロック信号に従って選択する選択回路
とを備えた構成とすることにより、Ｄフリップフロップ
としての機能のほかに論理演算機能を持たせることがで
きるので、Ｄフリップフロップを組込んだ論理回路を構
成する場合、この論理回路の遅延時間を短縮して動作を
高速化することができ、かつ論理回路全体の回路素子数
を削減することができる効果がある。
号を入力する複数のマスタフリップフロップ部と、これ
らマスタフリップフロップ部の出力信号を入力するスレ
ーヴフリップフロップ部とを有する構成とし、各マスタ
フリップフロップ部，スレーヴフリップフロップ部をそ
れぞれ、複数の入力信号に対し所定の否定論理演算を行
う論理回路素子と、この論理回路素子の出力を反転する
インバータと、論理回路に入力する信号をインバータの
出力にするか入力信号又はマスタフリップフロップ部の
出力にするかをクロック信号に従って選択する選択回路
とを備えた構成とすることにより、Ｄフリップフロップ
としての機能のほかに論理演算機能を持たせることがで
きるので、Ｄフリップフロップを組込んだ論理回路を構
成する場合、この論理回路の遅延時間を短縮して動作を
高速化することができ、かつ論理回路全体の回路素子数
を削減することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例を論理回路に適用したときの効果を
説明するための各部信号のタイミング図、第３図及び第
４図はそれぞれ従来のＤフリップフロップ回路の一例を
示す回路図及びこのＤフリップフロップ回路の動作を説
明するための各部信号のタイミング図、第５図は第３図
に示されたＤフリップフロップ回路を論理回路に適用し
たときの応用例の回路図である。 1A,IB……マスタフリップフロップ部、２……スレーヴ
フリップフロップ部、11A,11B,21……選択回路、100A,1
00A−１〜100A−４……Ｄフリップフロップ回路、G1〜G
3,G21〜G23……NANDゲート、I1〜I3,I21〜I24……イン
バータ、T1〜T12,T21〜T24……トランスファゲート。
図に示された実施例を論理回路に適用したときの効果を
説明するための各部信号のタイミング図、第３図及び第
４図はそれぞれ従来のＤフリップフロップ回路の一例を
示す回路図及びこのＤフリップフロップ回路の動作を説
明するための各部信号のタイミング図、第５図は第３図
に示されたＤフリップフロップ回路を論理回路に適用し
たときの応用例の回路図である。 1A,IB……マスタフリップフロップ部、２……スレーヴ
フリップフロップ部、11A,11B,21……選択回路、100A,1
00A−１〜100A−４……Ｄフリップフロップ回路、G1〜G
3,G21〜G23……NANDゲート、I1〜I3,I21〜I24……イン
バータ、T1〜T12,T21〜T24……トランスファゲート。
Claims (1)
- 【請求項１】複数の入力端に入力される信号に対し否定
論理積か否定論理和のいずれか一方の論理演算を行う第
１の論理回路素子と、前記第１の論理回路素子の出力信
号を反転する第１のインバータと、前記第１のインバー
タの出力と複数の外部入力信号とを入力し前記第１の論
理回路素子へクロック信号に同期して交互に選択的に出
力する第１の選択回路、とから構成されるマスタフリッ
プフロップを複数個有し、前記第１の選択回路が、クロ
ック信号に同期してオン・オフすることで前記複数の外
部入力信号の前記第１の論理回路素子への信号伝達を制
御する第１のスイッチ回路群と、前記第１のスイッチ回
路群とは逆の位相のオン・オフ動作をして前記第１のイ
ンバータの出力信号の前記第１の論理回路素子への伝達
を制御する第２のスイッチ回路群とから構成され、前記
マスタフリップフロップの複数の出力と、第２のインバ
ータの出力とを入力とする第２の選択回路と、前記第２
の選択回路の複数の出力信号に対し、否定論理積か否定
論理和のいずれか一方の論理演算を行い結果を前記第２
のインバータに出力する第２の論理回路素子とから構成
されるスレーブフリップフロップを有し、前記第２の選
択回路が、クロック信号によって前記第１のスイッチ回
路群とは逆位相のオン・オフ動作をすることで前記マス
タフリップフロップの出力の前記第２の論理回路素子へ
の信号伝達を制御する第３のスイッチ回路群と、前記第
３のスイッチ回路群とは逆の位相のオン・オフ動作をし
て前記第２のインバータの出力信号の前記第２の論理回
路素子への伝達を制御する第４のスイッチ回路群からな
ることを特徴とするＤフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035196A JP2623889B2 (ja) | 1990-02-16 | 1990-02-16 | Ｄフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035196A JP2623889B2 (ja) | 1990-02-16 | 1990-02-16 | Ｄフリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238914A JPH03238914A (ja) | 1991-10-24 |
| JP2623889B2 true JP2623889B2 (ja) | 1997-06-25 |
Family
ID=12435109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035196A Expired - Lifetime JP2623889B2 (ja) | 1990-02-16 | 1990-02-16 | Ｄフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623889B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2882272B2 (ja) * | 1994-02-17 | 1999-04-12 | 日本電気株式会社 | ラッチ回路 |
| WO2000027031A1 (fr) * | 1998-10-30 | 2000-05-11 | Hitachi, Ltd. | Bascule et circuit integre a semi-conducteurs |
| KR101691568B1 (ko) * | 2009-12-11 | 2016-12-30 | 삼성전자주식회사 | 플립-플롭 회로 |
-
1990
- 1990-02-16 JP JP2035196A patent/JP2623889B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03238914A (ja) | 1991-10-24 |
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