JPH03238914A - Ｄフリップフロップ回路 - Google Patents
Ｄフリップフロップ回路Info
- Publication number
- JPH03238914A JPH03238914A JP2035196A JP3519690A JPH03238914A JP H03238914 A JPH03238914 A JP H03238914A JP 2035196 A JP2035196 A JP 2035196A JP 3519690 A JP3519690 A JP 3519690A JP H03238914 A JPH03238914 A JP H03238914A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- logic circuit
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 7
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 4
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は０７９７１７９２１回路に関し、特にマイクロ
プロセッサ等のディジタル論理演算回路の中でデータの
一時記憶に利用される０７９７１７９２１回路に関する
。
プロセッサ等のディジタル論理演算回路の中でデータの
一時記憶に利用される０７９７１７９２１回路に関する
。
第１図において、ＩＮは外部からの入力信号、ＯＵ Ｔ
ｘは出力信号である。またＣＫはクロック信号、ＯＫ
はクロック信号ＣＫの反転信号（以下クロック信号ＣＫ
という）である。
ｘは出力信号である。またＣＫはクロック信号、ＯＫ
はクロック信号ＣＫの反転信号（以下クロック信号ＣＫ
という）である。
トランスフアゲ−）Ｔ２１．Ｔ２２は２つで選択回路と
して動作し、クロック信号ＣＫが“１″のときには入力
信号ＩＮをインバーター２１０入力とし、クロック信号
ＣＫが“ＯｎのときはインバータＩ２２の出力をインバ
ータＩ２１の入力とする。
して動作し、クロック信号ＣＫが“１″のときには入力
信号ＩＮをインバーター２１０入力とし、クロック信号
ＣＫが“ＯｎのときはインバータＩ２２の出力をインバ
ータＩ２１の入力とする。
またトランスフアゲ−）Ｔ２３．Ｔ２４は２つで選択回
路として動作し、クロック信号ＣＫがＯ”のときにはイ
ンバータＩ２１の出力をインバータＩ２３の入力とし、
クロック信号ＣＫが“１”のときはインバータＩ２４の
出力をインバータエ２３の入力とする。
路として動作し、クロック信号ＣＫがＯ”のときにはイ
ンバータＩ２１の出力をインバータＩ２３の入力とし、
クロック信号ＣＫが“１”のときはインバータＩ２４の
出力をインバータエ２３の入力とする。
今、クロック信号ＣＫの値が“Ｏｎであったとする。
このとき、トランスファゲートＴ２１．Ｔ２４は遮断状
態にあり、出力信号ＯＵ Ｔ ｘは、インバータＩ２１
．Ｉ２２及びトランスファゲートＴ２１、Ｔ２２で構成
される順序回路（通常マスタフリップフロップと呼ばれ
る）の保持する値となる。
態にあり、出力信号ＯＵ Ｔ ｘは、インバータＩ２１
．Ｉ２２及びトランスファゲートＴ２１、Ｔ２２で構成
される順序回路（通常マスタフリップフロップと呼ばれ
る）の保持する値となる。
次の時刻でクロック信号ＣＫが“１″になると、トラン
スフアゲ−）Ｔ２２．Ｔ２３は遮断状態になり、出力信
号ＯＵ Ｔ ｘは、インバータＩ２３．Ｉ２４及びトラ
ンスファゲートＴ２３．Ｔ２４で構成される順序回路（
通常スレーヴフリップフロップと呼ばれる）の保持する
値となる。
スフアゲ−）Ｔ２２．Ｔ２３は遮断状態になり、出力信
号ＯＵ Ｔ ｘは、インバータＩ２３．Ｉ２４及びトラ
ンスファゲートＴ２３．Ｔ２４で構成される順序回路（
通常スレーヴフリップフロップと呼ばれる）の保持する
値となる。
この値は、前時刻（クロック信号ＣＫが“ＯＮ）での出
力信号ＯＵＴ、の値と変わらない。
力信号ＯＵＴ、の値と変わらない。
次に再びクロック信号ＧＫが“ＯＮになると、このとき
出力信号ＯＵ Ｔ ｘは前述のとおり、マスタフリップ
フロップの保持している値となるが、この値はクロック
信号ＧＫが“１”から“Ｏ”に立下がる直前の入力信号
ＩＮの値である。以下の時刻での動作は、前述した通り
である。
出力信号ＯＵ Ｔ ｘは前述のとおり、マスタフリップ
フロップの保持している値となるが、この値はクロック
信号ＧＫが“１”から“Ｏ”に立下がる直前の入力信号
ＩＮの値である。以下の時刻での動作は、前述した通り
である。
このように、この０７９７１７９２１回路は、クロック
信号ＣＫが“ｌ”から“０″に立下がる直前の入力信号
ＩＮの値をクロック信号ＧＫが次に“ｌ′′から“０″
に立下がる時刻まで保持し、外部へ出力するものである
。
信号ＣＫが“ｌ”から“０″に立下がる直前の入力信号
ＩＮの値をクロック信号ＧＫが次に“ｌ′′から“０″
に立下がる時刻まで保持し、外部へ出力するものである
。
なお、第１図において、クロック信号ＧＫとクロック信
号ＧＫの入力端子を入換えれば、クロック信号ＧＫが“
０”から“ｌ”に立上がる直前の入力信号ＩＮの値を保
持し、出力する０７９７１７９２１回路となる。
号ＧＫの入力端子を入換えれば、クロック信号ＧＫが“
０”から“ｌ”に立上がる直前の入力信号ＩＮの値を保
持し、出力する０７９７１７９２１回路となる。
この０７９７１７９２１回路について、クロック信号Ｃ
Ｋと入力信号ＩＮ及び出力信号ＯＵＴ工の波形を第４図
に示す。
Ｋと入力信号ＩＮ及び出力信号ＯＵＴ工の波形を第４図
に示す。
前述したように、クロック信号ＣＫが立下がる直前の入
力信号ＩＮの値が、次にクロック信号ＣＫが立下がるま
での出力信号ＯＵ Ｔ ｘの値となる。
力信号ＩＮの値が、次にクロック信号ＣＫが立下がるま
での出力信号ＯＵ Ｔ ｘの値となる。
しかし実際には、インバータＩ２１〜Ｉ２４やトランス
フアゲ−）Ｔ２１〜Ｔ２４の信号遅延時間があるために
、クロック信号ＣＫが立下がってτ１で示しである。
フアゲ−）Ｔ２１〜Ｔ２４の信号遅延時間があるために
、クロック信号ＣＫが立下がってτ１で示しである。
τ。は、入力信号ＩＮの値が、クロック信号ＣＫが立下
がる時刻よりも充分早い時点で確定していた場合の遅延
時間、τ１は入力信号ＩＮの確定する時刻が、クロック
信号ＣＫが立下がる時刻の直前であった場合の遅延時間
である。
がる時刻よりも充分早い時点で確定していた場合の遅延
時間、τ１は入力信号ＩＮの確定する時刻が、クロック
信号ＣＫが立下がる時刻の直前であった場合の遅延時間
である。
前者の場合は、入力信号ＩＮの変化がインバータＩ２１
の出力の変化としてあられれてから、トランスファゲー
トＴ２３が導通状態となる。このため出力信号ＯＵＴ、
が確定するまでには、トランスファゲートＴ２３とイン
バータＩ２３を信号変化が伝わるだけの遅延時間を要す
る。
の出力の変化としてあられれてから、トランスファゲー
トＴ２３が導通状態となる。このため出力信号ＯＵＴ、
が確定するまでには、トランスファゲートＴ２３とイン
バータＩ２３を信号変化が伝わるだけの遅延時間を要す
る。
また後者は、入力信号ＩＮの変化が、インバータＩ２１
の出力の変化としてあられれないうちに、トランスフア
ゲ−）Ｔ２３が導通状態となる場合で、出力信号ＯＵ
Ｔ ｘが確定するまでには、インバータエ２１とトラン
スファゲートＴ２３とインバータＩ２３を、信号変化が
伝わるだけの遅延時間を要する。
の出力の変化としてあられれないうちに、トランスフア
ゲ−）Ｔ２３が導通状態となる場合で、出力信号ＯＵ
Ｔ ｘが確定するまでには、インバータエ２１とトラン
スファゲートＴ２３とインバータＩ２３を、信号変化が
伝わるだけの遅延時間を要する。
次に、このＤフリップフロア１回路１００Ａを組込んで
加算器や乗算器等の演算回路、論理回路を構成する場合
の例について説明する。
加算器や乗算器等の演算回路、論理回路を構成する場合
の例について説明する。
第５図はこのＤフリップフロップ１００Ａを組込んだ論
理回路（セレクタ）の−例を示す回路図である。
理回路（セレクタ）の−例を示す回路図である。
制御信号ＣＮＴｌ、ＣＮＴ２はそれぞれデータＤＴＩ、
ＤＴ２を選択的に出力データとする制御信号である。
ＤＴ２を選択的に出力データとする制御信号である。
クロック信号ＣＫが“１”から“Ｏ”に立下る直前に、
入力信号である制御信号ＣＮＴｌ、ＣＮＴ２、データＤ
ＴＩ、ＤＴ２が確定したとすると、これら信号の値に応
じた出力データＤＯが出力されるまでには、Ｄフリップ
フロア１回路１００Ａが要する遅延時間（ゲート３段分
）と、ＮＡＮＤゲート０２１〜Ｇ２３が要する遅延時間
（ゲート２段分）の和に相等するだけの遅延時間、すな
わちゲート約５段分の遅延時間を要する。
入力信号である制御信号ＣＮＴｌ、ＣＮＴ２、データＤ
ＴＩ、ＤＴ２が確定したとすると、これら信号の値に応
じた出力データＤＯが出力されるまでには、Ｄフリップ
フロア１回路１００Ａが要する遅延時間（ゲート３段分
）と、ＮＡＮＤゲート０２１〜Ｇ２３が要する遅延時間
（ゲート２段分）の和に相等するだけの遅延時間、すな
わちゲート約５段分の遅延時間を要する。
上述した従来のＤフリップフロップ回路は、インバータ
Ｉ２１．Ｉ２２及びトランスファゲートＴ２１．Ｔ２２
によるマスタフリップフロップと、インバータ１２３．
Ｉ２４及びトランスフアゲ−）Ｔ２３．Ｔ２４によるス
レーヴフリップフロップとを継続接続した構成となって
いるので、クロック信号ＧＫのレベルが変化してから出
力信号ＯＵ Ｔ ｘが確定するまでに、ゲート２〜３段
分の遅延時間を要するという欠点があった。
Ｉ２１．Ｉ２２及びトランスファゲートＴ２１．Ｔ２２
によるマスタフリップフロップと、インバータ１２３．
Ｉ２４及びトランスフアゲ−）Ｔ２３．Ｔ２４によるス
レーヴフリップフロップとを継続接続した構成となって
いるので、クロック信号ＧＫのレベルが変化してから出
力信号ＯＵ Ｔ ｘが確定するまでに、ゲート２〜３段
分の遅延時間を要するという欠点があった。
従って、例えば加算器や乗算器、シフタなどの演算器の
入力レジスタや出力レジスタにこのＤフリップフロップ
回路を用いると、実質的にはその遅延時間分だけ低速に
なり、演算器の実行時間が見かけ上長くなってしまう。
入力レジスタや出力レジスタにこのＤフリップフロップ
回路を用いると、実質的にはその遅延時間分だけ低速に
なり、演算器の実行時間が見かけ上長くなってしまう。
本発明の目的は、クロック信号が立下（上）がる直前の
複数の入力信号の値に対して論理演算をおこない、その
演算結果を保持し、次にクロック信号が立下（上）がる
時刻までの出力信号の値とするという、論理演算機能を
兼ね備えたＤフリップフロップ回路とすることにより、
Ｄフリップフロップを構成要素の一つとするような論理
回路（例えば演算器等）の遅延時間を見かけ上減少させ
ることができ、かつ論理回路全体の回路素子数を削減す
ることができるＤフリップフロップ回路を提供すること
にある。
複数の入力信号の値に対して論理演算をおこない、その
演算結果を保持し、次にクロック信号が立下（上）がる
時刻までの出力信号の値とするという、論理演算機能を
兼ね備えたＤフリップフロップ回路とすることにより、
Ｄフリップフロップを構成要素の一つとするような論理
回路（例えば演算器等）の遅延時間を見かけ上減少させ
ることができ、かつ論理回路全体の回路素子数を削減す
ることができるＤフリップフロップ回路を提供すること
にある。
本発明のＤフリップフロップ回路は、複数の入力端をも
ちこれら入力端に入力される信号に対し否定論理積及び
否定論理和の何れか一方の論理演算を行う第１の論理回
路素子と、この第１の論理回路素子の出力信号を反転す
る第１のインバータと、前記第１の論理回路素子の各入
力端と対応して設けられクロック信号によりオン・オフ
して対応する入力信号のこれら各入力端への伝達を制御
する複数の第１のスイッチ回路、及び前記インバータの
出力端と前記第１の論理回路素子の各入力端との間にそ
れぞれ設けられ前記クロック信号により前記第１のスイ
ッチ回路とは逆のオン・オフ動作をして前記インバータ
の出力信号の前記各入力端への伝達を制御する複数の第
２のスイッチ回路を備えた第１の選択回路とをそれぞれ
含む複数のマスタフリップフロップ部と、これらマスタ
フリップフロップ部と対応する複数の入力端をもちこれ
ら入力端に入力される信号に対し否定論理積及び否定論
理和の何れか一方の論理演算を行う第２の論理回路素子
、この第２の論理回路素子の出力信号を反転する第２の
インバータ、及び前記第２の論理回路素子の各入力端と
対応する前記マスタフリップフロップ部の出力端との間
に設けられ前記クロック信号により前記第１のスイッチ
回路とは逆のオン・オフ動作をして前記マスタフリップ
フロップ部の出力信号の前記第２の論理回路素子の各入
力端への伝達を制御する複数の第３のスイッチ回路と前
記第２のインバータの出力端と前記第２の論理回路素子
の各入力端との間に設けられ前記クロック信号により前
記第３のスイッチ回路とは逆のオン・オフ動作をして前
記第２のインバータの出力信号の前記第２の論理回路素
子の各入力端への伝達を制御する複数の第４のスイッチ
回路とを備えた第２の選択回路を含むスレーヴフリップ
フロップ部とを有している。
ちこれら入力端に入力される信号に対し否定論理積及び
否定論理和の何れか一方の論理演算を行う第１の論理回
路素子と、この第１の論理回路素子の出力信号を反転す
る第１のインバータと、前記第１の論理回路素子の各入
力端と対応して設けられクロック信号によりオン・オフ
して対応する入力信号のこれら各入力端への伝達を制御
する複数の第１のスイッチ回路、及び前記インバータの
出力端と前記第１の論理回路素子の各入力端との間にそ
れぞれ設けられ前記クロック信号により前記第１のスイ
ッチ回路とは逆のオン・オフ動作をして前記インバータ
の出力信号の前記各入力端への伝達を制御する複数の第
２のスイッチ回路を備えた第１の選択回路とをそれぞれ
含む複数のマスタフリップフロップ部と、これらマスタ
フリップフロップ部と対応する複数の入力端をもちこれ
ら入力端に入力される信号に対し否定論理積及び否定論
理和の何れか一方の論理演算を行う第２の論理回路素子
、この第２の論理回路素子の出力信号を反転する第２の
インバータ、及び前記第２の論理回路素子の各入力端と
対応する前記マスタフリップフロップ部の出力端との間
に設けられ前記クロック信号により前記第１のスイッチ
回路とは逆のオン・オフ動作をして前記マスタフリップ
フロップ部の出力信号の前記第２の論理回路素子の各入
力端への伝達を制御する複数の第３のスイッチ回路と前
記第２のインバータの出力端と前記第２の論理回路素子
の各入力端との間に設けられ前記クロック信号により前
記第３のスイッチ回路とは逆のオン・オフ動作をして前
記第２のインバータの出力信号の前記第２の論理回路素
子の各入力端への伝達を制御する複数の第４のスイッチ
回路とを備えた第２の選択回路を含むスレーヴフリップ
フロップ部とを有している。
本発明の９７９７７７９１１回路は、マスタフリップフ
ロップの部分とスレーヴフリップフロップの部分をそれ
ぞれ多入力の組合せ論理回路素子を備えた構成とするこ
とで、Ｄフリップフロップに論理演算機能を付加したも
のである。
ロップの部分とスレーヴフリップフロップの部分をそれ
ぞれ多入力の組合せ論理回路素子を備えた構成とするこ
とで、Ｄフリップフロップに論理演算機能を付加したも
のである。
すなわち、複数個のマスタフリップフロップ部は、従来
のＤフリッププロップ回路内のマスタフリップフロップ
を構成する２つのインバータのうち、外部からの入力信
号を受けるインバータ（工２１）を複数ビット入力の組
合せ論理回路素子にしたものであり、この複数ビット入
力の組合せ論理回路素子の出力値を保持する。なお、選
択回路は、クロック信号に応じて入力信号と、インバー
タ（工２２）を介して帰還される信号とを交互に選択し
て伝達するためのものである。
のＤフリッププロップ回路内のマスタフリップフロップ
を構成する２つのインバータのうち、外部からの入力信
号を受けるインバータ（工２１）を複数ビット入力の組
合せ論理回路素子にしたものであり、この複数ビット入
力の組合せ論理回路素子の出力値を保持する。なお、選
択回路は、クロック信号に応じて入力信号と、インバー
タ（工２２）を介して帰還される信号とを交互に選択し
て伝達するためのものである。
スレーヴフリップフロップ部は、前段の複数個のマスタ
フリップフロップ部の出力に対して論理演算をおこない
、その演算結果を保持する。
フリップフロップ部の出力に対して論理演算をおこない
、その演算結果を保持する。
したがって、合計２段（マスタフリップフロップ部で１
段、スレーヴフリップフロップ部で１段）の論理演算機
能をおこなうことができる。
段、スレーヴフリップフロップ部で１段）の論理演算機
能をおこなうことができる。
９７９７７７９１１回路を構成要素の一つとするような
論理回路（例えば演算器等）に本発明の９７９７７７９
１１回路を適用し、論理回路内で実行される論理演算の
一部を本発明のＤフリップフロップ回路内で処理するこ
とで、論理回路全体の遅延時間と素子数を削減すること
ができる。
論理回路（例えば演算器等）に本発明の９７９７７７９
１１回路を適用し、論理回路内で実行される論理演算の
一部を本発明のＤフリップフロップ回路内で処理するこ
とで、論理回路全体の遅延時間と素子数を削減すること
ができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、複数（この実施例では“２”）の入力端
をもちこれら入力端に入力される信号に対し否定論理積
演算を行う第１の論理回路素子のＮＡＮＤゲートＧｌ
（Ｇ２）と、このＮＡＮＤゲー）Ｇｌ （Ｇ２）の出
力信号を反転する第１のインバータＩＩ（Ｉ２）と、Ｎ
ＡＮＤゲートＧ１（Ｇ２）の各入力端と対応して設けら
れクロック信号ＧＫ、ＧＫによりオン・オフして対応ス
る入力信号ＩＮ１．ＩＮ２ （ｌＮ３．ｌＮ４）のこれ
ら各入力端への伝達を制御する複数の第１のスイッチ回
路のトランスファゲートＴｌ、Ｔ２ （Ｔ５、Ｔ６）、
及びインバータＩＩ（Ｉ２）の出力端とＮＡＮＤゲート
Ｇｌ （Ｇ２）の各入力端との間にそれぞれ設けられク
ロック信号ＣＫ、ＣＫによりトランスファゲートＴｌ、
Ｔ２ （Ｔ５．Ｔ６）とは逆のオン・オフ動作をしてイ
ンバータエ１（工２）の出力信号の各入力端への伝達を
制御する複数の第２のスイッチ回路のトランスフアゲ−
）Ｔ３．Ｔ４ （Ｔ７．Ｔ８）を備えた第１の選択回路
１１Ａ（１１ｍ）とをそれぞれ含む複数（この実施例で
は“２”）のマスタフリップフロップ部ｌＡ（１ｍ）と
、これらマスタフリップフロップ部ＩＡ、１．と対応す
る複数（“２”）の入力端をもちこれら入力端に入力さ
れる信号に対し否定論理積演算を行う第２の論理回路素
子のＮＡＮＤゲー）Ｇ３、このＮＡＮＤゲー）Ｇ３の出
力信号を反転する第２のインバータエ３、及びＮＡＮＤ
ゲー）Ｇ３の各入力端と対応するマスタフリップフロッ
プ部ＣＩＡ＝ Ｉｔ）の出力端との間に設けられクロ
ック信号ＣＫ、ＣＫによりトランスフアゲ−）Ｔｌ、Ｔ
２．Ｔ５．Ｔ６とは逆のオン・オフ動作をしてマスタフ
リップフロップＩＡ、１□部の出力信号のＮＡＮＤゲー
）Ｇ３の各入力端への伝達を制御する複数の第３のスイ
ッチ回路のトランスファゲートＴ９．ＴＩＯとインバー
タエ３の出力端とＮＡＮＤゲー）Ｇ３の各入力端との間
に設けられクロック信号ＣＫ、ＣＫによりトランスフア
ゲ−）Ｔ９．ＴＩＯとは逆のオン・オフ動作をしてイン
バータエ３の出力信号のＮＡＮＤゲートＧ３の各入力端
への伝達を制御する複数の第４のスイッチ回路のトラン
スファゲートＴｌｌ、Ｔ１２とを備えた第２の選択回路
２１を含むスレーヴフリップフロップ部２とを有する構
成となっている。
をもちこれら入力端に入力される信号に対し否定論理積
演算を行う第１の論理回路素子のＮＡＮＤゲートＧｌ
（Ｇ２）と、このＮＡＮＤゲー）Ｇｌ （Ｇ２）の出
力信号を反転する第１のインバータＩＩ（Ｉ２）と、Ｎ
ＡＮＤゲートＧ１（Ｇ２）の各入力端と対応して設けら
れクロック信号ＧＫ、ＧＫによりオン・オフして対応ス
る入力信号ＩＮ１．ＩＮ２ （ｌＮ３．ｌＮ４）のこれ
ら各入力端への伝達を制御する複数の第１のスイッチ回
路のトランスファゲートＴｌ、Ｔ２ （Ｔ５、Ｔ６）、
及びインバータＩＩ（Ｉ２）の出力端とＮＡＮＤゲート
Ｇｌ （Ｇ２）の各入力端との間にそれぞれ設けられク
ロック信号ＣＫ、ＣＫによりトランスファゲートＴｌ、
Ｔ２ （Ｔ５．Ｔ６）とは逆のオン・オフ動作をしてイ
ンバータエ１（工２）の出力信号の各入力端への伝達を
制御する複数の第２のスイッチ回路のトランスフアゲ−
）Ｔ３．Ｔ４ （Ｔ７．Ｔ８）を備えた第１の選択回路
１１Ａ（１１ｍ）とをそれぞれ含む複数（この実施例で
は“２”）のマスタフリップフロップ部ｌＡ（１ｍ）と
、これらマスタフリップフロップ部ＩＡ、１．と対応す
る複数（“２”）の入力端をもちこれら入力端に入力さ
れる信号に対し否定論理積演算を行う第２の論理回路素
子のＮＡＮＤゲー）Ｇ３、このＮＡＮＤゲー）Ｇ３の出
力信号を反転する第２のインバータエ３、及びＮＡＮＤ
ゲー）Ｇ３の各入力端と対応するマスタフリップフロッ
プ部ＣＩＡ＝ Ｉｔ）の出力端との間に設けられクロ
ック信号ＣＫ、ＣＫによりトランスフアゲ−）Ｔｌ、Ｔ
２．Ｔ５．Ｔ６とは逆のオン・オフ動作をしてマスタフ
リップフロップＩＡ、１□部の出力信号のＮＡＮＤゲー
）Ｇ３の各入力端への伝達を制御する複数の第３のスイ
ッチ回路のトランスファゲートＴ９．ＴＩＯとインバー
タエ３の出力端とＮＡＮＤゲー）Ｇ３の各入力端との間
に設けられクロック信号ＣＫ、ＣＫによりトランスフア
ゲ−）Ｔ９．ＴＩＯとは逆のオン・オフ動作をしてイン
バータエ３の出力信号のＮＡＮＤゲートＧ３の各入力端
への伝達を制御する複数の第４のスイッチ回路のトラン
スファゲートＴｌｌ、Ｔ１２とを備えた第２の選択回路
２１を含むスレーヴフリップフロップ部２とを有する構
成となっている。
次に、この実施例の動作について説明する。
トランスフアゲ−）Ｔｌ〜Ｔ４を備えた選択口Ｇｌに入
力し、クロック信号ＣＫが“０”のときインバータＩｌ
の出力をＮＡＮＤゲー）ＧＬに入力する。
力し、クロック信号ＣＫが“０”のときインバータＩｌ
の出力をＮＡＮＤゲー）ＧＬに入力する。
従って、トランスファゲートＴｌ、Ｔ２がオフ、トラン
スファゲートＴ３．Ｔ４がオンのとき、このマスタフリ
ップフロップ部ＩＡにはＮＡＮＤゲー）ＧＬの出力値が
保持される。
スファゲートＴ３．Ｔ４がオンのとき、このマスタフリ
ップフロップ部ＩＡにはＮＡＮＤゲー）ＧＬの出力値が
保持される。
同様にマスタフリップフロップ部１１には入力信号ＩＮ
３．ＩＮ４を入力とするＮＡＮＤゲートＧ２の出力値が
保持される。
３．ＩＮ４を入力とするＮＡＮＤゲートＧ２の出力値が
保持される。
また、スレーヴフリップフロップ部２は、マスタフリッ
プフロップ部１Ａ、１□の出力信号を入力とするＮＡＮ
Ｄゲー）Ｇ３の出力値を保持し、外部へ出力信号ＯＵＴ
として出力する。
プフロップ部１Ａ、１□の出力信号を入力とするＮＡＮ
Ｄゲー）Ｇ３の出力値を保持し、外部へ出力信号ＯＵＴ
として出力する。
クロック信号ＧＫの値が“１″から“ＯＮへ立下がる直
前の入力信号ＩＮＩの値を“Ａ″、入力信号ＩＮ２の値
を“Ｂ″とすると、ＮＡＮＤゲー）Ｇｌの出力はＡ−Ｂ
であり、インバータエ１の出力はＡ−Ｂである。Ａ−Ｂ
＝１ならば、ＮＡＮＤゲー）Ｇｌへの帰還信号は、２つ
の入力のどちらも１となるのでＮＡＮＤゲー）Ｇｌの出
力は“０”、インバータエ１の出力は“１”と？、るの
で、このマスタフリップフロップ部ＩＡは発振すること
はなく、クロック信号ＯＫが“ＯＮの値をとっている期
間中値“Ａ−Ｂ”を保持する。
前の入力信号ＩＮＩの値を“Ａ″、入力信号ＩＮ２の値
を“Ｂ″とすると、ＮＡＮＤゲー）Ｇｌの出力はＡ−Ｂ
であり、インバータエ１の出力はＡ−Ｂである。Ａ−Ｂ
＝１ならば、ＮＡＮＤゲー）Ｇｌへの帰還信号は、２つ
の入力のどちらも１となるのでＮＡＮＤゲー）Ｇｌの出
力は“０”、インバータエ１の出力は“１”と？、るの
で、このマスタフリップフロップ部ＩＡは発振すること
はなく、クロック信号ＯＫが“ＯＮの値をとっている期
間中値“Ａ−Ｂ”を保持する。
Ａ−Ｂ＝０でも同様である。
また、マスタフリップフロップ部１．は、クロック信号
ＯＫが立下がる直前の入力信号ＩＮ３の値“Ｃ”と入力
信号ＩＮ４の値“Ｄ”との否定論理積Ｃ−Ｄを、クロッ
ク信号ＧＫが“０″の期間中保持する。
ＯＫが立下がる直前の入力信号ＩＮ３の値“Ｃ”と入力
信号ＩＮ４の値“Ｄ”との否定論理積Ｃ−Ｄを、クロッ
ク信号ＧＫが“０″の期間中保持する。
クロック信号ＣＫが“ＯＮのときはトランスフアゲ−）
Ｔ９．ＴＩＯが導通状態にあるので、ＮＡＮＤゲートＧ
３はＡ−Ｂ及びＣ−Ｄを入力し、出力値Ａ−Ｂ−Ｃ−Ｄ
の出力信号ＯＵＴを外部へ出力する。
Ｔ９．ＴＩＯが導通状態にあるので、ＮＡＮＤゲートＧ
３はＡ−Ｂ及びＣ−Ｄを入力し、出力値Ａ−Ｂ−Ｃ−Ｄ
の出力信号ＯＵＴを外部へ出力する。
次に、クロック信号ＯＫが“１″になると、スレーヴフ
リップフロップ部２は値Ａ−Ｂ−Ｃ−Ｄを保持すると共
に出力信号ＯＵＴとして出力する。
リップフロップ部２は値Ａ−Ｂ−Ｃ−Ｄを保持すると共
に出力信号ＯＵＴとして出力する。
以下、同様にこの動作が繰り返される。・このように、
この実施例は、クロック信号ＣＫが立下がる直前の入力
信号ＩＮＩ〜ＩＮ４の値“Ａ”〜“Ｄ″に対して論理演
算Ａ−Ｂ−Ｃ−Ｄをおこない、この値を次のクロック信
号ＧＫが立下がる瞬間まで保持し、出力する。
この実施例は、クロック信号ＣＫが立下がる直前の入力
信号ＩＮＩ〜ＩＮ４の値“Ａ”〜“Ｄ″に対して論理演
算Ａ−Ｂ−Ｃ−Ｄをおこない、この値を次のクロック信
号ＧＫが立下がる瞬間まで保持し、出力する。
この実施例では、複数入力の組合せ論理回路素子の全て
を２人力のＮＡＮＤゲートとしたが、入力数は任意の数
で良く、また各組合せ論理回路素子は、ＮＡＮＤゲート
、ＮＯＲゲートのいずれでもよい０例えば第１図におい
て、ＮＡＮＤＧ２をＮＯＲゲートに置換えれば、Ａ−Ｂ
−ズで＋Ｄ丁という演算機能をもつＤフリップフロップ
回路となる。
を２人力のＮＡＮＤゲートとしたが、入力数は任意の数
で良く、また各組合せ論理回路素子は、ＮＡＮＤゲート
、ＮＯＲゲートのいずれでもよい０例えば第１図におい
て、ＮＡＮＤＧ２をＮＯＲゲートに置換えれば、Ａ−Ｂ
−ズで＋Ｄ丁という演算機能をもつＤフリップフロップ
回路となる。
Ｄフリップフａｙブ回路を構成要素の一つとするような
論理回路（例えば加算器２乗算器等の演算器）に本発明
のＤフリップフロップ回路を使用し、論理回路内で実行
される論理演算の一部をこのＤフリップフロップ回路で
処理する論理回路全体の遅延時間を短縮し、かつ素子数
を削減することができる。
論理回路（例えば加算器２乗算器等の演算器）に本発明
のＤフリップフロップ回路を使用し、論理回路内で実行
される論理演算の一部をこのＤフリップフロップ回路で
処理する論理回路全体の遅延時間を短縮し、かつ素子数
を削減することができる。
このような応用例の一つとして、第５図に示された論理
回路（セレクタ）に適用した場合について説明する。
回路（セレクタ）に適用した場合について説明する。
第５図に示された論理回路（セレクタ）と同等の機能は
、本発明を適用した場合、第１図に示された実施例にお
いて、入力信号ＩＮＩ、ＩＮ３をそれぞれ制御信号ＣＮ
Ｔｌ、ＣＮＴ２に、入力信号ＩＮ２．ＩＮ４をそれぞれ
データＤＴＩ、ＤＴ２に、出力信号ＯＵＴを出力データ
Ｄｏと置換えるこ−とで実現できる。
、本発明を適用した場合、第１図に示された実施例にお
いて、入力信号ＩＮＩ、ＩＮ３をそれぞれ制御信号ＣＮ
Ｔｌ、ＣＮＴ２に、入力信号ＩＮ２．ＩＮ４をそれぞれ
データＤＴＩ、ＤＴ２に、出力信号ＯＵＴを出力データ
Ｄｏと置換えるこ−とで実現できる。
従って、本発明のＤフリップフロップ回路を用いた場合
は、第２図に示すように、クロック信号ＣＫが立下がっ
てから出力データＤｏが確定するまでに要する時間は、
ＮＡＮＤゲー）Ｇｌ（Ｇ２）と、トランスファゲートＴ
９（ＴＩＯ）と、ＮＡＮＤＧ３を信号が伝播するだけの
遅延時間（ゲート約３段分）Ｔｄｌとなる。
は、第２図に示すように、クロック信号ＣＫが立下がっ
てから出力データＤｏが確定するまでに要する時間は、
ＮＡＮＤゲー）Ｇｌ（Ｇ２）と、トランスファゲートＴ
９（ＴＩＯ）と、ＮＡＮＤＧ３を信号が伝播するだけの
遅延時間（ゲート約３段分）Ｔｄｌとなる。
これに対し、従来のＤフリップフロップ回路１００Ａを
用いた第５図の構成では、ゲート約５段分（Ｔａ２）必
要となるので、従来例よりもゲート約２段分高速に出力
データＤｏを得ることができる。
用いた第５図の構成では、ゲート約５段分（Ｔａ２）必
要となるので、従来例よりもゲート約２段分高速に出力
データＤｏを得ることができる。
また、回路の素子数を比較すると、第１図の回路は第５
図の回路よりもインバータな８個、トランスファゲート
を４個削減することカテキル。
図の回路よりもインバータな８個、トランスファゲート
を４個削減することカテキル。
以上説明したように本発明は、それぞれ複数の入力信号
を入力する複数のマスタフリップフロップ部と、これら
マスタフリップフロップ部の出力信号を入力するスレー
ヴフリップフロップ部とを有する構成とし、各マスタフ
リップフロップ部。
を入力する複数のマスタフリップフロップ部と、これら
マスタフリップフロップ部の出力信号を入力するスレー
ヴフリップフロップ部とを有する構成とし、各マスタフ
リップフロップ部。
スレーヴフリップフロップ部をそれぞれ、複数の入力信
号に対し所定の否定論理演算を行う論理回路素子と、こ
の論理回路素子の出力を反転するインバータと、論理回
路に入力する信号をインバータの出力にするか入力信号
又はマスタフリップフロップ部の出力にするかをクロッ
ク信号に従って選択する選択回路とを備えた構成とする
ことにより、Ｄフリップフロップとしての機能のほかに
論理演算機能を持たせることができるので、Ｄフリップ
フロップを組込んだ論理回路を構成する場合、この論理
回路の遅延時間を短縮して動作を高速化することができ
、かつ論理回路全体の回路素子数を削減することができ
る効果がある。
号に対し所定の否定論理演算を行う論理回路素子と、こ
の論理回路素子の出力を反転するインバータと、論理回
路に入力する信号をインバータの出力にするか入力信号
又はマスタフリップフロップ部の出力にするかをクロッ
ク信号に従って選択する選択回路とを備えた構成とする
ことにより、Ｄフリップフロップとしての機能のほかに
論理演算機能を持たせることができるので、Ｄフリップ
フロップを組込んだ論理回路を構成する場合、この論理
回路の遅延時間を短縮して動作を高速化することができ
、かつ論理回路全体の回路素子数を削減することができ
る効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例を論理回路に適用したときの効果を
説明するための各部信号のタイミング図、第３図及び第
４図はそれぞれ従来のＤフリップフロップ回路の一例を
示す回路図及びこの信号のタイミング図、第５図は第３
図に示されたＤフリップフロップ回路を論理回路に適用
したときの応用例の回路図である。 ＩＡ、１１・・・・・マスタフリップフロップ部、２・
・・・・・スレーヴフリップフロッ７’部、 １１Ａ
。 １１ｍ、２１・・・・・・選択回路、１００Ａ、１００
Ａ−１〜１００Ａ−４・・・・・・Ｄフリップフロップ
回路、０１〜Ｇ３，０２１〜Ｇ２３・・・・・・ＮＡＮ
Ｄゲート、１１〜Ｉ３．Ｉ２１〜Ｉ２４・・・・・・イ
ンバータ、Ｔ１〜Ｔ１２．Ｔ２１〜Ｔ２４・・・・・・
トランスファゲート。
図に示された実施例を論理回路に適用したときの効果を
説明するための各部信号のタイミング図、第３図及び第
４図はそれぞれ従来のＤフリップフロップ回路の一例を
示す回路図及びこの信号のタイミング図、第５図は第３
図に示されたＤフリップフロップ回路を論理回路に適用
したときの応用例の回路図である。 ＩＡ、１１・・・・・マスタフリップフロップ部、２・
・・・・・スレーヴフリップフロッ７’部、 １１Ａ
。 １１ｍ、２１・・・・・・選択回路、１００Ａ、１００
Ａ−１〜１００Ａ−４・・・・・・Ｄフリップフロップ
回路、０１〜Ｇ３，０２１〜Ｇ２３・・・・・・ＮＡＮ
Ｄゲート、１１〜Ｉ３．Ｉ２１〜Ｉ２４・・・・・・イ
ンバータ、Ｔ１〜Ｔ１２．Ｔ２１〜Ｔ２４・・・・・・
トランスファゲート。
Claims (1)
- 複数の入力端をもちこれら入力端に入力される信号に対
し否定論理積及び否定論理和の何れか一方の論理演算を
行う第１の論理回路素子と、この第１の論理回路素子の
出力信号を反転する第１のインバータと、前記第１の論
理回路素子の各入力端と対応して設けられクロック信号
によりオン・オフして対応する入力信号のこれら各入力
端への伝達を制御する複数の第１のスイッチ回路、及び
前記インバータの出力端と前記第１の論理回路素子の各
入力端との間にそれぞれ設けられ前記クロック信号によ
り前記第１のスイッチ回路とは逆のオン・オフ動作をし
て前記インバータの出力信号の前記各入力端への伝達を
制御する複数の第２のスイッチ回路を備えた第１の選択
回路とをそれぞれ含む複数のマスタフリップフロップ部
と、これらマスタフリップフロップ部と対応する複数の
入力端をもちこれら入力端に入力される信号に対し否定
論理積及び否定論理和の何れか一方の論理演算を行う第
２の論理回路素子、この第２の論理回路素子の出力信号
を反転する第２のインバータ、及び前記第２の論理回路
素子の各入力端と対応する前記マスタフリップフロップ
部の出力端との間に設けられ前記クロック信号により前
記第１のスイッチ回路とは逆のオン・オフ動作をして前
記マスタフリップフロップ部の出力信号の前記第２の論
理回路素子の各入力端への伝達を制御する複数の第３の
スイッチ回路と前記第２のインバータの出力端と前記第
２の論理回路素子の各入力端との間に設けられ前記クロ
ック信号により前記第３のスイッチ回路とは逆のオン・
オフ動作をして前記第２のインバータの出力信号の前記
第２の論理回路素子の各入力端への伝達を制御する複数
の第４のスイッチ回路とを備えた第２の選択回路を含む
スレーヴフリップフロップ部とを有することを特徴とす
るＤフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035196A JP2623889B2 (ja) | 1990-02-16 | 1990-02-16 | Ｄフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035196A JP2623889B2 (ja) | 1990-02-16 | 1990-02-16 | Ｄフリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238914A true JPH03238914A (ja) | 1991-10-24 |
| JP2623889B2 JP2623889B2 (ja) | 1997-06-25 |
Family
ID=12435109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035196A Expired - Lifetime JP2623889B2 (ja) | 1990-02-16 | 1990-02-16 | Ｄフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623889B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546035A (en) * | 1994-02-17 | 1996-08-13 | Nec Corporation | Latch circuit having a logical operation function |
| WO2000027031A1 (fr) * | 1998-10-30 | 2000-05-11 | Hitachi, Ltd. | Bascule et circuit integre a semi-conducteurs |
| JP2011124998A (ja) * | 2009-12-11 | 2011-06-23 | Samsung Electronics Co Ltd | フリップフロップ回路 |
-
1990
- 1990-02-16 JP JP2035196A patent/JP2623889B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546035A (en) * | 1994-02-17 | 1996-08-13 | Nec Corporation | Latch circuit having a logical operation function |
| WO2000027031A1 (fr) * | 1998-10-30 | 2000-05-11 | Hitachi, Ltd. | Bascule et circuit integre a semi-conducteurs |
| JP2011124998A (ja) * | 2009-12-11 | 2011-06-23 | Samsung Electronics Co Ltd | フリップフロップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2623889B2 (ja) | 1997-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59139447A (ja) | 全加算器 | |
| JPS63263480A (ja) | 半導体集積論理回路 | |
| JPH1117526A (ja) | アップ／ダウン転換カウンター | |
| JPH03238914A (ja) | Ｄフリップフロップ回路 | |
| JPS5814691B2 (ja) | ２進加算回路 | |
| JP2665070B2 (ja) | バス回路 | |
| JP2514989B2 (ja) | 順序回路 | |
| US7443846B1 (en) | Implementation of a multiplexer in integrated circuitry | |
| JPH04105412A (ja) | フリップフロップ | |
| JPH01293436A (ja) | 加算器 | |
| JPH06152350A (ja) | セレクト回路 | |
| JPH0561645A (ja) | ２進加算器 | |
| JPH02206222A (ja) | カウンタ | |
| JPH03122720A (ja) | プログラマブル・ファジィ論理回路 | |
| JPH05307429A (ja) | 半導体集積回路 | |
| JP2002318637A (ja) | タイマ制御回路 | |
| JPH01232823A (ja) | 可変デジタル遅延回路 | |
| JPS61280116A (ja) | 位相比較回路 | |
| JPH02201538A (ja) | カウンタ | |
| JPH0225539B2 (ja) | ||
| JPS63165926A (ja) | プログラマブルロジツクアレイ | |
| JPH05259894A (ja) | カウンタ回路 | |
| JPH02272822A (ja) | カウンタ機能とシフトレジスタ機能を持つレジスタ | |
| JPS63279616A (ja) | カウンタ | |
| JPH01175028A (ja) | プログラム可能な論理集積回路 |