JPH02272822A - カウンタ機能とシフトレジスタ機能を持つレジスタ - Google Patents
カウンタ機能とシフトレジスタ機能を持つレジスタInfo
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- JPH02272822A JPH02272822A JP1093570A JP9357089A JPH02272822A JP H02272822 A JPH02272822 A JP H02272822A JP 1093570 A JP1093570 A JP 1093570A JP 9357089 A JP9357089 A JP 9357089A JP H02272822 A JPH02272822 A JP H02272822A
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- JP
- Japan
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- counter
- register
- shift
- circuit
- shift register
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- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 1
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
カウンタ機能とシフトレジスタ機能の両方の機能を持つ
レジスタに関し、 カウンタ機能とシフトレジスタ機能とをモードの切り換
えにより行うことを目的とし、Ｎビットのカウンタを構
成するための組合わせ回路と、ｎビットＮ ／ ｎ段（
余りは切り捨て）のシフトレジスタを構成する組合わせ
回路と、該カウンタ組合わせ回路と該シフトレジスタ組
合わせ回路とをモード選択するＮ個のセレクタと、該Ｎ
個のセレクタに接続するＮ個のレジスタと、該Ｎ個のレ
ジスタの出力を選択するマルチプレクサとを備え、 上記モード選択セレクタがカウントモードのときはレジ
スタの出力信号はカウンタ組合わせ回路を経由して自己
のセレクタに入力し、モード選択セレクタがシフトモー
ドのときはレジスタの出力 夕の入力ビツト数をｎと
して、Ｎ／ｎ（余りは力信号はシフトレジスタ組合わせ
回路を経由して次 り捨て）をシフト段数にする可変
シフトレジスタ段のセレクタに入力するように構成する
。 が検討されている。
レジスタに関し、 カウンタ機能とシフトレジスタ機能とをモードの切り換
えにより行うことを目的とし、Ｎビットのカウンタを構
成するための組合わせ回路と、ｎビットＮ ／ ｎ段（
余りは切り捨て）のシフトレジスタを構成する組合わせ
回路と、該カウンタ組合わせ回路と該シフトレジスタ組
合わせ回路とをモード選択するＮ個のセレクタと、該Ｎ
個のセレクタに接続するＮ個のレジスタと、該Ｎ個のレ
ジスタの出力を選択するマルチプレクサとを備え、 上記モード選択セレクタがカウントモードのときはレジ
スタの出力信号はカウンタ組合わせ回路を経由して自己
のセレクタに入力し、モード選択セレクタがシフトモー
ドのときはレジスタの出力 夕の入力ビツト数をｎと
して、Ｎ／ｎ（余りは力信号はシフトレジスタ組合わせ
回路を経由して次 り捨て）をシフト段数にする可変
シフトレジスタ段のセレクタに入力するように構成する
。 が検討されている。
本発明は、カウンタ機能とシフトレジスタ機能の両方の
機能を持つレジスタに関する。
機能を持つレジスタに関する。
従来レジスタにはシフトレジスタ機能専用のものか、カ
ウンタ機能専用のものかどちらか一方のものしかなかっ
た。即ち、カウンタはフリップフロップ（レジスタ）の
数をＮ個使用することによりＮビットのカウンタを設定
することができるものが一般に使用されている。また、
シフトレジスタは垂直にシフトするタイプと水平にシフ
トするタイプの２種類があり、シフト段数可変のもの、
または−度に数ビツト上位ビット側か、下位ビット側に
シフトさせるものが一般に使用されている。
ウンタ機能専用のものかどちらか一方のものしかなかっ
た。即ち、カウンタはフリップフロップ（レジスタ）の
数をＮ個使用することによりＮビットのカウンタを設定
することができるものが一般に使用されている。また、
シフトレジスタは垂直にシフトするタイプと水平にシフ
トするタイプの２種類があり、シフト段数可変のもの、
または−度に数ビツト上位ビット側か、下位ビット側に
シフトさせるものが一般に使用されている。
しかし、シフト機能のときシフト段数と入力信号のデー
タ長（ビット数）の両方を可変できるものはなかった。
タ長（ビット数）の両方を可変できるものはなかった。
そこでＮ個のレジスタを使用しデー〔従来の技術〕
従来のカウンタ機能を有するレジスタの回路構成図を第
４図に示す。図は４個のレジスタを用いた４ビツトカウ
ンタの例を示す。
４図に示す。図は４個のレジスタを用いた４ビツトカウ
ンタの例を示す。
図において、１１，１□、 １３．１４はレジスタ、３
はカウンタを構成するための組合わせ回路、５はマルチ
プレクサを示し、組合わせ回路３はインバータ３１、Ｅ
Ｘ−ＯＲゲート３２．３３．３４、ＡＮＤゲー）３５．
３６からなる。レジスタ１．、ｈ、ｈ、１４の出力側は
マルチプレクサ５に接続され出力ビット口。。
はカウンタを構成するための組合わせ回路、５はマルチ
プレクサを示し、組合わせ回路３はインバータ３１、Ｅ
Ｘ−ＯＲゲート３２．３３．３４、ＡＮＤゲー）３５．
３６からなる。レジスタ１．、ｈ、ｈ、１４の出力側は
マルチプレクサ５に接続され出力ビット口。。
Ｑ、、 Ｑ、、 Ｑ、を送出すると共に、組合わせ回路
３に挿入されてカウンタ素子を経由してレジスタの入力
側に接続される。
３に挿入されてカウンタ素子を経由してレジスタの入力
側に接続される。
ＥＸ−ＯＲゲートの入力側の信号をＡ、Ｂとし出力側の
信号をＸとすれば、入力ビットに対する出力ビットは次
の組合わせになる。
信号をＸとすれば、入力ビットに対する出力ビットは次
の組合わせになる。
即ちＥＸ−ＯＲゲートの入力に自分自信のレジスタ出力
信号をフィードバックして接続し、他方の入力に自分よ
り若い番号のレジスタの出力信号がすべて“１″になっ
たとき１１を出力する信号を接続する。この信号が“０
”のとき自分自信の出力信号を選択し、“１”のときは
自分自信の信号を反転させた信号を選択することでカウ
ンタの動作をさせることができる。したがってクロック
信号の挿入により出力ビットＱｏ、 Ｑｒ、 Ｑ２．
Ｑ３ は次のカウントを行う。
信号をフィードバックして接続し、他方の入力に自分よ
り若い番号のレジスタの出力信号がすべて“１″になっ
たとき１１を出力する信号を接続する。この信号が“０
”のとき自分自信の出力信号を選択し、“１”のときは
自分自信の信号を反転させた信号を選択することでカウ
ンタの動作をさせることができる。したがってクロック
信号の挿入により出力ビットＱｏ、 Ｑｒ、 Ｑ２．
Ｑ３ は次のカウントを行う。
ＣＩ＋ Ｑｔ Ｑｒ Ｑｏ カウント
値以上のように４ビツトのカウントによりＯ〜１５まで
の係数カウントを繰り返すことができる。なおレジスタ
を５個使用すれば５ビツトのカウントによりＯ〜３１ま
での係数カウントを行うことができる。
値以上のように４ビツトのカウントによりＯ〜１５まで
の係数カウントを繰り返すことができる。なおレジスタ
を５個使用すれば５ビツトのカウントによりＯ〜３１ま
での係数カウントを行うことができる。
次に可変シフトレジスタ機能を有するレジスタの回路構
成図を第５図に示す。図は４個のレジスタにより構成さ
れるシフトレジスタを示す。
成図を第５図に示す。図は４個のレジスタにより構成さ
れるシフトレジスタを示す。
図において、Ｌ、 ｌｉ、 ｂ＋ １４はレジスタ、４
はシフトレジスタを構成するための組合わせ回路、５は
マルチプレクサを示す。組合わせ回路４はシフトセレク
タ４１．４２．４３よりなり、入出力ビット数とシフト
段数により接続構成が異なる。
はシフトレジスタを構成するための組合わせ回路、５は
マルチプレクサを示す。組合わせ回路４はシフトセレク
タ４１．４２．４３よりなり、入出力ビット数とシフト
段数により接続構成が異なる。
第５図（ａ）は４ビツト１段シフトの接続構成を示し点
線の部分は接続しない。第５図（ｂ）は２ビツト２段シ
フトの接続構成を示し点線の部分は接続しない。第５図
（ａ）の場合は入力ビットＢ、、 Ｂ、□Ｂ２．８３は
一般シフトされてマルチプレクサ５から出力ビットＱｏ
、 Ｑｒ、 Ｑｚ、口、が送出される。
線の部分は接続しない。第５図（ｂ）は２ビツト２段シ
フトの接続構成を示し点線の部分は接続しない。第５図
（ａ）の場合は入力ビットＢ、、 Ｂ、□Ｂ２．８３は
一般シフトされてマルチプレクサ５から出力ビットＱｏ
、 Ｑｒ、 Ｑｚ、口、が送出される。
第５図（ｂ）の場合は入力ピッ日。、Ｂ、が２段シフト
されてマルチプレクサ５から出力ビット０２Ｑ３が送出
される。したがって各レジスタのセレクタが手前のレジ
スタの出力を選択することにより直列のシリアルシフト
レジスタを構成出来、各レジスタのセレクタが１つ飛び
手前のレジスタの出力を選択することにより２段シフト
レジスタを構成することができる。したがってレジスタ
Ｎ個を使用した場合は、ｎビットの入力に対してＮ ／
ｎ段（余りは切り捨て）のシフトレジスタを組むこと
が出来る。即ちセレクタの接続構成によりシフト段数の
設定とビット数の設定が可能となる。
されてマルチプレクサ５から出力ビット０２Ｑ３が送出
される。したがって各レジスタのセレクタが手前のレジ
スタの出力を選択することにより直列のシリアルシフト
レジスタを構成出来、各レジスタのセレクタが１つ飛び
手前のレジスタの出力を選択することにより２段シフト
レジスタを構成することができる。したがってレジスタ
Ｎ個を使用した場合は、ｎビットの入力に対してＮ ／
ｎ段（余りは切り捨て）のシフトレジスタを組むこと
が出来る。即ちセレクタの接続構成によりシフト段数の
設定とビット数の設定が可能となる。
以上のように従来は、カウンタ機能を有するレジスタか
、シフトレジスタ機能を有するレジスタかどちらか一方
の機能を存するものしかなかった。
、シフトレジスタ機能を有するレジスタかどちらか一方
の機能を存するものしかなかった。
また一般のシフトレジスタは段数可変のものはあったが
、データのビット数は変えることができなかった。
、データのビット数は変えることができなかった。
本発明は、レジスタがモード切り換えによりシフト機能
かカウンタ機能かどちらかの機能を選択し、レジスタの
汎用性、拡張性を高めることを目的とする。
かカウンタ機能かどちらかの機能を選択し、レジスタの
汎用性、拡張性を高めることを目的とする。
本発明の原理構成図を第１図に示す。図において、３は
Ｎビットのカウンタを構成するための組合わせ回路、４
はｎピッ） Ｎ ／ ｎ段（余りは切り捨て）のシフト
レジスタを構成する組合わせ回路、２は該カウンタ組合
わせ回路３と該シフトレジスタ組合わせ回路４とをモー
ド選択するＮ個のセレクタ、１は３ｆ４Ｈ個のセレクタ
２に接続するＮ個のレジスタ、５は該Ｎ個のレジスタ１
の出力を選択するマルチプレクサを示す。
Ｎビットのカウンタを構成するための組合わせ回路、４
はｎピッ） Ｎ ／ ｎ段（余りは切り捨て）のシフト
レジスタを構成する組合わせ回路、２は該カウンタ組合
わせ回路３と該シフトレジスタ組合わせ回路４とをモー
ド選択するＮ個のセレクタ、１は３ｆ４Ｈ個のセレクタ
２に接続するＮ個のレジスタ、５は該Ｎ個のレジスタ１
の出力を選択するマルチプレクサを示す。
モード選択セレクタ２がカウントモードのときはレジス
タ１の出力信号はカウンタ組合わせ回路３を経由して自
己のセレクタ２に入力し、モード選択セレクタ２がシフ
トモードのときはレジスタ１の出力信号はシフトレジス
タ組合わせ回路４を経由して次段のセレクタ２に入力す
るように構成する。
タ１の出力信号はカウンタ組合わせ回路３を経由して自
己のセレクタ２に入力し、モード選択セレクタ２がシフ
トモードのときはレジスタ１の出力信号はシフトレジス
タ組合わせ回路４を経由して次段のセレクタ２に入力す
るように構成する。
モード選択セレクタ２はモード切変制御信号によりレジ
スタ１の入力側を、カウンタを構成するための組合わせ
回路３か、シフトレジスタを構成するために必要な組合
わせ回路４かに接続する。
スタ１の入力側を、カウンタを構成するための組合わせ
回路３か、シフトレジスタを構成するために必要な組合
わせ回路４かに接続する。
モード選択セレクタ２が制御信号によりカウンタモード
を選択した場合、Ｎ個のレジスタ１の出力側はマルチプ
レクサ５に接続されてカウント出力を送出すると共に、
カウンタを構成するための組合わせ回路３に接続され、
カウンタ回路を構成した組合わせ回路３から自己のセレ
クタ２の入力側に接続さ丸る。各Ｎ個のセレクタ２及び
レジスタ１はカウンタを構成するための組合わせ回路３
によりＮビットのカウンタ回路を構成し、マルチプレク
サ５からＮビットのカウント出力を送出することかでき
る。
を選択した場合、Ｎ個のレジスタ１の出力側はマルチプ
レクサ５に接続されてカウント出力を送出すると共に、
カウンタを構成するための組合わせ回路３に接続され、
カウンタ回路を構成した組合わせ回路３から自己のセレ
クタ２の入力側に接続さ丸る。各Ｎ個のセレクタ２及び
レジスタ１はカウンタを構成するための組合わせ回路３
によりＮビットのカウンタ回路を構成し、マルチプレク
サ５からＮビットのカウント出力を送出することかでき
る。
モード選択セレクタ２が制御信号によりシフトモードを
選択した場合、Ｎ個のレジスタ１の出力側はマルチプレ
クサ５に接続されてシフトレジスタ出力を送出すると共
に、シフトレジスタを構成するために必要な組合わせ回
路４に接続され、シフトレジスタ回路を構成した組合わ
せ回路４から次段のセレクタ２の入力側に接続される。
選択した場合、Ｎ個のレジスタ１の出力側はマルチプレ
クサ５に接続されてシフトレジスタ出力を送出すると共
に、シフトレジスタを構成するために必要な組合わせ回
路４に接続され、シフトレジスタ回路を構成した組合わ
せ回路４から次段のセレクタ２の入力側に接続される。
各Ｎ個のセレクタ２及びレジスタ１はシフトレジスタを
構成するための組合わせ回路４によりＮビット１段のシ
フトレジスタ回路を構成し、マルチプレクサ５からＮビ
ット１段シフトされた信号を送出する。なおシフトレジ
スタを構成するための回路４に入力するビット数は変更
することが可能で、レジスタ１の数Ｎ個に対してｎビッ
ト数を入力するときは、Ｎ ／ ｎ段（余りは切り捨て
）までシフトされた出力をマルチプレクサ５に送出する
ことが出来る。
構成するための組合わせ回路４によりＮビット１段のシ
フトレジスタ回路を構成し、マルチプレクサ５からＮビ
ット１段シフトされた信号を送出する。なおシフトレジ
スタを構成するための回路４に入力するビット数は変更
することが可能で、レジスタ１の数Ｎ個に対してｎビッ
ト数を入力するときは、Ｎ ／ ｎ段（余りは切り捨て
）までシフトされた出力をマルチプレクサ５に送出する
ことが出来る。
本発明の実施例の回路構成図を第２図に示す。
第２図は４個のレジスタを使用した場合を示し、第２図
（ａ）はカウンタモード選択回路、第２図（ｂ）はシフ
トモード選択回路の実施例を示す。
（ａ）はカウンタモード選択回路、第２図（ｂ）はシフ
トモード選択回路の実施例を示す。
図において、１８，１□、 １３． Ｌはレジスタ、２
゜２□、 ２３．２４はセレクタ、３はカウンタを構成
するための組合わせ回路、４はシフトレジスタを構成す
るための組合わせ回路、５はマルチプレクサを示す。組
合わせ回路３はインバータ３１、Ｆ、 Ｘ −ＯＲゲー
ト３２．３３．３４、ＡＮＤゲート３５．３６からなり
、組合わせ回路４はセレクタ４１．４２．４３よりなり
、入出力ビット数とシフト段数により接続構成が異なる
が、第２図（ｂ）は４ビツト１段シフトの接続構成を示
し点線の部分は接続しない。
゜２□、 ２３．２４はセレクタ、３はカウンタを構成
するための組合わせ回路、４はシフトレジスタを構成す
るための組合わせ回路、５はマルチプレクサを示す。組
合わせ回路３はインバータ３１、Ｆ、 Ｘ −ＯＲゲー
ト３２．３３．３４、ＡＮＤゲート３５．３６からなり
、組合わせ回路４はセレクタ４１．４２．４３よりなり
、入出力ビット数とシフト段数により接続構成が異なる
が、第２図（ｂ）は４ビツト１段シフトの接続構成を示
し点線の部分は接続しない。
レジスタ１１，１□、 ｌｚ、 １４の出力側はマルチ
プレクサ５に接続され出力ビットＱｏ、 Ｑｒ、 Ｑｚ
、 Ｑｙを送出すると共に、カウンタモードの場合は組
合わせ回路３に挿入されてカウンタ回路を経由して各セ
レクタ２１，２□、 ２Ｌ ２４の入力側に接続され、
シフトモードの場合は組合わせ回路４に挿入されてシフ
トモード回路を経由してそれぞれ次段のセレクタ２□、
２ｓ、 ２＝の入力側に接続される。なおシフトモー
ドの場合は入力ビットはＢｅ、 Ｂ＋、 Ｂｔ、 Ｂｚ
より挿入され、１段シフトされた出力０゜、Ｑ２．Ω２
１口３がマルチプレクサ５に挿入される。
プレクサ５に接続され出力ビットＱｏ、 Ｑｒ、 Ｑｚ
、 Ｑｙを送出すると共に、カウンタモードの場合は組
合わせ回路３に挿入されてカウンタ回路を経由して各セ
レクタ２１，２□、 ２Ｌ ２４の入力側に接続され、
シフトモードの場合は組合わせ回路４に挿入されてシフ
トモード回路を経由してそれぞれ次段のセレクタ２□、
２ｓ、 ２＝の入力側に接続される。なおシフトモー
ドの場合は入力ビットはＢｅ、 Ｂ＋、 Ｂｔ、 Ｂｚ
より挿入され、１段シフトされた出力０゜、Ｑ２．Ω２
１口３がマルチプレクサ５に挿入される。
本実施例のモード切換回路のタイミングチャートを第３
図に示す。図において、■はクロック信号、■はモード
切換制御信号、■は出力ビットＱ。、■は出力ビットａ
４、■は出力ビットＱ、、■は出力ビット口１、■はカ
ウント信号、■はシフト信号を示す。
図に示す。図において、■はクロック信号、■はモード
切換制御信号、■は出力ビットＱ。、■は出力ビットａ
４、■は出力ビットＱ、、■は出力ビット口１、■はカ
ウント信号、■はシフト信号を示す。
第２図の回路構成図と第３図のタイミングチャートによ
り実施例の切換動作を説明する。モード切換制御信号■
は“１”のときは普通のカウンタの動作を行い、モード
切換制御信号■が０”のときはシフトレジスタの動作を
行う。
り実施例の切換動作を説明する。モード切換制御信号■
は“１”のときは普通のカウンタの動作を行い、モード
切換制御信号■が０”のときはシフトレジスタの動作を
行う。
カウンタ動作の場合はクロック信号■が入力されると、
クロック信号の立ち上がりに同期して００ビツト■はク
ロック信号■の２倍の周期でオンオフを繰り返し、Ｑ０
ビット■の立ち下がりに同期してＱ、ビット■がクロッ
ク信号の４倍の周期でオンオフを繰り返し、Ｑ、ビット
■の立ち下がりに同期してＱ２ビット■がクロック信号
の８倍の周期でオンオフを繰り返し、０２ビツト■の立
ち下がりに同期してＱ、ビット■がクロック信号の１６
倍の周期でオンオフを繰り返す。出力ビットＧｏ、 Ｑ
ｒ、 Ｑｚ、 Ｑｓの“０”と“１″の組合わせにより
カウント値■が０゜１．２，３，４，５．−−−−−−
−−−−−４２．１３．１４．１５と係数１６のカウン
トを繰り返す。
クロック信号の立ち上がりに同期して００ビツト■はク
ロック信号■の２倍の周期でオンオフを繰り返し、Ｑ０
ビット■の立ち下がりに同期してＱ、ビット■がクロッ
ク信号の４倍の周期でオンオフを繰り返し、Ｑ、ビット
■の立ち下がりに同期してＱ２ビット■がクロック信号
の８倍の周期でオンオフを繰り返し、０２ビツト■の立
ち下がりに同期してＱ、ビット■がクロック信号の１６
倍の周期でオンオフを繰り返す。出力ビットＧｏ、 Ｑ
ｒ、 Ｑｚ、 Ｑｓの“０”と“１″の組合わせにより
カウント値■が０゜１．２，３，４，５．−−−−−−
−−−−−４２．１３．１４．１５と係数１６のカウン
トを繰り返す。
シフトレジスタ動作の場合はモード制御信号■が“Ｏ”
に切換ねり、クロック値■が“１”で入力された後カウ
ンタ動作がシフトレジスタ動作に切換わる。即ち０゜ビ
ット■が口、ビット■に、しビット■がＱ２ビット■に
、０２ビツト■が口３ビット■に、それぞれ１段づつシ
フトしてレジスタから出力される。実施例では４ビツト
１段のシフトレジスタについて説明したが、２ビツト２
段シフトの場合はセレクタの接続を１段置きにすること
により、入力ビットＢｏ、Ｂ＋が２段シフトされて出力
ビントロＺ＋Ｑ’ｌが送出される。
に切換ねり、クロック値■が“１”で入力された後カウ
ンタ動作がシフトレジスタ動作に切換わる。即ち０゜ビ
ット■が口、ビット■に、しビット■がＱ２ビット■に
、０２ビツト■が口３ビット■に、それぞれ１段づつシ
フトしてレジスタから出力される。実施例では４ビツト
１段のシフトレジスタについて説明したが、２ビツト２
段シフトの場合はセレクタの接続を１段置きにすること
により、入力ビットＢｏ、Ｂ＋が２段シフトされて出力
ビントロＺ＋Ｑ’ｌが送出される。
以上実施例においては４個のレジスタを使用し４個のセ
レクタにより切変える回路について述べたが、６個のレ
ジスタと６個のセレクタを使用すれば６ビツト入力のカ
ウンタと、６ビツト１段、３ビツト２段、２ビツト３段
のシフトレジスタを切換え設定するように構成すること
ができる。
レクタにより切変える回路について述べたが、６個のレ
ジスタと６個のセレクタを使用すれば６ビツト入力のカ
ウンタと、６ビツト１段、３ビツト２段、２ビツト３段
のシフトレジスタを切換え設定するように構成すること
ができる。
本発明により、同一のレジスタをシフトレジスタとカウ
ンタ機能の両方に切り換えて使用できるため、汎用性、
拡張性が増大した。例えば、カウンタ動作とシフト動作
をリアルタイムに切り換えることで、カウンタ動作で数
を数えているときにカウンタの数値をＸ倍にしたい場合
、シフトモードに切り換えて上位方向にＸビットシフト
させれば良いし、１ ／ ｘにしたい場合下位方向にＸ
ビットシフトさせることなどが可能になる。
ンタ機能の両方に切り換えて使用できるため、汎用性、
拡張性が増大した。例えば、カウンタ動作とシフト動作
をリアルタイムに切り換えることで、カウンタ動作で数
を数えているときにカウンタの数値をＸ倍にしたい場合
、シフトモードに切り換えて上位方向にＸビットシフト
させれば良いし、１ ／ ｘにしたい場合下位方向にＸ
ビットシフトさせることなどが可能になる。
第１図は本発明の原理構成図、第２図は実施例の回路構
成図、第３図は実施例のタイミングチャート、第４図は
従来のカウンタの回路構成図、第５図はシフトレジスタ
の回路構成図を示す。 図において、１．１．、１□、 １３．１４はレジスタ
２２．．２□、 ２３．２． はセレクタ、３はカラ
ンを構成するための回路、４はシフトレジスタを成する
ための回路、５はマルチプレクサ、３１はンバータ、３
２．３３．３４はＥＸ−ＯＲゲート、３５３６はＡＮＤ
ゲート、４１．４２．４３はシフトセレクを示す。なお
■〜■はタイミングチャートの信を示す。 代理人 弁理士 井 桁 貞 − ｅ ■ 岡 ■ ■ ■ ■ ［相］ へ 甲 七 七 ± ± ・５
成図、第３図は実施例のタイミングチャート、第４図は
従来のカウンタの回路構成図、第５図はシフトレジスタ
の回路構成図を示す。 図において、１．１．、１□、 １３．１４はレジスタ
２２．．２□、 ２３．２． はセレクタ、３はカラ
ンを構成するための回路、４はシフトレジスタを成する
ための回路、５はマルチプレクサ、３１はンバータ、３
２．３３．３４はＥＸ−ＯＲゲート、３５３６はＡＮＤ
ゲート、４１．４２．４３はシフトセレクを示す。なお
■〜■はタイミングチャートの信を示す。 代理人 弁理士 井 桁 貞 − ｅ ■ 岡 ■ ■ ■ ■ ［相］ へ 甲 七 七 ± ± ・５
Claims (1)
- Ｎビットのカウンタを構成するための組合わせ回路（３
）と、ｎビットＮ／ｎ段（余りは切り捨て）のシフトレ
ジスタを構成する組合わせ回路（４）と、該カウンタ組
合わせ回路（３）と該シフトレジスタ組合わせ回路（４
）とをモード選択するＮ個のセレクタ（２）と、該Ｎ個
のセレクタ（２）に接続するＮ個のレジスタ（１）と、
該Ｎ個のレジスタ（１）の出力を選択するマルチプレク
サ（５）とを備え、上記モード選択セレクタ（２）がカ
ウントモードのときはレジスタ（１）の出力信号はカウ
ンタ組合わせ回路（３）を経由して自己のセレクタ（２
）に入力し、モード選択セレクタ（２）がシフトモード
のときはレジスタ（１）の出力信号はシフトレジスタ組
合わせ回路（４）を経由して次段のセレクタ（２）に入
力することを特徴とするカウンタ機能とシフトレジスタ
機能を持つレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093570A JPH02272822A (ja) | 1989-04-13 | 1989-04-13 | カウンタ機能とシフトレジスタ機能を持つレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093570A JPH02272822A (ja) | 1989-04-13 | 1989-04-13 | カウンタ機能とシフトレジスタ機能を持つレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02272822A true JPH02272822A (ja) | 1990-11-07 |
Family
ID=14085916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093570A Pending JPH02272822A (ja) | 1989-04-13 | 1989-04-13 | カウンタ機能とシフトレジスタ機能を持つレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02272822A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067600A (ja) * | 2004-08-27 | 2006-03-09 | Atmel Germany Gmbh | １つまたは複数のトランスポンダを選択する方法 |
-
1989
- 1989-04-13 JP JP1093570A patent/JPH02272822A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067600A (ja) * | 2004-08-27 | 2006-03-09 | Atmel Germany Gmbh | １つまたは複数のトランスポンダを選択する方法 |
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