JPH0662076A - データ入力回路 - Google Patents

Abstract

(57)【要約】 【目的】 通常のモード設定データを入力しない期間の
クロックに標準モード設定機能を持たせることにより、
シリアル通信方式での標準モード設定を容易にする。 【構成】 ゲート信号が第１のレベルにある間に供給さ
れるクロックに同期してｎビットのデータをシリアルに
取り込むシフトレジスタ１と、前記ゲート信号が第１の
レベルから第２のレベルに反転するときに、前記シフト
レジスタ内のｎビットのデータをパラレルに取り込むラ
ッチ回路２と、このラッチ回路の出力をデコードして複
数のモード設定信号を発生するデコード回路３と、前記
ゲート信号が第２のレベルにある間に前記クロックが変
化したときは、前記ラッチ回路の全ビットをリセットす
る制御回路４とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ等の内部動作モ
ード設定に有用なシリアル通信方式のデータ入力回路に
関し、特に標準的なモードについては外部から複数ビッ
トのシリアルデータを入力しなくても設定できるように
したデータ入力回路に関する。

【０００２】

【従来の技術】ＬＳＩ（大規模集積回路）は多くの動作
モードを有するため、これらを外部から切替えるために
モード設定データを入力する。このモード設定データが
ｎビットであれば、これをＬＳＩ内部でデコードするこ
とで２ⁿ 通りのモード設定を行うことができる。ｎビッ
トのモード設定データを外部から入力する方式には、パ
ラレル通信方式とシリアル通信方式とがある。パラレル
通信方式はｎビットのパラレルデータ入力にｎ本の入力
端子を必要とするため敬遠される傾向にあり、一般には
入力端子数が少なくて済むシリアル通信方式が採用され
る。

【０００３】シリアル通信方式では、シリアルデータの
入力端子と、このシリアルデータのタイミングを示すク
ロックの入力端子と、さらにはモード設定データを入力
していることを示すゲート信号の入力端子とがあれば充
分であり、これだけで多くのモード設定が可能になる。

【０００４】

【発明が解決しようとする課題】ところで、シリアル通
信方式を採用した場合、設定しようとするモードがテス
トモード等の特殊モードである場合には、その都度モー
ド設定データを入力してモード設定することは仕方な
い。しかし、電源投入時に毎回行うパワーオンリセット
や標準動作モードへの設定を、従来の様に標準モード設
定データを入力して行うことはＬＳＩ外部の制御におい
て負担が大きく、また標準モード設定までに時間がかか
る欠点がある。

【０００５】本発明は、通常のモード設定用シリアルデ
ータを入力しない期間に入力されるクロックに標準モー
ド設定機能を持たせることにより、シリアル通信方式で
の標準モード設定を容易にすることを目的としている。

【０００６】

【課題を解決するための手段】上記目的を達成するため
本発明では、ゲート信号が第１のレベルにある間に供給
されるクロックに同期してｎビットのデータをシリアル
に取り込むシフトレジスタと、前記ゲート信号が第１の
レベルから第２のレベルに反転するときに、前記シフト
レジスタ内のｎビットのデータをパラレルに取り込むラ
ッチ回路と、このラッチ回路の出力をデコードして複数
のモード設定信号を発生するデコード回路と、前記ゲー
ト信号が第２のレベルにある間に前記クロックが変化し
たときは、前記ラッチ回路の全ビットをリセットする制
御回路とを備えてなることを第１の特徴としている。

【０００７】本発明ではまた、ゲート信号が第１のレベ
ルにある間に供給されるクロックに同期してｎビットの
データをシリアルに取り込むシフトレジスタと、前記ゲ
ート信号が第１のレベルから第２のレベルに反転すると
きに、前記シフトレジスタ内のｎビットのデータをパラ
レルに取り込むラッチ回路と、このラッチ回路の出力を
デコードして複数のモード設定信号を発生するデコード
回路と、前記ゲート信号が第２のレベルにある間に前記
クロックが変化したときは、前記データの入力端子のレ
ベルに応じて、前記ラッチ回路の特定ビットだけをリセ
ットまたはセットして所定の値に設定する制御回路とを
備えてなることを第２の特徴としている。

【０００８】本発明では更に、ゲート信号が第１のレベ
ルにある間に供給されるクロックに同期してｎビットの
データをシリアルに取り込むシフトレジスタと、前記ゲ
ート信号が第１のレベルから第２のレベルに反転すると
きに、前記シフトレジスタ内のｎビットのデータをパラ
レルに取り込むラッチ回路と、このラッチ回路の出力を
デコードして複数のモード設定信号を発生するデコード
回路と、前記ゲート信号が第２のレベルにある間に前記
クロックが変化したときは、前記ラッチ回路の特定ビッ
ト入力を、前記シフトレジスタのデータから前記データ
の入力端子のレベルに切替える制御回路とを備えてなる
ことを第３の特徴としている。

【０００９】

【作用】本発明の第１の特徴によれば、ゲート信号が第
２のレベルにある期間に、本来は変化させないクロック
を変化させることにより、ラッチ回路の全ビットがリセ
ットされてその出力がオール０になる。従って、このオ
ール０をデコードしたデコード回路の出力が標準モード
を設定できるように予め論理設定しておけば、この標準
モードを設定するために敢えて外部からｎビットのモー
ド設定データを入力する必要がなくなる。

【００１０】本発明の第２の特徴によれば、ゲート信号
が第２のレベルにある期間に、本来は変化させないクロ
ックを変化させ、且つそのときのデータ入力端子のレベ
ルに応じてラッチ回路の特定ビットだけを１または０の
２通りに設定できるので、外部からｎビットシリアルの
モード設定データを入力することなく、２種類の標準モ
ードの設定が可能になる。

【００１１】本発明の第３の特徴によれば、ゲート信号
が第２のレベルにある期間に、本来は変化させないクロ
ックを変化させることにより、そのときのデータ入力端
子のレベルをラッチ回路の特定ビットに入力できるの
で、外部からモード設定データを入力することなく、２
種類の標準モードの設定が可能になる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の第１の実施例に係るデータ入力
回路の構成図である。同図において、１はｎビットのシ
フトレジスタ、２はシフトレジスタ１のｎビットパラレ
ル出力を取り込むｎビットのラッチ回路、３はラッチ回
路２のｎビット出力をデコードして２ⁿ 通りのモード設
定信号を発生するデコード回路、４は特殊モード設定時
には外部から入力されるシリアルデータＳＩＤをデコー
ド回路３の出力に反映させ、標準モード設定時にはクロ
ックＣＬＫの変化をデコード回路３の出力に反映させる
制御回路、５はゲート信号入力端子、６はクロック信号
入力端子、７はシリアルデータ入力端子である。

【００１３】以下、図３のタイムチャートを参照して動
作を説明する。特殊モード設定時にはゲート信号ＧをＬ
（ロー）レベルに落とし、この間にクロックＣＬＫに同
期してｎビットのシリアルデータＳＩＤ（ｄ０〜ｄｎ）
を順次シフトレジスタ１に入力する。シリアルデータＳ
ＩＤをシフトレジスタ１に転送するクロックＣＬＫは、
本来はＧ＝Ｌのゲート期間だけに内挿され、通常はＧ＝
Ｈ（ハイ）のゲート期間外には入力しない様に規定して
おく。所定のゲート期間内にｎビットのシリアルデータ
をシフトレジスタ１に転送し終わったら、次はゲート信
号ＧをＨレベルに戻し、そのＬからＨへの立上りをラッ
チクロックとしてシフトレジスタ１内のｎビットデータ
をラッチ回路２に取り込ませる。デコード回路３はラッ
チ回路２の出力をデコードするので、ラッチデータが変
わるとデコード出力（モード設定信号）も変化する。図
３の例ではラッチデータがモードｘに切り替わった様子
を示している。

【００１４】ゲート信号ＧをＨレベルに戻すと、ラッチ
回路２はシフトレジスタ１のデータをそれ以後取り込め
なくなる。従って、このゲート期間外では、シリアルデ
ータによってモード変更はできなくなる。この実施例で
はさらに制御回路４を設け、クロックＣＬＫの変化でラ
ッチ回路２の全ビットをリセットできるようにしてい
る。即ち、この例の制御回路４は、ゲート信号Ｇとクロ
ックＣＬＫを２入力とするナンドゲート４１を用い、こ
のゲート４１の出力Ｐ２をラッチ回路２のリセット端子
Ｒに入力するように構成してある。

【００１５】ゲート４１はナンド論理であるため、ゲー
ト信号ＧがＬである間は出力Ｐ２をＨ一定に保ち、ラッ
チ回路２をリセットすることはない。これに対し、ゲー
ト信号ＧがＨになると、クロックＣＬＫのレベルに応じ
て出力Ｐ２のレベルが反転する。ゲート期間外のクロッ
クＣＬＫは、通常はＨであるので、これを反転して入力
とするゲート４１の出力Ｐ２はＨである。従って、ラッ
チ回路２はリセットされずにシフトレジスタ１の出力を
そのまま保持している。

【００１６】これに対し、クロックＣＬＫを図３のＰ１
のようにＬに落とすと、ゲート４１の出力Ｐ２がＬに反
転するため、この出力Ｐ２のＨからＬへの立下りでラッ
チ回路２がリセットされる。このときのリセットを全ビ
ットに及ぶようにしておくことで、ラッチ回路２の出力
はｎビットのオール０データになる。このとき、デコー
ド回路３がオール０入力に対し、標準モードの設定デー
タを出力するように予めデコード論理を設定しておけ
ば、これで標準モードの設定が外部からシリアルデータ
を入力すること無しに行われたことになる。

【００１７】図２は、本発明の第２の実施例を示す要部
構成図である。この実施例は、図１の実施例の制御回路
部分だけを変更することにより、２種類の標準モードを
シリアルデータ入力無しで設定できるようにしたもので
ある。即ち、図２の制御回路４は２つのゲート４２，４
３を備え、一方のゲート４２の出力Ｐ２でラッチ回路２
の全ビットだけをリセット（Ｒ）し、他方のゲート４３
の出力Ｐ３でラッチ回路２の全ビットだけをセット
（Ｓ）する。このリセット／セットはＳＩＤによって２
通りのラッチデータ（オール０またはオール１）を作成
するので、これを選択的に指示することにより、２通り
の標準モード設定が可能になる。

【００１８】ゲート４２，４３は共に３入力のナンド論
理であり、それぞれにゲート信号Ｇ、クロック信号ＣＬ
Ｋ、シリアルデータＳＩＤが入力する。この場合、ゲー
ト信号Ｇはそのまま入力しているので、図３に示すよう
にＧ＝Ｌのゲート期間には両ゲート４２，４３の出力Ｐ
２，Ｐ３は共にＨであり、従って、この期間にはラッチ
回路２に対しリセットもセットも行われない。

【００１９】これに対し、Ｇ＝Ｈのゲート期間外になる
と、クロックＣＬＫがＨの時はラッチ回路２に対するリ
セット／セットは行わないものの、クロックＣＬＫが図
３のＰ１のようにＬになると（これが反転してゲート４
２，４３にはＨが入力している）、このときのデータＳ
ＩＤのレベルＬ／Ｈに応じてラッチ回路２のリセット／
セットが行われる。

【００２０】即ち、ＳＩＤ＝Ｌであると、これを反転し
て入力しているゲート４２の出力Ｐ２がＬとなるので、
その立下りでラッチ回路２がリセット（Ｒ）される。こ
れに対し、ＳＩＤ＝Ｈであると、これをそのまま入力し
ているゲート４３の出力Ｐ３がＬとなるので、その立下
りでラッチ回路２がセット（Ｓ）される。これら２通り
のラッチデータに対し２通りの標準モード設定信号を発
生するのは、デコード回路３の論理による。

【００２１】上述した実施例は、モード設定値を、オー
ル０またはオール１に限りＳＩＤにより選択的に設定で
きる構成としたものであるが、任意の２通りの設定値を
予め特殊モードとして使用することも一向に差し支えな
い。この具体的構成は、図２で示したリセット信号Ｐ２
とセット信号Ｐ３を、以下に示すように、ラッチ回路２
の特定のビットに接続することにより実現できる。

【００２２】図４は、ラッチ回路２を５ビットの１ビッ
トラッチ回路２１〜２５で構成した本発明の第１の変形
例である。制御回路４の構成は図２と同様で、ゲート４
２からはリセット信号Ｐ２が出力され、またゲート４３
からはセット信号Ｐ３が出力される。ただし、このリセ
ット信号Ｐ２とセット信号Ｐ３でリセット（Ｒ）とセッ
ト（Ｓ）を行うのは、第１、第３、第５ラッチ回路２
１，２３，２５に対してだけとし、第２ラッチ回路２２
と第４ラッチ回路２４に対してはセット（Ｓ）を行わ
ず、リセット信号Ｐ２とセット信号Ｐ３を２入力とした
オアゲート２１１，２１２の出力でリセット（Ｒ）だけ
を行う。

【００２３】動作を説明する。ゲート信号ＧがＨの時に
入力されるクロック信号ＣＬＫにより、ＳＩＤがＬのと
き信号Ｐ２がＬになり、ラッチ回路２１〜２５が全てリ
セットされる。この結果、ラッチ回路２の５ビット出力
Ｑ０〜Ｑ４は、（００）_H になる。これに対し、ＳＩＤ
がＨならば信号Ｐ３がＬになるため、ラッチ回路２１，
２３，２５がセットされ、残るラッチ回路２２，２４は
リセットされる。この結果、ラッチ回路２の５ビット出
力Ｑ０〜Ｑ４は、（１５）_H になる。この設定値は同様
の方法で任意の２通りにすることが可能である。

【００２４】図５は本発明の第２の変形例を示す構成図
である。図４の回路では、ゲート信号ＧがＨの時に入力
されるクロック信号ＣＬＫによって、ＳＩＤの極性０，
１に対応した２通りの設定値しか制御できないが、図５
の様に入力ピンを１本追加することにより、多くの設定
値を制御可能にすることができる。即ち、図５の回路は
新たに入力端子ＳＵＢを追加して、４通りの特殊モード
設定を実現可能としたものである。図中、２６〜２９は
１ビットラッチ回路、４１０はゲート信号Ｇとクロック
信号ＣＬＫを入力とする２入力アンドゲート、４１１〜
４１４は信号Ｇ，ＳＵＢ，ＳＩＤを入力とする３入力ナ
ンドゲート、４１５〜４１８はゲート４１１〜４１４の
出力Ｓ０〜Ｓ３を選択的に入力とするオアゲートであ
る。

【００２５】即ち、ゲート４１５はＳ０，Ｓ１を２入力
とし、ゲート４１６はＳ２，Ｓ３を２入力としている。
また、ゲート４１７はＳ０，Ｓ１，Ｓ２を３入力とし、
ゲート４１８はＳ１，Ｓ２，Ｓ３を３入力としている。
そして、第１のラッチ回路２６はゲート４１５の出力で
リセットされ、ゲート４１６の出力でセットされるよう
に設定され、また第２のラッチ回路２７はゲート４１７
の出力でリセットされ、信号Ｓ３でセットされるように
設定されている。また、第３のラッチ回路２８は信号Ｓ
０でリセットされ、ゲート４１８の出力でセットされる
ように設定され、更に第４のラッチ回路２９は信号Ｓ０
でリセットされ、ゲート４１８の出力でセットされるよ
うに設定されている。この様に、本例は、１ビットラッ
チ回路２６〜２９に対するリセット（Ｒ）及びセット
（Ｓ）の条件をゲート群で設定することにより、（０）
_H ，（３）_H ，（Ｂ）_H ，（Ｆ）_H の４通りの設定値を
実現可能としたものである。

【００２６】即ち、２入力アンドゲート４１０は、ゲー
ト信号ＧがＨで、クロック信号ＣＬＫがネガティブパル
ス入力時に、ポジィティブパルスを出力する。このと
き、ゲート４１１〜４１４はＳＩＤ，ＳＵＢの組み合わ
せをデコードして、出力Ｓ０〜Ｓ３を４通りのパターン
で出力する。例えば、ＳＩＤ＝０，ＳＵＢ＝１が入力さ
れていれば、アンドゲート４１０の出力ＰがＨになるの
で、ナンドゲート４１２の出力Ｓ１がＬとなる。このと
き、他のナンドゲートの出力Ｓ０，Ｓ２，Ｓ３はＨであ
るので、ラッチ回路２６，２７がリセットされ、ラッチ
回路２８，２９はリセットされる。この結果、ラッチ回
路２の４ビット出力Ｑ０〜Ｑ３は（３）_H となる。

【００２７】同様にして、ＳＩＤ＝０，ＳＵＢ＝０の時
は、全ビットに対してリセットが行われるので、４ビッ
ト出力Ｑ０〜Ｑ３は（０）_H となる。また、ＳＩＤ＝
１，ＳＵＢ＝０の時はラッチ回路２７だけがリセットさ
れ、ラッチ回路２６，２８，２９はセットされるため、
４ビット出力Ｑ０〜Ｑ３は（Ｂ）_H となる。更に、ＳＩ
Ｄ＝１，ＳＵＢ＝１の時は全ビットに対してセットが行
われるので、４ビット出力Ｑ０〜Ｑ３は（Ｆ）_H となる

【００２８】上述した４通りの設定値は、各ラッチ回路
のセット端子（Ｓ）及びリセット端子（Ｒ）に入力する
信号を、例えばオアゲート等を用いて制御できる構成と
することにより、任意に設定することができる。また、
更に設定数を増加させたい場合には、入力端子数をｎ本
とすれば、最大２ⁿ 通りまで、シリアル通信されるデー
タとは関係なく、直接設定できるようになる。

【００２９】図６は、本発明の第３の実施例にかかるデ
ータ入力回路の構成図である。本例におけるシフトレジ
スタ１、ラッチ回路２、デコード回路３の機能は基本的
に前述した実施例と変わらない。相違点は、制御回路４
を、アンドゲート４４、フリップフロップ（ＦＦ）４
５、マルチプレクサ（ＭＰＸ）４６で構成した点、並び
にシフトレジスタ１のｎビット出力の内、（ｎ−１）は
直接ラッチ回路２に入力しているが、残る１ビットはＭ
ＰＸ４６において入力データと置換するか否かを選択す
るように構成している点である。

【００３０】アンドゲート４４はラッチクロックＲＣＫ
を作成するためのもので、ここにはゲート信号Ｇとクロ
ックＣＬＫが入力する。ラッチクロックＲＣＫはＬから
Ｈへの立上りに意味があるが、ゲート４４を用いると、
図７に示すように、ゲート期間の終了時にはゲート信号
Ｇに同期して立上り、またゲート期間外にはクロックＣ
ＬＫの立上りに同期して立上がる。

【００３１】ＦＦ４５はＭＰＸ４６のセレクト信号ＳＥ
Ｌを作成するためのもので、ゲート信号Ｇとクロック信
号ＣＬＫを２入力として動作し、一方の入力がＨの期間
に他方の入力がＨからＬに立下がると、出力ＳＥＬのレ
ベルを反転する。図７の例では、クロックＣＬＫがＨの
期間にゲート信号Ｇが立ち下がるとき、およびゲート信
号ＧがＨの期間にクロックＣＬＫが立ち下がるとき、そ
れぞれセレクト信号ＳＥＬは反転している。

【００３２】ＭＰＸ４６は、セレクト信号ＳＥＬがＨレ
ベルの時にシフトレジスタ１の出力を選択してラッチ回
路２に入力し、逆にセレクト信号ＳＥＬがＬレベルの時
は入力データＳＩＤを選択してラッきチ回路２に入力す
る。入力データＳＩＤはＨ／Ｌの２通りのレベルをと
る。ＳＥＬ＝Ｌの時にデータＳＩＤのレベルを予め外部
から設定しておけば、ラッチクロックＲＣＫの立上りで
そのデータ（１ビット）がラッチ回路２に取り込まれ、
２通りの標準モード設定に使用できる。

【００３３】この実施例のデータ入力回路では、ゲート
期間外のクロックＣＬＫを周期的に変化させることがで
きる。クロックＣＬＫを周期的に変化させてもＦＦ４５
の出力ＳＥＬは反転しないので、ＭＰＸ４６はデータ入
力を選択し続ける。このとき、シフトレジスタ１はクロ
ック入力に従いシフト動作を行うため、シフトレジスタ
１からラッチ回路２に向かう（ｎ−１）ビットのデータ
が変化する。そして、ラッチクロックＲＣＫが、クロッ
クＣＬＫに同期して変化する時、ラッチ回路２はシフト
された（ｎ−１）ビットのデータを取り込む。この動作
を継続すると、ラッチデータは１ビットずつ変化するの
で、デコード回路３の出力も変化する。但し、データＳ
ＩＤが図７の様に常に一定レベルであれば、上述した動
作に係わらず、常に一定のラッチデータのままである。
従って、ラッチデータを２通りに変化させるのは、ゲー
ト期間外のデータ入力のレベルということになる。

【００３４】

【発明の効果】以上述べたように本発明によれば、ＬＳ
Ｉ等の動作モード設定に使用されるデータ入力回路にお
いて、通常のモード設定データを入力しない期間のクロ
ックに標準モード設定機能を持たせる様にしたので、シ
リアル通信方式での標準モード設定を容易にすることが
できる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示す構成図である。

【図２】 本発明の第２の実施例を示す要部構成図であ
る。

【図３】 図１及び図２の動作を示すタイムチャートで
ある。

【図４】 本発明の第１の変形例を示す構成図である。

【図５】 本発明の第２の変形例を示す構成図である。

【図６】 本発明の第３の実施例を示す構成図である。

【図７】 図６の動作を示すタイムチャートである。

【符号の説明】

１…シフトレジスタ、２…ラッチ回路、３…デコード回
路、４…制御回路、５…ゲート信号入力端子、６…クロ
ック信号入力端子、７…シリアルデータ入力端子、２１
〜２９…１ビットラッチ回路、４１，４２，４３…ナン
ドゲート、４４…アンドゲート、４５…フリップフロッ
プ、４６…マルチプレクサ、４１０…２入力アンドゲー
ト、４１１〜４１４…３入力ナンドゲート、２１１，２
１２，４１５〜４１８…オアゲート。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ゲート信号が第１のレベルにある間に供
   給されるクロックに同期してｎビットのデータをシリア
   ルに取り込むシフトレジスタと、 前記ゲート信号が第１のレベルから第２のレベルに反転
   するときに、前記シフトレジスタ内のｎビットのデータ
   をパラレルに取り込むラッチ回路と、 このラッチ回路の出力をデコードして複数のモード設定
   信号を発生するデコード回路と、 前記ゲート信号が第２のレベルにある間に前記クロック
   が変化したときは、前記ラッチ回路の全ビットをリセッ
   トする制御回路とを備えてなることを特徴とするデータ
   入力回路。
2. 【請求項２】 ゲート信号が第１のレベルにある間に供
   給されるクロックに同期してｎビットのデータをシリア
   ルに取り込むシフトレジスタと、 前記ゲート信号が第１のレベルから第２のレベルに反転
   するときに、前記シフトレジスタ内のｎビットのデータ
   をパラレルに取り込むラッチ回路と、 このラッチ回路の出力をデコードして複数のモード設定
   信号を発生するデコード回路と、 前記ゲート信号が第２のレベルにある間に前記クロック
   が変化したときは、前記データの入力端子のレベルに応
   じて、前記ラッチ回路の各ビットの出力を所定の値に設
   定する制御回路とを備えてなることを特徴とするデータ
   入力回路。
3. 【請求項３】 ゲート信号が第１のレベルにある間に供
   給されるクロックに同期してｎビットのデータをシリア
   ルに取り込むシフトレジスタと、 前記ゲート信号が第１のレベルから第２のレベルに反転
   するときに、前記シフトレジスタ内のｎビットのデータ
   をパラレルに取り込むラッチ回路と、 このラッチ回路の出力をデコードして複数のモード設定
   信号を発生するデコード回路と、 前記ゲート信号が第２のレベルにある間に前記クロック
   が変化したときは、前記ラッチ回路の特定ビット入力
   を、前記シフトレジスタのデータから前記データの入力
   端子のレベルに切替える制御回路とを備えてなることを
   特徴とするデータ入力回路。