JPH06311000A - 半導体入力回路 - Google Patents
半導体入力回路Info
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- JPH06311000A JPH06311000A JP5099833A JP9983393A JPH06311000A JP H06311000 A JPH06311000 A JP H06311000A JP 5099833 A JP5099833 A JP 5099833A JP 9983393 A JP9983393 A JP 9983393A JP H06311000 A JPH06311000 A JP H06311000A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】入力端子数をスイッチ数の半分に削減でき、ま
た、消費電力の低減を図れる半導体入力回路を実現す
る。 【構成】入力回路１０に、一つの入力端子Ｔ10と、クロ
ック信号ＣＫに基づく所定周期の信号を発生するフリッ
プフロップＦＦ10と、入力端子Ｔ10とフリップフロップ
ＦＦ10の出力ＸＱとの間に接続された内部抵抗素子ｒと
を設けて、フリップフロップＦＦ10の出力信号を内部抵
抗素子ｒを介して入力端子Ｔ10にフィードバックさせ、
入力回路１０の外部には、負荷用抵抗素子Ｒに対して直
列に接続された第１および第２のスイッチＳ１，２を配
設して、スイッチ同士の接続中点を入力端子Ｔ10に接続
し、かつ、内部抵抗素子ｒの抵抗値を、負荷用抵抗素子
Ｒの抵抗値より大きな値に設定する。
た、消費電力の低減を図れる半導体入力回路を実現す
る。 【構成】入力回路１０に、一つの入力端子Ｔ10と、クロ
ック信号ＣＫに基づく所定周期の信号を発生するフリッ
プフロップＦＦ10と、入力端子Ｔ10とフリップフロップ
ＦＦ10の出力ＸＱとの間に接続された内部抵抗素子ｒと
を設けて、フリップフロップＦＦ10の出力信号を内部抵
抗素子ｒを介して入力端子Ｔ10にフィードバックさせ、
入力回路１０の外部には、負荷用抵抗素子Ｒに対して直
列に接続された第１および第２のスイッチＳ１，２を配
設して、スイッチ同士の接続中点を入力端子Ｔ10に接続
し、かつ、内部抵抗素子ｒの抵抗値を、負荷用抵抗素子
Ｒの抵抗値より大きな値に設定する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のスイッチが接続
される半導体入力回路に関するものである。
される半導体入力回路に関するものである。
【０００２】
【従来の技術】コンパクトディスク（ＣＤ）システムな
どの各種電子機器のセットにおいては、各種スイッチが
設けられ、多くの場合これらスイッチは、制御系である
マイクロコンピュータなどの入力端子に接続される。
どの各種電子機器のセットにおいては、各種スイッチが
設けられ、多くの場合これらスイッチは、制御系である
マイクロコンピュータなどの入力端子に接続される。
【０００３】図４は、２個のスイッチが接続される従来
のＬＳＩからなるマイクロコンピュータにおける入力回
路の構成図である。図４において、１は半導体入力回
路、Ｓ１は第１のスイッチ、Ｓ２は第２のスイッチをそ
れぞれ示している。
のＬＳＩからなるマイクロコンピュータにおける入力回
路の構成図である。図４において、１は半導体入力回
路、Ｓ１は第１のスイッチ、Ｓ２は第２のスイッチをそ
れぞれ示している。
【０００４】図４に示すように、従来の半導体入力回路
１は、２個の外付けスイッチＳ１，Ｓ２に対して２個の
ＬＳＩ端子Ｔ1 ，Ｔ2 を有しており、各端子Ｔ1 ，Ｔ2
に対してプルアップ用内部抵抗素子ｒ1 ，ｒ2 がそれぞ
れ接続され、それらの接続中点がインバータＩＮＶ1 ，
ＩＮＶ2 の入力に接続されている。そして、端子Ｔ1 に
対して第１のスイッチＳ１が接続され、端子Ｔ2 に対し
て第２のスイッチＳ２が接続される。
１は、２個の外付けスイッチＳ１，Ｓ２に対して２個の
ＬＳＩ端子Ｔ1 ，Ｔ2 を有しており、各端子Ｔ1 ，Ｔ2
に対してプルアップ用内部抵抗素子ｒ1 ，ｒ2 がそれぞ
れ接続され、それらの接続中点がインバータＩＮＶ1 ，
ＩＮＶ2 の入力に接続されている。そして、端子Ｔ1 に
対して第１のスイッチＳ１が接続され、端子Ｔ2 に対し
て第２のスイッチＳ２が接続される。
【０００５】このような構成において、第１および第２
のスイッチＳ１，Ｓ２がオフ状態にあれば、入力回路１
の各インバータＩＮＶ1 ，ＩＮＶ2 の入力側はハイレベ
ルに保持される。したがって、各インバータＩＮＶ1 ，
ＩＮＶ2 の出力からは、ハイレベルのとき第１のスイッ
チＳ１および第２のスイッチＳ２がオン状態であること
を示す信号Ｓ１ＯＮおよびＳ２ＯＮがローレベルで出力
される。
のスイッチＳ１，Ｓ２がオフ状態にあれば、入力回路１
の各インバータＩＮＶ1 ，ＩＮＶ2 の入力側はハイレベ
ルに保持される。したがって、各インバータＩＮＶ1 ，
ＩＮＶ2 の出力からは、ハイレベルのとき第１のスイッ
チＳ１および第２のスイッチＳ２がオン状態であること
を示す信号Ｓ１ＯＮおよびＳ２ＯＮがローレベルで出力
される。
【０００６】ここで、たとえば第１のスイッチＳ１がオ
ンにされると、インバータＩＮＶ1の入力側が端子Ｔ1
および第１のスイッチＳ１を介して接地されることか
ら、ローレベルとなる。これにより、第１のスイッチＳ
１がオン状態であることを示す信号Ｓ１ＯＮがハイレベ
ルで出力される。
ンにされると、インバータＩＮＶ1の入力側が端子Ｔ1
および第１のスイッチＳ１を介して接地されることか
ら、ローレベルとなる。これにより、第１のスイッチＳ
１がオン状態であることを示す信号Ｓ１ＯＮがハイレベ
ルで出力される。
【０００７】同様に、第２のスイッチＳ２がオンにされ
ると、インバータＩＮＶ2 の入力側が端子Ｔ2 および第
２のスイッチＳ２を介して接地されることから、ローレ
ベルとなる。これにより、第２のスイッチＳ２がオン状
態であることを示す信号Ｓ２ＯＮがハイレベルで出力さ
れる。
ると、インバータＩＮＶ2 の入力側が端子Ｔ2 および第
２のスイッチＳ２を介して接地されることから、ローレ
ベルとなる。これにより、第２のスイッチＳ２がオン状
態であることを示す信号Ｓ２ＯＮがハイレベルで出力さ
れる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の回路では、スイッチ毎にＬＳＩ端子を設ける必
要があることから、不経済であり、スイッチ数およびＬ
ＳＩ端子数の増大とともに両者間を接続する配線の数も
増大するという問題があった。
た従来の回路では、スイッチ毎にＬＳＩ端子を設ける必
要があることから、不経済であり、スイッチ数およびＬ
ＳＩ端子数の増大とともに両者間を接続する配線の数も
増大するという問題があった。
【０００９】また、各端子毎にプルアップ用内部抵抗素
子ｒ1 ，ｒ2 を要することから、消費電力が増大するな
どの問題がある。
子ｒ1 ，ｒ2 を要することから、消費電力が増大するな
どの問題がある。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力端子数をスイッチ数の半分
に削減でき、また、消費電力の低減を図れる半導体入力
回路を提供することにある。
のであり、その目的は、入力端子数をスイッチ数の半分
に削減でき、また、消費電力の低減を図れる半導体入力
回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、少なくとも一つの入力端子と、クロッ
ク信号に基づく所定周期の信号を発生する回路と、上記
入力端子と上記信号発生回路の出力との間に接続された
内部抵抗素子とを有し、上記信号発生回路の出力信号を
上記内部抵抗素子を介して上記入力端子にフィードバッ
クさせるようにした。
め、本発明では、少なくとも一つの入力端子と、クロッ
ク信号に基づく所定周期の信号を発生する回路と、上記
入力端子と上記信号発生回路の出力との間に接続された
内部抵抗素子とを有し、上記信号発生回路の出力信号を
上記内部抵抗素子を介して上記入力端子にフィードバッ
クさせるようにした。
【００１２】本発明では、負荷用抵抗素子に対して直列
に接続された少なくとも２つのスイッチが回路外部に配
設され、スイッチ同士の接続中点が上記入力端子に接続
されている。
に接続された少なくとも２つのスイッチが回路外部に配
設され、スイッチ同士の接続中点が上記入力端子に接続
されている。
【００１３】本発明では、上記内部抵抗素子の抵抗値
が、上記負荷用抵抗素子の抵抗値より大きな値に設定さ
れている。
が、上記負荷用抵抗素子の抵抗値より大きな値に設定さ
れている。
【００１４】
【作用】本発明によれば、入力端子がハイインピーダン
スのときは、信号発生回路の出力信号が内部抵抗素子を
介して入力端子にフィードバックされ、入力端子の出力
側からは信号発生回路の出力信号と同周期の信号が出力
される。
スのときは、信号発生回路の出力信号が内部抵抗素子を
介して入力端子にフィードバックされ、入力端子の出力
側からは信号発生回路の出力信号と同周期の信号が出力
される。
【００１５】本発明によれば、たとえば一のスイッチが
オンにされると、入力端子のレベルがハイレベルまたは
ローレベルに保持される。また、他のスイッチがオンに
されると、入力端子のレベルがローレベルまたはハイレ
ベルに保持される。
オンにされると、入力端子のレベルがハイレベルまたは
ローレベルに保持される。また、他のスイッチがオンに
されると、入力端子のレベルがローレベルまたはハイレ
ベルに保持される。
【００１６】
【実施例】図１は、本発明に係る半導体入力回路の一実
施例を示す構成図、図２は図１の各部の動作波形を示す
タイミングチャートである。図１において、１０はＬＳ
Ｉの入力回路、ＶDDは電源電圧、Ｓ１は第１のスイッ
チ、Ｓ２は第２のスイッチ、Ｒは負荷用抵抗素子をそれ
ぞれ示している。
施例を示す構成図、図２は図１の各部の動作波形を示す
タイミングチャートである。図１において、１０はＬＳ
Ｉの入力回路、ＶDDは電源電圧、Ｓ１は第１のスイッ
チ、Ｓ２は第２のスイッチ、Ｒは負荷用抵抗素子をそれ
ぞれ示している。
【００１７】入力回路１０は、ＬＳＩ端子Ｔ10、ＬＳＩ
内部抵抗素子ｒ、Ｄ型フリップフロップＦＦ10〜Ｆ
Ｆ16、入力バッファＢＵＦ10、２入力アンドゲートＡＮ
Ｄ11，ＡＮＤ12、２入力オアゲートＯＲ11，ＯＲ12およ
びインバータＩＮＶ11，ＩＮＶ12により構成されてい
る。
内部抵抗素子ｒ、Ｄ型フリップフロップＦＦ10〜Ｆ
Ｆ16、入力バッファＢＵＦ10、２入力アンドゲートＡＮ
Ｄ11，ＡＮＤ12、２入力オアゲートＯＲ11，ＯＲ12およ
びインバータＩＮＶ11，ＩＮＶ12により構成されてい
る。
【００１８】これら各素子および端子は、以下のように
接続されている。すなわち、ＬＳＩ端子Ｔ10は入力バッ
ファＢＵＦ10の入力に接続され、ＬＳＩ端子Ｔ10と入力
バッファＢＵＦ10の入力との接続中点Ａは内部抵抗素子
ｒの一端に接続されている。入力バッファＢＵＦ10の出
力（Ｂ）はアンドゲートＡＮＤ11の一方の入力およびイ
ンバータＩＮＶ12の入力に接続され、インバータＩＮＶ
12の出力はアンドゲートＡＮＤ12の一方の入力に接続さ
れている。
接続されている。すなわち、ＬＳＩ端子Ｔ10は入力バッ
ファＢＵＦ10の入力に接続され、ＬＳＩ端子Ｔ10と入力
バッファＢＵＦ10の入力との接続中点Ａは内部抵抗素子
ｒの一端に接続されている。入力バッファＢＵＦ10の出
力（Ｂ）はアンドゲートＡＮＤ11の一方の入力およびイ
ンバータＩＮＶ12の入力に接続され、インバータＩＮＶ
12の出力はアンドゲートＡＮＤ12の一方の入力に接続さ
れている。
【００１９】内部抵抗素子ｒの他端はフリップフロップ
ＦＦ10の入力Ｄおよび反転出力ＸＱに接続されている。
内部抵抗素子ｒの他端とフリップフロップＦＦ10の入力
Ｄおよび反転出力ＸＱとの接続中点ＣはインバータＩＮ
Ｖ11の入力およびアンドゲートＡＮＤ12の他方の入力に
接続され、インバータＩＮＶ11の出力はアンドゲートＡ
ＮＤ11の他方の入力に接続されている。
ＦＦ10の入力Ｄおよび反転出力ＸＱに接続されている。
内部抵抗素子ｒの他端とフリップフロップＦＦ10の入力
Ｄおよび反転出力ＸＱとの接続中点ＣはインバータＩＮ
Ｖ11の入力およびアンドゲートＡＮＤ12の他方の入力に
接続され、インバータＩＮＶ11の出力はアンドゲートＡ
ＮＤ11の他方の入力に接続されている。
【００２０】アンドゲートＡＮＤ11の出力（Ｅ）はフリ
ップフロップＦＦ11の入力Ｄに接続され、フリップフロ
ップＦＦ11の出力Ｑ（Ｇ）はフリップフロップＦＦ13の
入力ＤおよびオアゲートＯＲ11の一方の入力に接続され
ている。フリップフロップＦＦ13の出力Ｑ（Ｊ）はオア
ゲートＯＲ11の他方の入力に接続され、オアゲートＯＲ
11の出力はフリップフロップＦＦ15の入力Ｄに接続さ
れ、フリップフロップＦＦ15の出力Ｑにより信号Ｓ１Ｏ
Ｎの出力端が構成されている。
ップフロップＦＦ11の入力Ｄに接続され、フリップフロ
ップＦＦ11の出力Ｑ（Ｇ）はフリップフロップＦＦ13の
入力ＤおよびオアゲートＯＲ11の一方の入力に接続され
ている。フリップフロップＦＦ13の出力Ｑ（Ｊ）はオア
ゲートＯＲ11の他方の入力に接続され、オアゲートＯＲ
11の出力はフリップフロップＦＦ15の入力Ｄに接続さ
れ、フリップフロップＦＦ15の出力Ｑにより信号Ｓ１Ｏ
Ｎの出力端が構成されている。
【００２１】アンドゲートＡＮＤ12の出力（Ｆ）はフリ
ップフロップＦＦ12の入力Ｄに接続され、フリップフロ
ップＦＦ12の出力Ｑ（Ｈ）はフリップフロップＦＦ14の
入力ＤおよびオアゲートＯＲ12の一方の入力に接続され
ている。フリップフロップＦＦ14の出力Ｑ（Ｋ）はオア
ゲートＯＲ12の他方の入力に接続され、オアゲートＯＲ
12の出力はフリップフロップＦＦ16の入力Ｄに接続さ
れ、フリップフロップＦＦ16の出力Ｑにより信号Ｓ２Ｏ
Ｎの出力端が構成されている。
ップフロップＦＦ12の入力Ｄに接続され、フリップフロ
ップＦＦ12の出力Ｑ（Ｈ）はフリップフロップＦＦ14の
入力ＤおよびオアゲートＯＲ12の一方の入力に接続され
ている。フリップフロップＦＦ14の出力Ｑ（Ｋ）はオア
ゲートＯＲ12の他方の入力に接続され、オアゲートＯＲ
12の出力はフリップフロップＦＦ16の入力Ｄに接続さ
れ、フリップフロップＦＦ16の出力Ｑにより信号Ｓ２Ｏ
Ｎの出力端が構成されている。
【００２２】また、各フリップフロップＦＦ10〜ＦＦ16
のクロック入力ＣP は図示しないクロック発生回路から
出力された、図２に示すような、所定周期のクロック信
号ＣＫの入力ラインに接続されている。各フリップフロ
ップＦＦ10〜ＦＦ16は、入力Ｄに入力された信号をクロ
ック信号ＣＫの入力に基づき１／２分周して出力するよ
うに構成されている。
のクロック入力ＣP は図示しないクロック発生回路から
出力された、図２に示すような、所定周期のクロック信
号ＣＫの入力ラインに接続されている。各フリップフロ
ップＦＦ10〜ＦＦ16は、入力Ｄに入力された信号をクロ
ック信号ＣＫの入力に基づき１／２分周して出力するよ
うに構成されている。
【００２３】第１のスイッチＳ１および第２のスイッチ
Ｓ２はＬＳＩの入力回路１０の外部に配置され、電源電
圧ＶDDと接地との間に直列に接続されている。具体的に
は、第１のスイッチＳ１の一端子が負荷用抵抗素子Ｒを
介して電源電圧ＶDDに接続され、第２のスイッチＳ２の
一端子が接地され、第１のスイッチＳ１と第２のスイッ
チＳ２との接続中点が入力回路１０のＬＳＩ端子Ｔ10に
接続されている。なお、これら第１および第２のスイッ
チＳ１，Ｓ２は、通常はオフ状態に保持される。
Ｓ２はＬＳＩの入力回路１０の外部に配置され、電源電
圧ＶDDと接地との間に直列に接続されている。具体的に
は、第１のスイッチＳ１の一端子が負荷用抵抗素子Ｒを
介して電源電圧ＶDDに接続され、第２のスイッチＳ２の
一端子が接地され、第１のスイッチＳ１と第２のスイッ
チＳ２との接続中点が入力回路１０のＬＳＩ端子Ｔ10に
接続されている。なお、これら第１および第２のスイッ
チＳ１，Ｓ２は、通常はオフ状態に保持される。
【００２４】本回路においては、外部の負荷用抵抗素子
Ｒの抵抗値ＲV とＬＳＩ内部抵抗素子ｒの抵抗値ｒV と
は、次の関係を満足するように設定されている。 ｒv ≫Ｒv …(1) ｒv ／（Ｒv ＋ｒv ）＞ＶIH／ＶDD …(2) ここで、ＶIHは入力回路１０における入力バッファＢＵ
Ｆ10がハイレベルと判断できる最小レベルを示してい
る。
Ｒの抵抗値ＲV とＬＳＩ内部抵抗素子ｒの抵抗値ｒV と
は、次の関係を満足するように設定されている。 ｒv ≫Ｒv …(1) ｒv ／（Ｒv ＋ｒv ）＞ＶIH／ＶDD …(2) ここで、ＶIHは入力回路１０における入力バッファＢＵ
Ｆ10がハイレベルと判断できる最小レベルを示してい
る。
【００２５】第１および第２のスイッチＳ１，Ｓ２およ
び負荷用抵抗素子Ｒの接続、並びに負荷用抵抗素子Ｒの
抵抗値ＲV とＬＳＩ内部抵抗素子ｒの抵抗値ｒV を上述
した式(1) ，(2) に示す関係を満足するように設定して
あることにより、第１のスイッチＳ１がオンのとき、第
２のスイッチがオンのとき、並びに第１および第２のス
イッチがオフのときの状態が、異なるレベル状態でＬＳ
Ｉ端子Ｔ10の出力点Ａに現出される。
び負荷用抵抗素子Ｒの接続、並びに負荷用抵抗素子Ｒの
抵抗値ＲV とＬＳＩ内部抵抗素子ｒの抵抗値ｒV を上述
した式(1) ，(2) に示す関係を満足するように設定して
あることにより、第１のスイッチＳ１がオンのとき、第
２のスイッチがオンのとき、並びに第１および第２のス
イッチがオフのときの状態が、異なるレベル状態でＬＳ
Ｉ端子Ｔ10の出力点Ａに現出される。
【００２６】具体的には、図２に示すように、第１のス
イッチＳ１がオンで、第２のスイッチＳ２がオフのとき
には、Ａ点のレベルはハイレベルに保持される。第２の
スイッチＳ２がオンで、第１のスイッチＳ１がオフのと
きには、Ａ点のレベルはローレベルに保持される。第１
および第２のスイッチＳ１，Ｓ２の両スイッチがオフの
ときには、クロック信号ＣＫをフリップフロップＦＦ10
で１／２分周した信号の周期に応じてハイレベルとロー
レベルとが交互に切り替わる状態となる。
イッチＳ１がオンで、第２のスイッチＳ２がオフのとき
には、Ａ点のレベルはハイレベルに保持される。第２の
スイッチＳ２がオンで、第１のスイッチＳ１がオフのと
きには、Ａ点のレベルはローレベルに保持される。第１
および第２のスイッチＳ１，Ｓ２の両スイッチがオフの
ときには、クロック信号ＣＫをフリップフロップＦＦ10
で１／２分周した信号の周期に応じてハイレベルとロー
レベルとが交互に切り替わる状態となる。
【００２７】なお、本回路の場合には、第１および第２
のスイッチＳ１，Ｓ２の両スイッチがオンのときには、
Ａ点のレベルはローレベルになる。すなわち、本回路で
は、第１および第２のスイッチＳ１，Ｓ２の両スイッチ
がオンのときには、第２のスイッチＳ２が第１のスイッ
チＳ１に優先するように構成されている。
のスイッチＳ１，Ｓ２の両スイッチがオンのときには、
Ａ点のレベルはローレベルになる。すなわち、本回路で
は、第１および第２のスイッチＳ１，Ｓ２の両スイッチ
がオンのときには、第２のスイッチＳ２が第１のスイッ
チＳ１に優先するように構成されている。
【００２８】次に、上記構成による動作を、図２に基づ
いて説明する。今、第１のスイッチＳ１がオンにされ、
第２のスイッチＳ２がオフ状態にある場合、ＬＳＩ端子
Ｔ10はハイインピーダンスとなる。このとき、フリップ
フロップＦＦ10のクロック入力ＣP には、図２中ＣＫで
示すクロック信号が入力されている。これによりフリッ
プフロップＦＦ10の反転出力ＸＱからクロック信号ＣＫ
を１／２分周した、図２中Ｃで示すパルス状信号が出力
される。このパルス状信号は、内部抵抗素子ｒを介して
Ａ点に現れる。したがって、Ａ点には、所定周期でハイ
レベルとローレベルとが交互に現れ、Ｃ点並びに入力バ
ッファＢＵＦ10の出力側のＢ点にも同様のレベルが現れ
る。
いて説明する。今、第１のスイッチＳ１がオンにされ、
第２のスイッチＳ２がオフ状態にある場合、ＬＳＩ端子
Ｔ10はハイインピーダンスとなる。このとき、フリップ
フロップＦＦ10のクロック入力ＣP には、図２中ＣＫで
示すクロック信号が入力されている。これによりフリッ
プフロップＦＦ10の反転出力ＸＱからクロック信号ＣＫ
を１／２分周した、図２中Ｃで示すパルス状信号が出力
される。このパルス状信号は、内部抵抗素子ｒを介して
Ａ点に現れる。したがって、Ａ点には、所定周期でハイ
レベルとローレベルとが交互に現れ、Ｃ点並びに入力バ
ッファＢＵＦ10の出力側のＢ点にも同様のレベルが現れ
る。
【００２９】入力バッファＢＵＦ10の出力はアンドゲー
トＡＮＤ11の一方の入力端にＢ点のレベルのままで入力
されるとともに、インバータＩＮＶ12でレベルが反転さ
れてアンドゲートＡＮＤ12の一方の入力端に入力され
る。また、フリップフロップＦＦ10の出力ＸＱから出力
されたＣ点の信号は、インバータＩＮＶ11でレベルが反
転されてアンドゲートＡＮＤ11の他方の入力端に入力さ
れるとともに、Ｃ点のレベルのままでアンドゲートＡＮ
Ｄ12の他方の入力端に入力される。
トＡＮＤ11の一方の入力端にＢ点のレベルのままで入力
されるとともに、インバータＩＮＶ12でレベルが反転さ
れてアンドゲートＡＮＤ12の一方の入力端に入力され
る。また、フリップフロップＦＦ10の出力ＸＱから出力
されたＣ点の信号は、インバータＩＮＶ11でレベルが反
転されてアンドゲートＡＮＤ11の他方の入力端に入力さ
れるとともに、Ｃ点のレベルのままでアンドゲートＡＮ
Ｄ12の他方の入力端に入力される。
【００３０】すなわち、第１および第２のスイッチＳ
１，Ｓ２の両スイッチがオフ状態にあるときには、アン
ドゲートＡＮＤ11およびＡＮＤ12の２入力には、それぞ
れハイレベルとローレベルとを相補的にとる２信号が入
力される。このため、アンドゲートＡＮＤ11およびＡＮ
Ｄ12の出力側のＥ点およびＦ点は、図２に示すように、
共にローレベルに保持される。
１，Ｓ２の両スイッチがオフ状態にあるときには、アン
ドゲートＡＮＤ11およびＡＮＤ12の２入力には、それぞ
れハイレベルとローレベルとを相補的にとる２信号が入
力される。このため、アンドゲートＡＮＤ11およびＡＮ
Ｄ12の出力側のＥ点およびＦ点は、図２に示すように、
共にローレベルに保持される。
【００３１】したがって、フリップフロップＦＦ11，Ｆ
Ｆ13の出力、すなわちＧ点およびＪ点のレベルは、図２
に示すように、ローレベルに保持される。その結果、オ
アゲートＯＲ11からもローレベルの信号が出力され、フ
リップフロップＦＦ15の入力Ｄに入力される。これによ
り、フリップフロップＦＦ15の出力Ｑからはローレベル
の信号が出力される。すなわち、第１のスイッチＳ１の
オン／オフ状態を示す信号Ｓ１ＯＮが、図２に示すよう
に、ローレベルで出力され、保持される。
Ｆ13の出力、すなわちＧ点およびＪ点のレベルは、図２
に示すように、ローレベルに保持される。その結果、オ
アゲートＯＲ11からもローレベルの信号が出力され、フ
リップフロップＦＦ15の入力Ｄに入力される。これによ
り、フリップフロップＦＦ15の出力Ｑからはローレベル
の信号が出力される。すなわち、第１のスイッチＳ１の
オン／オフ状態を示す信号Ｓ１ＯＮが、図２に示すよう
に、ローレベルで出力され、保持される。
【００３２】同様に、フリップフロップＦＦ12，ＦＦ14
の出力、すなわちＨ点およびＫ点のレベルは、図２に示
すように、ローレベルに保持される。その結果、オアゲ
ートＯＲ12からもローレベルの信号が出力され、フリッ
プフロップＦＦ16の入力Ｄに入力される。これにより、
フリップフロップＦＦ16の出力Ｑからはローレベルの信
号が出力される。すなわち、第２のスイッチＳ２のオン
／オフ状態を示す信号Ｓ２ＯＮが、図２に示すように、
ローレベルで出力され、保持される。
の出力、すなわちＨ点およびＫ点のレベルは、図２に示
すように、ローレベルに保持される。その結果、オアゲ
ートＯＲ12からもローレベルの信号が出力され、フリッ
プフロップＦＦ16の入力Ｄに入力される。これにより、
フリップフロップＦＦ16の出力Ｑからはローレベルの信
号が出力される。すなわち、第２のスイッチＳ２のオン
／オフ状態を示す信号Ｓ２ＯＮが、図２に示すように、
ローレベルで出力され、保持される。
【００３３】ここで、第１のスイッチＳ１がオンにされ
ると、フリップフロップＦＦ10の反転出力ＸＱからはク
ロック信号ＣＫの１／２分周信号が出力されているが、
内部抵抗素子ｒの抵抗値ｒV に比べ負荷用抵抗素子Ｒの
抵抗値ＲV が十分低い値に設定されていることから、入
力回路１０のＡ点のレベルは、図２に示すように、ハイ
レベルに保持される。
ると、フリップフロップＦＦ10の反転出力ＸＱからはク
ロック信号ＣＫの１／２分周信号が出力されているが、
内部抵抗素子ｒの抵抗値ｒV に比べ負荷用抵抗素子Ｒの
抵抗値ＲV が十分低い値に設定されていることから、入
力回路１０のＡ点のレベルは、図２に示すように、ハイ
レベルに保持される。
【００３４】このＡ点におけるハイレベルの信号は、入
力バッファＢＵＦ10を介してアンドゲートＡＮＤ11の一
方の入力端にハイレベルのままで入力されるとともに、
インバータＩＮＶ12でレベルが反転され、ローレベルで
アンドゲートＡＮＤ12の一方の入力端に入力される。こ
のとき、アンドゲートＡＮＤ11の他方の入力端にはＣ点
のレベルがインバータＩＮＶ11で反転されたレベルの信
号が入力され、アンドゲートＡＮＤ12の他方の入力端に
はＣ点のレベルの信号がそのままのレベルで入力され
る。
力バッファＢＵＦ10を介してアンドゲートＡＮＤ11の一
方の入力端にハイレベルのままで入力されるとともに、
インバータＩＮＶ12でレベルが反転され、ローレベルで
アンドゲートＡＮＤ12の一方の入力端に入力される。こ
のとき、アンドゲートＡＮＤ11の他方の入力端にはＣ点
のレベルがインバータＩＮＶ11で反転されたレベルの信
号が入力され、アンドゲートＡＮＤ12の他方の入力端に
はＣ点のレベルの信号がそのままのレベルで入力され
る。
【００３５】これにより、アンドゲートＡＮＤ11の出
力、すなわちＥ点のレベルは、図２に示すように、Ｃ点
の信号レベルがローレベルのときハイレベルに保持され
る。Ｅ点におけるハイレベルの信号がフリップフロップ
ＦＦ11の入力Ｄに入力されると、クロック信号ＣＫの次
の立ち上がりのタイミングでハイレベルの信号が出力さ
れ、図２に示すように、Ｇ点のレベルはハイレベルに保
持される。
力、すなわちＥ点のレベルは、図２に示すように、Ｃ点
の信号レベルがローレベルのときハイレベルに保持され
る。Ｅ点におけるハイレベルの信号がフリップフロップ
ＦＦ11の入力Ｄに入力されると、クロック信号ＣＫの次
の立ち上がりのタイミングでハイレベルの信号が出力さ
れ、図２に示すように、Ｇ点のレベルはハイレベルに保
持される。
【００３６】このＧ点におけるハイレベルの信号は、フ
リップフロップＦＦ13の入力ＤおよびオアゲートＯＲ11
を介してフリップフロップＦＦ15の入力Ｄに入力され
る。そして、クロック信号ＣＫの次の立ち上がりのタイ
ミングでフリップフロップＦＦ13の出力ＱおよびＦＦ15
の出力Ｑからハイレベルの信号が出力される。これによ
り、フリップフロップＦＦ15の出力である信号Ｓ１ＯＮ
がハイレベルに保持される。このとき、Ｇ点のレベルは
ハイレベルからローレベルに切り替わるが、Ｊ点のレベ
ルがローレベルからハイレベルに切り替わり、このハイ
レベルの信号がオアゲートＯＲ11を介してフリップフロ
ップＦＦ15の入力Ｄに入力される。したがって、クロッ
ク信号ＣＫの次の立ち上がりのタイミングで、フリップ
フロップＦＦ 15の出力Ｑからハイレベルの信号が引き続
き出力される。すなわち、２段に縦続接続されたフリッ
プフロップＦＦ13，ＦＦ15でシフトし、両者の出力をオ
アゲートＯＲ11に入力させることにより、パルス的な信
号がＤＣ的な信号となり、また、フリップフロップＦＦ
13，ＦＦ15でシフトさせることで、いわゆるスパイクが
消去される。
リップフロップＦＦ13の入力ＤおよびオアゲートＯＲ11
を介してフリップフロップＦＦ15の入力Ｄに入力され
る。そして、クロック信号ＣＫの次の立ち上がりのタイ
ミングでフリップフロップＦＦ13の出力ＱおよびＦＦ15
の出力Ｑからハイレベルの信号が出力される。これによ
り、フリップフロップＦＦ15の出力である信号Ｓ１ＯＮ
がハイレベルに保持される。このとき、Ｇ点のレベルは
ハイレベルからローレベルに切り替わるが、Ｊ点のレベ
ルがローレベルからハイレベルに切り替わり、このハイ
レベルの信号がオアゲートＯＲ11を介してフリップフロ
ップＦＦ15の入力Ｄに入力される。したがって、クロッ
ク信号ＣＫの次の立ち上がりのタイミングで、フリップ
フロップＦＦ 15の出力Ｑからハイレベルの信号が引き続
き出力される。すなわち、２段に縦続接続されたフリッ
プフロップＦＦ13，ＦＦ15でシフトし、両者の出力をオ
アゲートＯＲ11に入力させることにより、パルス的な信
号がＤＣ的な信号となり、また、フリップフロップＦＦ
13，ＦＦ15でシフトさせることで、いわゆるスパイクが
消去される。
【００３７】以上の動作が第１のスイッチＳ１がオンの
状態にある間は繰り返し行われる。すなわち、第１のス
イッチＳ１がオンの状態にある間は、信号Ｓ１ＯＮがハ
イレベルに保持される。
状態にある間は繰り返し行われる。すなわち、第１のス
イッチＳ１がオンの状態にある間は、信号Ｓ１ＯＮがハ
イレベルに保持される。
【００３８】また、第１のスイッチＳ１がオンの状態に
あるときは、Ｆ点のレベルはローレベルであることか
ら、両スイッチがオフのときの動作で説明したと同様の
動作によりフリップフロップＦＦ16の出力信号Ｓ２ＯＮ
はローレベルに保持される。
あるときは、Ｆ点のレベルはローレベルであることか
ら、両スイッチがオフのときの動作で説明したと同様の
動作によりフリップフロップＦＦ16の出力信号Ｓ２ＯＮ
はローレベルに保持される。
【００３９】また、第１および第２のスイッチＳ１，Ｓ
２の両スイッチがオフ状態から、第２のスイッチＳ２が
オンにされると、フリップフロップＦＦ10の反転出力Ｘ
Ｑからはクロック信号ＣＫの１／２分周信号が出力され
ているが、Ａ点はＬＳＩ端子Ｔ10、第２のスイッチＳ２
を介して接地に接続されることから、そのレベルは、図
２に示すように、ローレベルに保持される。
２の両スイッチがオフ状態から、第２のスイッチＳ２が
オンにされると、フリップフロップＦＦ10の反転出力Ｘ
Ｑからはクロック信号ＣＫの１／２分周信号が出力され
ているが、Ａ点はＬＳＩ端子Ｔ10、第２のスイッチＳ２
を介して接地に接続されることから、そのレベルは、図
２に示すように、ローレベルに保持される。
【００４０】このＡ点におけるローレベルの信号は、入
力バッファＢＵＦ10を介してアンドゲートＡＮＤ11の一
方の入力端にローレベルのままで入力されるとともに、
インバータＩＮＶ12でレベルが反転され、ハイレベルで
アンドゲートＡＮＤ12の一方の入力端に入力される。こ
のとき、アンドゲートＡＮＤ11の他方の入力端にはＣ点
のレベルがインバータＩＮＶ11で反転されたレベルの信
号が入力され、アンドゲートＡＮＤ12の他方の入力端に
はＣ点のレベルの信号がそのままのレベルで入力され
る。
力バッファＢＵＦ10を介してアンドゲートＡＮＤ11の一
方の入力端にローレベルのままで入力されるとともに、
インバータＩＮＶ12でレベルが反転され、ハイレベルで
アンドゲートＡＮＤ12の一方の入力端に入力される。こ
のとき、アンドゲートＡＮＤ11の他方の入力端にはＣ点
のレベルがインバータＩＮＶ11で反転されたレベルの信
号が入力され、アンドゲートＡＮＤ12の他方の入力端に
はＣ点のレベルの信号がそのままのレベルで入力され
る。
【００４１】これにより、アンドゲートＡＮＤ11の出
力、すなわちＥ点のレベルは、図２に示すように、Ｃ点
の信号レベルにかかわらず、ローレベルに保持される。
したがって、両スイッチがオフのときの動作で説明した
と同様の動作により、フリップフロップＦＦ15の出力信
号Ｓ１ＯＮはローレベルに保持される。
力、すなわちＥ点のレベルは、図２に示すように、Ｃ点
の信号レベルにかかわらず、ローレベルに保持される。
したがって、両スイッチがオフのときの動作で説明した
と同様の動作により、フリップフロップＦＦ15の出力信
号Ｓ１ＯＮはローレベルに保持される。
【００４２】一方、アンドゲートＡＮＤ12の出力、すな
わちＦ点のレベルは、図２に示すように、Ｃ点の信号レ
ベルがハイレベルのときハイレベルに保持される。Ｆ点
におけるハイレベルの信号がフリップフロップＦＦ12の
入力Ｄに入力されると、クロック信号ＣＫの次の立ち上
がりのタイミングでハイレベルの信号が出力され、図２
に示すように、Ｈ点のレベルはハイレベルに保持され
る。
わちＦ点のレベルは、図２に示すように、Ｃ点の信号レ
ベルがハイレベルのときハイレベルに保持される。Ｆ点
におけるハイレベルの信号がフリップフロップＦＦ12の
入力Ｄに入力されると、クロック信号ＣＫの次の立ち上
がりのタイミングでハイレベルの信号が出力され、図２
に示すように、Ｈ点のレベルはハイレベルに保持され
る。
【００４３】このＨ点におけるハイレベルの信号は、フ
リップフロップＦＦ14の入力ＤおよびオアゲートＯＲ12
を介してフリップフロップＦＦ16の入力Ｄに入力され
る。そして、クロック信号ＣＫの次の立ち上がりのタイ
ミングでフリップフロップＦＦ14の出力ＱおよびＦＦ16
の出力Ｑからハイレベルの信号が出力される。これによ
り、フリップフロップＦＦ16の出力である信号Ｓ２ＯＮ
がハイレベルに保持される。このとき、Ｈ点のレベルは
ハイレベルからローレベルに切り替わるが、Ｋ点のレベ
ルがローレベルからハイレベルに切り替わり、このハイ
レベルの信号がオアゲートＯＲ12を介してフリップフロ
ップＦＦ16の入力Ｄに入力される。したがって、クロッ
ク信号ＣＫの次の立ち上がりのタイミングで、フリップ
フロップＦＦ 16の出力Ｑからハイレベルの信号が引き続
き出力される。すなわち、第１のスイッチＳ１がオンの
ときの動作で説明したと同様に、２段に縦続接続された
フリップフロップＦＦ14，ＦＦ16でシフトし、両者の出
力をオアゲートＯＲ12に入力させることにより、パルス
的な信号がＤＣ的な信号となり、また、フリップフロッ
プＦＦ14，ＦＦ16でシフトさせることで、いわゆるスパ
イクが消去される。
リップフロップＦＦ14の入力ＤおよびオアゲートＯＲ12
を介してフリップフロップＦＦ16の入力Ｄに入力され
る。そして、クロック信号ＣＫの次の立ち上がりのタイ
ミングでフリップフロップＦＦ14の出力ＱおよびＦＦ16
の出力Ｑからハイレベルの信号が出力される。これによ
り、フリップフロップＦＦ16の出力である信号Ｓ２ＯＮ
がハイレベルに保持される。このとき、Ｈ点のレベルは
ハイレベルからローレベルに切り替わるが、Ｋ点のレベ
ルがローレベルからハイレベルに切り替わり、このハイ
レベルの信号がオアゲートＯＲ12を介してフリップフロ
ップＦＦ16の入力Ｄに入力される。したがって、クロッ
ク信号ＣＫの次の立ち上がりのタイミングで、フリップ
フロップＦＦ 16の出力Ｑからハイレベルの信号が引き続
き出力される。すなわち、第１のスイッチＳ１がオンの
ときの動作で説明したと同様に、２段に縦続接続された
フリップフロップＦＦ14，ＦＦ16でシフトし、両者の出
力をオアゲートＯＲ12に入力させることにより、パルス
的な信号がＤＣ的な信号となり、また、フリップフロッ
プＦＦ14，ＦＦ16でシフトさせることで、いわゆるスパ
イクが消去される。
【００４４】以上の動作が第２のスイッチＳ２がオンの
状態にある間は繰り返し行われる。すなわち、第２のス
イッチＳ２がオンの状態にある間は、信号Ｓ２ＯＮがハ
イレベルに保持される。
状態にある間は繰り返し行われる。すなわち、第２のス
イッチＳ２がオンの状態にある間は、信号Ｓ２ＯＮがハ
イレベルに保持される。
【００４５】また、第１および第２のスイッチＳ１，Ｓ
２がオンの状態にあるときは、Ａ点のレベルはローレベ
ルであることから、第２のスイッチＳ２がオン状態のと
きの動作と同様の動作が行われる。すなわち、図１の回
路では、第１および第２のスイッチＳ１，Ｓ２の両スイ
ッチがオンのときには、第２のスイッチＳ２が第１のス
イッチＳ１に優先するように動作する。
２がオンの状態にあるときは、Ａ点のレベルはローレベ
ルであることから、第２のスイッチＳ２がオン状態のと
きの動作と同様の動作が行われる。すなわち、図１の回
路では、第１および第２のスイッチＳ１，Ｓ２の両スイ
ッチがオンのときには、第２のスイッチＳ２が第１のス
イッチＳ１に優先するように動作する。
【００４６】以上説明したように、本実施例によれば、
１個の端子に２個のスイッチＳ１，Ｓ２を接続できるこ
とから、ＬＳＩ入力回路１０の入力端子を従来回路に比
べて半分に削減でき、ひいていは、スイッチとＬＳＩ入
力回路１０間の配線数も半分に削減できる。
１個の端子に２個のスイッチＳ１，Ｓ２を接続できるこ
とから、ＬＳＩ入力回路１０の入力端子を従来回路に比
べて半分に削減でき、ひいていは、スイッチとＬＳＩ入
力回路１０間の配線数も半分に削減できる。
【００４７】また、消費電力は、従来回路に比べ、ＬＳ
Ｉ内部抵抗素子の抵抗値が等しいとした場合、１／２に
低減できる。すなわち、従来の回路では第１のスイッチ
Ｓ１がオンのときの消費電力Ｐは次式で与えられる。 Ｐ＝（ＶDD）2 ／ｒV …(3) これに対して、本実施例に係る図１の回路では、第２の
スイッチＳ２がオンの場合、Ｃ点がハイレベルのときの
み電力を消費する。したがって、この場合の消費電力Ｐ
2 は次式で与えられる。 Ｐ2 ＝（ＶDD）2 ／（２ｒV ） …(4) また、第１のスイッチＳ１がオンのときの消費電力Ｐ1
は、次式で与えられる。 Ｐ1 ＝（ＶDD）2 ／｛２（ｒV ＋ＲV ）｝ …(5) これらの消費電力を比較すると次の関係を満足する。 （１／２）Ｐ＝Ｐ2 ＞Ｐ1 …(6) この関係式から明らかなように、本回路によれば、従来
回路に比べて１／２に低減できる。
Ｉ内部抵抗素子の抵抗値が等しいとした場合、１／２に
低減できる。すなわち、従来の回路では第１のスイッチ
Ｓ１がオンのときの消費電力Ｐは次式で与えられる。 Ｐ＝（ＶDD）2 ／ｒV …(3) これに対して、本実施例に係る図１の回路では、第２の
スイッチＳ２がオンの場合、Ｃ点がハイレベルのときの
み電力を消費する。したがって、この場合の消費電力Ｐ
2 は次式で与えられる。 Ｐ2 ＝（ＶDD）2 ／（２ｒV ） …(4) また、第１のスイッチＳ１がオンのときの消費電力Ｐ1
は、次式で与えられる。 Ｐ1 ＝（ＶDD）2 ／｛２（ｒV ＋ＲV ）｝ …(5) これらの消費電力を比較すると次の関係を満足する。 （１／２）Ｐ＝Ｐ2 ＞Ｐ1 …(6) この関係式から明らかなように、本回路によれば、従来
回路に比べて１／２に低減できる。
【００４８】なお、図１の回路では、負荷用抵抗素子Ｒ
を電源電圧ＶDDと第１のスイッチＳ１との間に接続する
ことにより、第１および第２のスイッチＳ１，Ｓ２の両
スイッチがオンのときには、第２のスイッチＳ２が第１
のスイッチＳ１に優先するように構成したが、図３に示
すように、負荷用抵抗素子Ｒを第２のスイッチＳ２と接
地との間に接続することにより、第１のスイッチＳ１が
第２のスイッチＳ２に優先するように構成できる。
を電源電圧ＶDDと第１のスイッチＳ１との間に接続する
ことにより、第１および第２のスイッチＳ１，Ｓ２の両
スイッチがオンのときには、第２のスイッチＳ２が第１
のスイッチＳ１に優先するように構成したが、図３に示
すように、負荷用抵抗素子Ｒを第２のスイッチＳ２と接
地との間に接続することにより、第１のスイッチＳ１が
第２のスイッチＳ２に優先するように構成できる。
【００４９】図３の回路においては、外部の負荷用抵抗
素子Ｒの抵抗値ＲV とＬＳＩ内部抵抗素子ｒの抵抗値ｒ
V とは、次の関係を満足するように設定されている。 Ｒv ／（Ｒv ＋ｒv ）＜ＶIL／ＶDD …(7) ここで、ＶILは入力回路１０における入力バッファＢＵ
Ｆ10がローレベルと判断できる最大レベルを示してい
る。
素子Ｒの抵抗値ＲV とＬＳＩ内部抵抗素子ｒの抵抗値ｒ
V とは、次の関係を満足するように設定されている。 Ｒv ／（Ｒv ＋ｒv ）＜ＶIL／ＶDD …(7) ここで、ＶILは入力回路１０における入力バッファＢＵ
Ｆ10がローレベルと判断できる最大レベルを示してい
る。
【００５０】このように、本発明回路によれば、一個の
ＬＳＩ端子に対して接続されたスイッチに関し同時にオ
ンした場合、負荷用抵抗素子Ｒの挿入位置により、スイ
ッチ間の優先順位を付けることができる。
ＬＳＩ端子に対して接続されたスイッチに関し同時にオ
ンした場合、負荷用抵抗素子Ｒの挿入位置により、スイ
ッチ間の優先順位を付けることができる。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
１個の端子に複数のスイッチを接続できることから、入
力端子を従来回路に比べて半分に削減でき、ひいては、
スイッチと半導体入力回路１０間の配線数も半分に削減
できる。
１個の端子に複数のスイッチを接続できることから、入
力端子を従来回路に比べて半分に削減でき、ひいては、
スイッチと半導体入力回路１０間の配線数も半分に削減
できる。
【００５２】また、消費電力は、従来回路に比べ、回路
内部抵抗素子の抵抗値が等しい場合、１／２に低減でき
る。
内部抵抗素子の抵抗値が等しい場合、１／２に低減でき
る。
【図１】本発明に係る半導体入力回路の一実施例を示す
構成図である。
構成図である。
【図２】図１の回路のタイミングチャートを示す図であ
る。
る。
【図３】本発明に係る第１のスイッチと第２のスイッチ
の他の接続形態例を示す図である。
の他の接続形態例を示す図である。
【図４】従来の半導体入力回路の一例を示す構成図であ
る。
る。
１０…ＬＳＩの入力回路 Ｔ10…ＬＳＩ端子 ｒ…ＬＳＩ内部抵抗素子 ＦＦ10〜ＦＦ16…フリップフロップ ＢＵＦ10…入力バッファ ＡＮＤ11，ＡＮＤ12…２入力アンドゲート ＯＲ11，ＯＲ12…２入力オアゲート ＩＮＶ11，ＩＮＶ12…インバータ ＶDD…電源電圧 Ｓ１…第１のスイッチ Ｓ２…第２のスイッチ Ｒ…負荷用抵抗素子
Claims (3)
- 【請求項１】 少なくとも一つの入力端子と、 クロック信号に基づく所定周期の信号を発生する回路
と、 上記入力端子と上記信号発生回路の出力との間に接続さ
れた内部抵抗素子とを有し、 上記信号発生回路の出力信号を上記内部抵抗素子を介し
て上記入力端子にフィードバックさせることを特徴とす
る半導体入力回路。 - 【請求項２】 負荷用抵抗素子に対して直列に接続され
た少なくとも２つのスイッチが回路外部に配設され、 スイッチ同士の接続中点が上記入力端子に接続された請
求項１記載の半導体入力回路。 - 【請求項３】 上記内部抵抗素子の抵抗値が、上記負荷
用抵抗素子の抵抗値より大きな値に設定されている請求
項２記載の半導体入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099833A JPH06311000A (ja) | 1993-04-26 | 1993-04-26 | 半導体入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099833A JPH06311000A (ja) | 1993-04-26 | 1993-04-26 | 半導体入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311000A true JPH06311000A (ja) | 1994-11-04 |
Family
ID=14257823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5099833A Pending JPH06311000A (ja) | 1993-04-26 | 1993-04-26 | 半導体入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
| JP2007104353A (ja) * | 2005-10-05 | 2007-04-19 | Yokogawa Electric Corp | 論理設定回路 |
-
1993
- 1993-04-26 JP JP5099833A patent/JPH06311000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
| JP2007104353A (ja) * | 2005-10-05 | 2007-04-19 | Yokogawa Electric Corp | 論理設定回路 |
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