JPH06311000A - 半導体入力回路 - Google Patents
半導体入力回路Info
- Publication number
- JPH06311000A JPH06311000A JP5099833A JP9983393A JPH06311000A JP H06311000 A JPH06311000 A JP H06311000A JP 5099833 A JP5099833 A JP 5099833A JP 9983393 A JP9983393 A JP 9983393A JP H06311000 A JPH06311000 A JP H06311000A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- signal
- switch
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】入力端子数をスイッチ数の半分に削減でき、ま
た、消費電力の低減を図れる半導体入力回路を実現す
る。 【構成】入力回路10に、一つの入力端子T10と、クロ
ック信号CKに基づく所定周期の信号を発生するフリッ
プフロップFF10と、入力端子T10とフリップフロップ
FF10の出力XQとの間に接続された内部抵抗素子rと
を設けて、フリップフロップFF10の出力信号を内部抵
抗素子rを介して入力端子T10にフィードバックさせ、
入力回路10の外部には、負荷用抵抗素子Rに対して直
列に接続された第1および第2のスイッチS1,2を配
設して、スイッチ同士の接続中点を入力端子T10に接続
し、かつ、内部抵抗素子rの抵抗値を、負荷用抵抗素子
Rの抵抗値より大きな値に設定する。
た、消費電力の低減を図れる半導体入力回路を実現す
る。 【構成】入力回路10に、一つの入力端子T10と、クロ
ック信号CKに基づく所定周期の信号を発生するフリッ
プフロップFF10と、入力端子T10とフリップフロップ
FF10の出力XQとの間に接続された内部抵抗素子rと
を設けて、フリップフロップFF10の出力信号を内部抵
抗素子rを介して入力端子T10にフィードバックさせ、
入力回路10の外部には、負荷用抵抗素子Rに対して直
列に接続された第1および第2のスイッチS1,2を配
設して、スイッチ同士の接続中点を入力端子T10に接続
し、かつ、内部抵抗素子rの抵抗値を、負荷用抵抗素子
Rの抵抗値より大きな値に設定する。
Description
【0001】
【産業上の利用分野】本発明は、複数のスイッチが接続
される半導体入力回路に関するものである。
される半導体入力回路に関するものである。
【0002】
【従来の技術】コンパクトディスク(CD)システムな
どの各種電子機器のセットにおいては、各種スイッチが
設けられ、多くの場合これらスイッチは、制御系である
マイクロコンピュータなどの入力端子に接続される。
どの各種電子機器のセットにおいては、各種スイッチが
設けられ、多くの場合これらスイッチは、制御系である
マイクロコンピュータなどの入力端子に接続される。
【0003】図4は、2個のスイッチが接続される従来
のLSIからなるマイクロコンピュータにおける入力回
路の構成図である。図4において、1は半導体入力回
路、S1は第1のスイッチ、S2は第2のスイッチをそ
れぞれ示している。
のLSIからなるマイクロコンピュータにおける入力回
路の構成図である。図4において、1は半導体入力回
路、S1は第1のスイッチ、S2は第2のスイッチをそ
れぞれ示している。
【0004】図4に示すように、従来の半導体入力回路
1は、2個の外付けスイッチS1,S2に対して2個の
LSI端子T1 ,T2 を有しており、各端子T1 ,T2
に対してプルアップ用内部抵抗素子r1 ,r2 がそれぞ
れ接続され、それらの接続中点がインバータINV1 ,
INV2 の入力に接続されている。そして、端子T1 に
対して第1のスイッチS1が接続され、端子T2 に対し
て第2のスイッチS2が接続される。
1は、2個の外付けスイッチS1,S2に対して2個の
LSI端子T1 ,T2 を有しており、各端子T1 ,T2
に対してプルアップ用内部抵抗素子r1 ,r2 がそれぞ
れ接続され、それらの接続中点がインバータINV1 ,
INV2 の入力に接続されている。そして、端子T1 に
対して第1のスイッチS1が接続され、端子T2 に対し
て第2のスイッチS2が接続される。
【0005】このような構成において、第1および第2
のスイッチS1,S2がオフ状態にあれば、入力回路1
の各インバータINV1 ,INV2 の入力側はハイレベ
ルに保持される。したがって、各インバータINV1 ,
INV2 の出力からは、ハイレベルのとき第1のスイッ
チS1および第2のスイッチS2がオン状態であること
を示す信号S1ONおよびS2ONがローレベルで出力
される。
のスイッチS1,S2がオフ状態にあれば、入力回路1
の各インバータINV1 ,INV2 の入力側はハイレベ
ルに保持される。したがって、各インバータINV1 ,
INV2 の出力からは、ハイレベルのとき第1のスイッ
チS1および第2のスイッチS2がオン状態であること
を示す信号S1ONおよびS2ONがローレベルで出力
される。
【0006】ここで、たとえば第1のスイッチS1がオ
ンにされると、インバータINV1の入力側が端子T1
および第1のスイッチS1を介して接地されることか
ら、ローレベルとなる。これにより、第1のスイッチS
1がオン状態であることを示す信号S1ONがハイレベ
ルで出力される。
ンにされると、インバータINV1の入力側が端子T1
および第1のスイッチS1を介して接地されることか
ら、ローレベルとなる。これにより、第1のスイッチS
1がオン状態であることを示す信号S1ONがハイレベ
ルで出力される。
【0007】同様に、第2のスイッチS2がオンにされ
ると、インバータINV2 の入力側が端子T2 および第
2のスイッチS2を介して接地されることから、ローレ
ベルとなる。これにより、第2のスイッチS2がオン状
態であることを示す信号S2ONがハイレベルで出力さ
れる。
ると、インバータINV2 の入力側が端子T2 および第
2のスイッチS2を介して接地されることから、ローレ
ベルとなる。これにより、第2のスイッチS2がオン状
態であることを示す信号S2ONがハイレベルで出力さ
れる。
【0008】
【発明が解決しようとする課題】しかしながら、上述し
た従来の回路では、スイッチ毎にLSI端子を設ける必
要があることから、不経済であり、スイッチ数およびL
SI端子数の増大とともに両者間を接続する配線の数も
増大するという問題があった。
た従来の回路では、スイッチ毎にLSI端子を設ける必
要があることから、不経済であり、スイッチ数およびL
SI端子数の増大とともに両者間を接続する配線の数も
増大するという問題があった。
【0009】また、各端子毎にプルアップ用内部抵抗素
子r1 ,r2 を要することから、消費電力が増大するな
どの問題がある。
子r1 ,r2 を要することから、消費電力が増大するな
どの問題がある。
【0010】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力端子数をスイッチ数の半分
に削減でき、また、消費電力の低減を図れる半導体入力
回路を提供することにある。
のであり、その目的は、入力端子数をスイッチ数の半分
に削減でき、また、消費電力の低減を図れる半導体入力
回路を提供することにある。
【0011】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、少なくとも一つの入力端子と、クロッ
ク信号に基づく所定周期の信号を発生する回路と、上記
入力端子と上記信号発生回路の出力との間に接続された
内部抵抗素子とを有し、上記信号発生回路の出力信号を
上記内部抵抗素子を介して上記入力端子にフィードバッ
クさせるようにした。
め、本発明では、少なくとも一つの入力端子と、クロッ
ク信号に基づく所定周期の信号を発生する回路と、上記
入力端子と上記信号発生回路の出力との間に接続された
内部抵抗素子とを有し、上記信号発生回路の出力信号を
上記内部抵抗素子を介して上記入力端子にフィードバッ
クさせるようにした。
【0012】本発明では、負荷用抵抗素子に対して直列
に接続された少なくとも2つのスイッチが回路外部に配
設され、スイッチ同士の接続中点が上記入力端子に接続
されている。
に接続された少なくとも2つのスイッチが回路外部に配
設され、スイッチ同士の接続中点が上記入力端子に接続
されている。
【0013】本発明では、上記内部抵抗素子の抵抗値
が、上記負荷用抵抗素子の抵抗値より大きな値に設定さ
れている。
が、上記負荷用抵抗素子の抵抗値より大きな値に設定さ
れている。
【0014】
【作用】本発明によれば、入力端子がハイインピーダン
スのときは、信号発生回路の出力信号が内部抵抗素子を
介して入力端子にフィードバックされ、入力端子の出力
側からは信号発生回路の出力信号と同周期の信号が出力
される。
スのときは、信号発生回路の出力信号が内部抵抗素子を
介して入力端子にフィードバックされ、入力端子の出力
側からは信号発生回路の出力信号と同周期の信号が出力
される。
【0015】本発明によれば、たとえば一のスイッチが
オンにされると、入力端子のレベルがハイレベルまたは
ローレベルに保持される。また、他のスイッチがオンに
されると、入力端子のレベルがローレベルまたはハイレ
ベルに保持される。
オンにされると、入力端子のレベルがハイレベルまたは
ローレベルに保持される。また、他のスイッチがオンに
されると、入力端子のレベルがローレベルまたはハイレ
ベルに保持される。
【0016】
【実施例】図1は、本発明に係る半導体入力回路の一実
施例を示す構成図、図2は図1の各部の動作波形を示す
タイミングチャートである。図1において、10はLS
Iの入力回路、VDDは電源電圧、S1は第1のスイッ
チ、S2は第2のスイッチ、Rは負荷用抵抗素子をそれ
ぞれ示している。
施例を示す構成図、図2は図1の各部の動作波形を示す
タイミングチャートである。図1において、10はLS
Iの入力回路、VDDは電源電圧、S1は第1のスイッ
チ、S2は第2のスイッチ、Rは負荷用抵抗素子をそれ
ぞれ示している。
【0017】入力回路10は、LSI端子T10、LSI
内部抵抗素子r、D型フリップフロップFF10〜F
F16、入力バッファBUF10、2入力アンドゲートAN
D11,AND12、2入力オアゲートOR11,OR12およ
びインバータINV11,INV12により構成されてい
る。
内部抵抗素子r、D型フリップフロップFF10〜F
F16、入力バッファBUF10、2入力アンドゲートAN
D11,AND12、2入力オアゲートOR11,OR12およ
びインバータINV11,INV12により構成されてい
る。
【0018】これら各素子および端子は、以下のように
接続されている。すなわち、LSI端子T10は入力バッ
ファBUF10の入力に接続され、LSI端子T10と入力
バッファBUF10の入力との接続中点Aは内部抵抗素子
rの一端に接続されている。入力バッファBUF10の出
力(B)はアンドゲートAND11の一方の入力およびイ
ンバータINV12の入力に接続され、インバータINV
12の出力はアンドゲートAND12の一方の入力に接続さ
れている。
接続されている。すなわち、LSI端子T10は入力バッ
ファBUF10の入力に接続され、LSI端子T10と入力
バッファBUF10の入力との接続中点Aは内部抵抗素子
rの一端に接続されている。入力バッファBUF10の出
力(B)はアンドゲートAND11の一方の入力およびイ
ンバータINV12の入力に接続され、インバータINV
12の出力はアンドゲートAND12の一方の入力に接続さ
れている。
【0019】内部抵抗素子rの他端はフリップフロップ
FF10の入力Dおよび反転出力XQに接続されている。
内部抵抗素子rの他端とフリップフロップFF10の入力
Dおよび反転出力XQとの接続中点CはインバータIN
V11の入力およびアンドゲートAND12の他方の入力に
接続され、インバータINV11の出力はアンドゲートA
ND11の他方の入力に接続されている。
FF10の入力Dおよび反転出力XQに接続されている。
内部抵抗素子rの他端とフリップフロップFF10の入力
Dおよび反転出力XQとの接続中点CはインバータIN
V11の入力およびアンドゲートAND12の他方の入力に
接続され、インバータINV11の出力はアンドゲートA
ND11の他方の入力に接続されている。
【0020】アンドゲートAND11の出力(E)はフリ
ップフロップFF11の入力Dに接続され、フリップフロ
ップFF11の出力Q(G)はフリップフロップFF13の
入力DおよびオアゲートOR11の一方の入力に接続され
ている。フリップフロップFF13の出力Q(J)はオア
ゲートOR11の他方の入力に接続され、オアゲートOR
11の出力はフリップフロップFF15の入力Dに接続さ
れ、フリップフロップFF15の出力Qにより信号S1O
Nの出力端が構成されている。
ップフロップFF11の入力Dに接続され、フリップフロ
ップFF11の出力Q(G)はフリップフロップFF13の
入力DおよびオアゲートOR11の一方の入力に接続され
ている。フリップフロップFF13の出力Q(J)はオア
ゲートOR11の他方の入力に接続され、オアゲートOR
11の出力はフリップフロップFF15の入力Dに接続さ
れ、フリップフロップFF15の出力Qにより信号S1O
Nの出力端が構成されている。
【0021】アンドゲートAND12の出力(F)はフリ
ップフロップFF12の入力Dに接続され、フリップフロ
ップFF12の出力Q(H)はフリップフロップFF14の
入力DおよびオアゲートOR12の一方の入力に接続され
ている。フリップフロップFF14の出力Q(K)はオア
ゲートOR12の他方の入力に接続され、オアゲートOR
12の出力はフリップフロップFF16の入力Dに接続さ
れ、フリップフロップFF16の出力Qにより信号S2O
Nの出力端が構成されている。
ップフロップFF12の入力Dに接続され、フリップフロ
ップFF12の出力Q(H)はフリップフロップFF14の
入力DおよびオアゲートOR12の一方の入力に接続され
ている。フリップフロップFF14の出力Q(K)はオア
ゲートOR12の他方の入力に接続され、オアゲートOR
12の出力はフリップフロップFF16の入力Dに接続さ
れ、フリップフロップFF16の出力Qにより信号S2O
Nの出力端が構成されている。
【0022】また、各フリップフロップFF10〜FF16
のクロック入力CP は図示しないクロック発生回路から
出力された、図2に示すような、所定周期のクロック信
号CKの入力ラインに接続されている。各フリップフロ
ップFF10〜FF16は、入力Dに入力された信号をクロ
ック信号CKの入力に基づき1/2分周して出力するよ
うに構成されている。
のクロック入力CP は図示しないクロック発生回路から
出力された、図2に示すような、所定周期のクロック信
号CKの入力ラインに接続されている。各フリップフロ
ップFF10〜FF16は、入力Dに入力された信号をクロ
ック信号CKの入力に基づき1/2分周して出力するよ
うに構成されている。
【0023】第1のスイッチS1および第2のスイッチ
S2はLSIの入力回路10の外部に配置され、電源電
圧VDDと接地との間に直列に接続されている。具体的に
は、第1のスイッチS1の一端子が負荷用抵抗素子Rを
介して電源電圧VDDに接続され、第2のスイッチS2の
一端子が接地され、第1のスイッチS1と第2のスイッ
チS2との接続中点が入力回路10のLSI端子T10に
接続されている。なお、これら第1および第2のスイッ
チS1,S2は、通常はオフ状態に保持される。
S2はLSIの入力回路10の外部に配置され、電源電
圧VDDと接地との間に直列に接続されている。具体的に
は、第1のスイッチS1の一端子が負荷用抵抗素子Rを
介して電源電圧VDDに接続され、第2のスイッチS2の
一端子が接地され、第1のスイッチS1と第2のスイッ
チS2との接続中点が入力回路10のLSI端子T10に
接続されている。なお、これら第1および第2のスイッ
チS1,S2は、通常はオフ状態に保持される。
【0024】本回路においては、外部の負荷用抵抗素子
Rの抵抗値RV とLSI内部抵抗素子rの抵抗値rV と
は、次の関係を満足するように設定されている。 rv ≫Rv …(1) rv /(Rv +rv )>VIH/VDD …(2) ここで、VIHは入力回路10における入力バッファBU
F10がハイレベルと判断できる最小レベルを示してい
る。
Rの抵抗値RV とLSI内部抵抗素子rの抵抗値rV と
は、次の関係を満足するように設定されている。 rv ≫Rv …(1) rv /(Rv +rv )>VIH/VDD …(2) ここで、VIHは入力回路10における入力バッファBU
F10がハイレベルと判断できる最小レベルを示してい
る。
【0025】第1および第2のスイッチS1,S2およ
び負荷用抵抗素子Rの接続、並びに負荷用抵抗素子Rの
抵抗値RV とLSI内部抵抗素子rの抵抗値rV を上述
した式(1) ,(2) に示す関係を満足するように設定して
あることにより、第1のスイッチS1がオンのとき、第
2のスイッチがオンのとき、並びに第1および第2のス
イッチがオフのときの状態が、異なるレベル状態でLS
I端子T10の出力点Aに現出される。
び負荷用抵抗素子Rの接続、並びに負荷用抵抗素子Rの
抵抗値RV とLSI内部抵抗素子rの抵抗値rV を上述
した式(1) ,(2) に示す関係を満足するように設定して
あることにより、第1のスイッチS1がオンのとき、第
2のスイッチがオンのとき、並びに第1および第2のス
イッチがオフのときの状態が、異なるレベル状態でLS
I端子T10の出力点Aに現出される。
【0026】具体的には、図2に示すように、第1のス
イッチS1がオンで、第2のスイッチS2がオフのとき
には、A点のレベルはハイレベルに保持される。第2の
スイッチS2がオンで、第1のスイッチS1がオフのと
きには、A点のレベルはローレベルに保持される。第1
および第2のスイッチS1,S2の両スイッチがオフの
ときには、クロック信号CKをフリップフロップFF10
で1/2分周した信号の周期に応じてハイレベルとロー
レベルとが交互に切り替わる状態となる。
イッチS1がオンで、第2のスイッチS2がオフのとき
には、A点のレベルはハイレベルに保持される。第2の
スイッチS2がオンで、第1のスイッチS1がオフのと
きには、A点のレベルはローレベルに保持される。第1
および第2のスイッチS1,S2の両スイッチがオフの
ときには、クロック信号CKをフリップフロップFF10
で1/2分周した信号の周期に応じてハイレベルとロー
レベルとが交互に切り替わる状態となる。
【0027】なお、本回路の場合には、第1および第2
のスイッチS1,S2の両スイッチがオンのときには、
A点のレベルはローレベルになる。すなわち、本回路で
は、第1および第2のスイッチS1,S2の両スイッチ
がオンのときには、第2のスイッチS2が第1のスイッ
チS1に優先するように構成されている。
のスイッチS1,S2の両スイッチがオンのときには、
A点のレベルはローレベルになる。すなわち、本回路で
は、第1および第2のスイッチS1,S2の両スイッチ
がオンのときには、第2のスイッチS2が第1のスイッ
チS1に優先するように構成されている。
【0028】次に、上記構成による動作を、図2に基づ
いて説明する。今、第1のスイッチS1がオンにされ、
第2のスイッチS2がオフ状態にある場合、LSI端子
T10はハイインピーダンスとなる。このとき、フリップ
フロップFF10のクロック入力CP には、図2中CKで
示すクロック信号が入力されている。これによりフリッ
プフロップFF10の反転出力XQからクロック信号CK
を1/2分周した、図2中Cで示すパルス状信号が出力
される。このパルス状信号は、内部抵抗素子rを介して
A点に現れる。したがって、A点には、所定周期でハイ
レベルとローレベルとが交互に現れ、C点並びに入力バ
ッファBUF10の出力側のB点にも同様のレベルが現れ
る。
いて説明する。今、第1のスイッチS1がオンにされ、
第2のスイッチS2がオフ状態にある場合、LSI端子
T10はハイインピーダンスとなる。このとき、フリップ
フロップFF10のクロック入力CP には、図2中CKで
示すクロック信号が入力されている。これによりフリッ
プフロップFF10の反転出力XQからクロック信号CK
を1/2分周した、図2中Cで示すパルス状信号が出力
される。このパルス状信号は、内部抵抗素子rを介して
A点に現れる。したがって、A点には、所定周期でハイ
レベルとローレベルとが交互に現れ、C点並びに入力バ
ッファBUF10の出力側のB点にも同様のレベルが現れ
る。
【0029】入力バッファBUF10の出力はアンドゲー
トAND11の一方の入力端にB点のレベルのままで入力
されるとともに、インバータINV12でレベルが反転さ
れてアンドゲートAND12の一方の入力端に入力され
る。また、フリップフロップFF10の出力XQから出力
されたC点の信号は、インバータINV11でレベルが反
転されてアンドゲートAND11の他方の入力端に入力さ
れるとともに、C点のレベルのままでアンドゲートAN
D12の他方の入力端に入力される。
トAND11の一方の入力端にB点のレベルのままで入力
されるとともに、インバータINV12でレベルが反転さ
れてアンドゲートAND12の一方の入力端に入力され
る。また、フリップフロップFF10の出力XQから出力
されたC点の信号は、インバータINV11でレベルが反
転されてアンドゲートAND11の他方の入力端に入力さ
れるとともに、C点のレベルのままでアンドゲートAN
D12の他方の入力端に入力される。
【0030】すなわち、第1および第2のスイッチS
1,S2の両スイッチがオフ状態にあるときには、アン
ドゲートAND11およびAND12の2入力には、それぞ
れハイレベルとローレベルとを相補的にとる2信号が入
力される。このため、アンドゲートAND11およびAN
D12の出力側のE点およびF点は、図2に示すように、
共にローレベルに保持される。
1,S2の両スイッチがオフ状態にあるときには、アン
ドゲートAND11およびAND12の2入力には、それぞ
れハイレベルとローレベルとを相補的にとる2信号が入
力される。このため、アンドゲートAND11およびAN
D12の出力側のE点およびF点は、図2に示すように、
共にローレベルに保持される。
【0031】したがって、フリップフロップFF11,F
F13の出力、すなわちG点およびJ点のレベルは、図2
に示すように、ローレベルに保持される。その結果、オ
アゲートOR11からもローレベルの信号が出力され、フ
リップフロップFF15の入力Dに入力される。これによ
り、フリップフロップFF15の出力Qからはローレベル
の信号が出力される。すなわち、第1のスイッチS1の
オン/オフ状態を示す信号S1ONが、図2に示すよう
に、ローレベルで出力され、保持される。
F13の出力、すなわちG点およびJ点のレベルは、図2
に示すように、ローレベルに保持される。その結果、オ
アゲートOR11からもローレベルの信号が出力され、フ
リップフロップFF15の入力Dに入力される。これによ
り、フリップフロップFF15の出力Qからはローレベル
の信号が出力される。すなわち、第1のスイッチS1の
オン/オフ状態を示す信号S1ONが、図2に示すよう
に、ローレベルで出力され、保持される。
【0032】同様に、フリップフロップFF12,FF14
の出力、すなわちH点およびK点のレベルは、図2に示
すように、ローレベルに保持される。その結果、オアゲ
ートOR12からもローレベルの信号が出力され、フリッ
プフロップFF16の入力Dに入力される。これにより、
フリップフロップFF16の出力Qからはローレベルの信
号が出力される。すなわち、第2のスイッチS2のオン
/オフ状態を示す信号S2ONが、図2に示すように、
ローレベルで出力され、保持される。
の出力、すなわちH点およびK点のレベルは、図2に示
すように、ローレベルに保持される。その結果、オアゲ
ートOR12からもローレベルの信号が出力され、フリッ
プフロップFF16の入力Dに入力される。これにより、
フリップフロップFF16の出力Qからはローレベルの信
号が出力される。すなわち、第2のスイッチS2のオン
/オフ状態を示す信号S2ONが、図2に示すように、
ローレベルで出力され、保持される。
【0033】ここで、第1のスイッチS1がオンにされ
ると、フリップフロップFF10の反転出力XQからはク
ロック信号CKの1/2分周信号が出力されているが、
内部抵抗素子rの抵抗値rV に比べ負荷用抵抗素子Rの
抵抗値RV が十分低い値に設定されていることから、入
力回路10のA点のレベルは、図2に示すように、ハイ
レベルに保持される。
ると、フリップフロップFF10の反転出力XQからはク
ロック信号CKの1/2分周信号が出力されているが、
内部抵抗素子rの抵抗値rV に比べ負荷用抵抗素子Rの
抵抗値RV が十分低い値に設定されていることから、入
力回路10のA点のレベルは、図2に示すように、ハイ
レベルに保持される。
【0034】このA点におけるハイレベルの信号は、入
力バッファBUF10を介してアンドゲートAND11の一
方の入力端にハイレベルのままで入力されるとともに、
インバータINV12でレベルが反転され、ローレベルで
アンドゲートAND12の一方の入力端に入力される。こ
のとき、アンドゲートAND11の他方の入力端にはC点
のレベルがインバータINV11で反転されたレベルの信
号が入力され、アンドゲートAND12の他方の入力端に
はC点のレベルの信号がそのままのレベルで入力され
る。
力バッファBUF10を介してアンドゲートAND11の一
方の入力端にハイレベルのままで入力されるとともに、
インバータINV12でレベルが反転され、ローレベルで
アンドゲートAND12の一方の入力端に入力される。こ
のとき、アンドゲートAND11の他方の入力端にはC点
のレベルがインバータINV11で反転されたレベルの信
号が入力され、アンドゲートAND12の他方の入力端に
はC点のレベルの信号がそのままのレベルで入力され
る。
【0035】これにより、アンドゲートAND11の出
力、すなわちE点のレベルは、図2に示すように、C点
の信号レベルがローレベルのときハイレベルに保持され
る。E点におけるハイレベルの信号がフリップフロップ
FF11の入力Dに入力されると、クロック信号CKの次
の立ち上がりのタイミングでハイレベルの信号が出力さ
れ、図2に示すように、G点のレベルはハイレベルに保
持される。
力、すなわちE点のレベルは、図2に示すように、C点
の信号レベルがローレベルのときハイレベルに保持され
る。E点におけるハイレベルの信号がフリップフロップ
FF11の入力Dに入力されると、クロック信号CKの次
の立ち上がりのタイミングでハイレベルの信号が出力さ
れ、図2に示すように、G点のレベルはハイレベルに保
持される。
【0036】このG点におけるハイレベルの信号は、フ
リップフロップFF13の入力DおよびオアゲートOR11
を介してフリップフロップFF15の入力Dに入力され
る。そして、クロック信号CKの次の立ち上がりのタイ
ミングでフリップフロップFF13の出力QおよびFF15
の出力Qからハイレベルの信号が出力される。これによ
り、フリップフロップFF15の出力である信号S1ON
がハイレベルに保持される。このとき、G点のレベルは
ハイレベルからローレベルに切り替わるが、J点のレベ
ルがローレベルからハイレベルに切り替わり、このハイ
レベルの信号がオアゲートOR11を介してフリップフロ
ップFF15の入力Dに入力される。したがって、クロッ
ク信号CKの次の立ち上がりのタイミングで、フリップ
フロップFF 15の出力Qからハイレベルの信号が引き続
き出力される。すなわち、2段に縦続接続されたフリッ
プフロップFF13,FF15でシフトし、両者の出力をオ
アゲートOR11に入力させることにより、パルス的な信
号がDC的な信号となり、また、フリップフロップFF
13,FF15でシフトさせることで、いわゆるスパイクが
消去される。
リップフロップFF13の入力DおよびオアゲートOR11
を介してフリップフロップFF15の入力Dに入力され
る。そして、クロック信号CKの次の立ち上がりのタイ
ミングでフリップフロップFF13の出力QおよびFF15
の出力Qからハイレベルの信号が出力される。これによ
り、フリップフロップFF15の出力である信号S1ON
がハイレベルに保持される。このとき、G点のレベルは
ハイレベルからローレベルに切り替わるが、J点のレベ
ルがローレベルからハイレベルに切り替わり、このハイ
レベルの信号がオアゲートOR11を介してフリップフロ
ップFF15の入力Dに入力される。したがって、クロッ
ク信号CKの次の立ち上がりのタイミングで、フリップ
フロップFF 15の出力Qからハイレベルの信号が引き続
き出力される。すなわち、2段に縦続接続されたフリッ
プフロップFF13,FF15でシフトし、両者の出力をオ
アゲートOR11に入力させることにより、パルス的な信
号がDC的な信号となり、また、フリップフロップFF
13,FF15でシフトさせることで、いわゆるスパイクが
消去される。
【0037】以上の動作が第1のスイッチS1がオンの
状態にある間は繰り返し行われる。すなわち、第1のス
イッチS1がオンの状態にある間は、信号S1ONがハ
イレベルに保持される。
状態にある間は繰り返し行われる。すなわち、第1のス
イッチS1がオンの状態にある間は、信号S1ONがハ
イレベルに保持される。
【0038】また、第1のスイッチS1がオンの状態に
あるときは、F点のレベルはローレベルであることか
ら、両スイッチがオフのときの動作で説明したと同様の
動作によりフリップフロップFF16の出力信号S2ON
はローレベルに保持される。
あるときは、F点のレベルはローレベルであることか
ら、両スイッチがオフのときの動作で説明したと同様の
動作によりフリップフロップFF16の出力信号S2ON
はローレベルに保持される。
【0039】また、第1および第2のスイッチS1,S
2の両スイッチがオフ状態から、第2のスイッチS2が
オンにされると、フリップフロップFF10の反転出力X
Qからはクロック信号CKの1/2分周信号が出力され
ているが、A点はLSI端子T10、第2のスイッチS2
を介して接地に接続されることから、そのレベルは、図
2に示すように、ローレベルに保持される。
2の両スイッチがオフ状態から、第2のスイッチS2が
オンにされると、フリップフロップFF10の反転出力X
Qからはクロック信号CKの1/2分周信号が出力され
ているが、A点はLSI端子T10、第2のスイッチS2
を介して接地に接続されることから、そのレベルは、図
2に示すように、ローレベルに保持される。
【0040】このA点におけるローレベルの信号は、入
力バッファBUF10を介してアンドゲートAND11の一
方の入力端にローレベルのままで入力されるとともに、
インバータINV12でレベルが反転され、ハイレベルで
アンドゲートAND12の一方の入力端に入力される。こ
のとき、アンドゲートAND11の他方の入力端にはC点
のレベルがインバータINV11で反転されたレベルの信
号が入力され、アンドゲートAND12の他方の入力端に
はC点のレベルの信号がそのままのレベルで入力され
る。
力バッファBUF10を介してアンドゲートAND11の一
方の入力端にローレベルのままで入力されるとともに、
インバータINV12でレベルが反転され、ハイレベルで
アンドゲートAND12の一方の入力端に入力される。こ
のとき、アンドゲートAND11の他方の入力端にはC点
のレベルがインバータINV11で反転されたレベルの信
号が入力され、アンドゲートAND12の他方の入力端に
はC点のレベルの信号がそのままのレベルで入力され
る。
【0041】これにより、アンドゲートAND11の出
力、すなわちE点のレベルは、図2に示すように、C点
の信号レベルにかかわらず、ローレベルに保持される。
したがって、両スイッチがオフのときの動作で説明した
と同様の動作により、フリップフロップFF15の出力信
号S1ONはローレベルに保持される。
力、すなわちE点のレベルは、図2に示すように、C点
の信号レベルにかかわらず、ローレベルに保持される。
したがって、両スイッチがオフのときの動作で説明した
と同様の動作により、フリップフロップFF15の出力信
号S1ONはローレベルに保持される。
【0042】一方、アンドゲートAND12の出力、すな
わちF点のレベルは、図2に示すように、C点の信号レ
ベルがハイレベルのときハイレベルに保持される。F点
におけるハイレベルの信号がフリップフロップFF12の
入力Dに入力されると、クロック信号CKの次の立ち上
がりのタイミングでハイレベルの信号が出力され、図2
に示すように、H点のレベルはハイレベルに保持され
る。
わちF点のレベルは、図2に示すように、C点の信号レ
ベルがハイレベルのときハイレベルに保持される。F点
におけるハイレベルの信号がフリップフロップFF12の
入力Dに入力されると、クロック信号CKの次の立ち上
がりのタイミングでハイレベルの信号が出力され、図2
に示すように、H点のレベルはハイレベルに保持され
る。
【0043】このH点におけるハイレベルの信号は、フ
リップフロップFF14の入力DおよびオアゲートOR12
を介してフリップフロップFF16の入力Dに入力され
る。そして、クロック信号CKの次の立ち上がりのタイ
ミングでフリップフロップFF14の出力QおよびFF16
の出力Qからハイレベルの信号が出力される。これによ
り、フリップフロップFF16の出力である信号S2ON
がハイレベルに保持される。このとき、H点のレベルは
ハイレベルからローレベルに切り替わるが、K点のレベ
ルがローレベルからハイレベルに切り替わり、このハイ
レベルの信号がオアゲートOR12を介してフリップフロ
ップFF16の入力Dに入力される。したがって、クロッ
ク信号CKの次の立ち上がりのタイミングで、フリップ
フロップFF 16の出力Qからハイレベルの信号が引き続
き出力される。すなわち、第1のスイッチS1がオンの
ときの動作で説明したと同様に、2段に縦続接続された
フリップフロップFF14,FF16でシフトし、両者の出
力をオアゲートOR12に入力させることにより、パルス
的な信号がDC的な信号となり、また、フリップフロッ
プFF14,FF16でシフトさせることで、いわゆるスパ
イクが消去される。
リップフロップFF14の入力DおよびオアゲートOR12
を介してフリップフロップFF16の入力Dに入力され
る。そして、クロック信号CKの次の立ち上がりのタイ
ミングでフリップフロップFF14の出力QおよびFF16
の出力Qからハイレベルの信号が出力される。これによ
り、フリップフロップFF16の出力である信号S2ON
がハイレベルに保持される。このとき、H点のレベルは
ハイレベルからローレベルに切り替わるが、K点のレベ
ルがローレベルからハイレベルに切り替わり、このハイ
レベルの信号がオアゲートOR12を介してフリップフロ
ップFF16の入力Dに入力される。したがって、クロッ
ク信号CKの次の立ち上がりのタイミングで、フリップ
フロップFF 16の出力Qからハイレベルの信号が引き続
き出力される。すなわち、第1のスイッチS1がオンの
ときの動作で説明したと同様に、2段に縦続接続された
フリップフロップFF14,FF16でシフトし、両者の出
力をオアゲートOR12に入力させることにより、パルス
的な信号がDC的な信号となり、また、フリップフロッ
プFF14,FF16でシフトさせることで、いわゆるスパ
イクが消去される。
【0044】以上の動作が第2のスイッチS2がオンの
状態にある間は繰り返し行われる。すなわち、第2のス
イッチS2がオンの状態にある間は、信号S2ONがハ
イレベルに保持される。
状態にある間は繰り返し行われる。すなわち、第2のス
イッチS2がオンの状態にある間は、信号S2ONがハ
イレベルに保持される。
【0045】また、第1および第2のスイッチS1,S
2がオンの状態にあるときは、A点のレベルはローレベ
ルであることから、第2のスイッチS2がオン状態のと
きの動作と同様の動作が行われる。すなわち、図1の回
路では、第1および第2のスイッチS1,S2の両スイ
ッチがオンのときには、第2のスイッチS2が第1のス
イッチS1に優先するように動作する。
2がオンの状態にあるときは、A点のレベルはローレベ
ルであることから、第2のスイッチS2がオン状態のと
きの動作と同様の動作が行われる。すなわち、図1の回
路では、第1および第2のスイッチS1,S2の両スイ
ッチがオンのときには、第2のスイッチS2が第1のス
イッチS1に優先するように動作する。
【0046】以上説明したように、本実施例によれば、
1個の端子に2個のスイッチS1,S2を接続できるこ
とから、LSI入力回路10の入力端子を従来回路に比
べて半分に削減でき、ひいていは、スイッチとLSI入
力回路10間の配線数も半分に削減できる。
1個の端子に2個のスイッチS1,S2を接続できるこ
とから、LSI入力回路10の入力端子を従来回路に比
べて半分に削減でき、ひいていは、スイッチとLSI入
力回路10間の配線数も半分に削減できる。
【0047】また、消費電力は、従来回路に比べ、LS
I内部抵抗素子の抵抗値が等しいとした場合、1/2に
低減できる。すなわち、従来の回路では第1のスイッチ
S1がオンのときの消費電力Pは次式で与えられる。 P=(VDD)2 /rV …(3) これに対して、本実施例に係る図1の回路では、第2の
スイッチS2がオンの場合、C点がハイレベルのときの
み電力を消費する。したがって、この場合の消費電力P
2 は次式で与えられる。 P2 =(VDD)2 /(2rV ) …(4) また、第1のスイッチS1がオンのときの消費電力P1
は、次式で与えられる。 P1 =(VDD)2 /{2(rV +RV )} …(5) これらの消費電力を比較すると次の関係を満足する。 (1/2)P=P2 >P1 …(6) この関係式から明らかなように、本回路によれば、従来
回路に比べて1/2に低減できる。
I内部抵抗素子の抵抗値が等しいとした場合、1/2に
低減できる。すなわち、従来の回路では第1のスイッチ
S1がオンのときの消費電力Pは次式で与えられる。 P=(VDD)2 /rV …(3) これに対して、本実施例に係る図1の回路では、第2の
スイッチS2がオンの場合、C点がハイレベルのときの
み電力を消費する。したがって、この場合の消費電力P
2 は次式で与えられる。 P2 =(VDD)2 /(2rV ) …(4) また、第1のスイッチS1がオンのときの消費電力P1
は、次式で与えられる。 P1 =(VDD)2 /{2(rV +RV )} …(5) これらの消費電力を比較すると次の関係を満足する。 (1/2)P=P2 >P1 …(6) この関係式から明らかなように、本回路によれば、従来
回路に比べて1/2に低減できる。
【0048】なお、図1の回路では、負荷用抵抗素子R
を電源電圧VDDと第1のスイッチS1との間に接続する
ことにより、第1および第2のスイッチS1,S2の両
スイッチがオンのときには、第2のスイッチS2が第1
のスイッチS1に優先するように構成したが、図3に示
すように、負荷用抵抗素子Rを第2のスイッチS2と接
地との間に接続することにより、第1のスイッチS1が
第2のスイッチS2に優先するように構成できる。
を電源電圧VDDと第1のスイッチS1との間に接続する
ことにより、第1および第2のスイッチS1,S2の両
スイッチがオンのときには、第2のスイッチS2が第1
のスイッチS1に優先するように構成したが、図3に示
すように、負荷用抵抗素子Rを第2のスイッチS2と接
地との間に接続することにより、第1のスイッチS1が
第2のスイッチS2に優先するように構成できる。
【0049】図3の回路においては、外部の負荷用抵抗
素子Rの抵抗値RV とLSI内部抵抗素子rの抵抗値r
V とは、次の関係を満足するように設定されている。 Rv /(Rv +rv )<VIL/VDD …(7) ここで、VILは入力回路10における入力バッファBU
F10がローレベルと判断できる最大レベルを示してい
る。
素子Rの抵抗値RV とLSI内部抵抗素子rの抵抗値r
V とは、次の関係を満足するように設定されている。 Rv /(Rv +rv )<VIL/VDD …(7) ここで、VILは入力回路10における入力バッファBU
F10がローレベルと判断できる最大レベルを示してい
る。
【0050】このように、本発明回路によれば、一個の
LSI端子に対して接続されたスイッチに関し同時にオ
ンした場合、負荷用抵抗素子Rの挿入位置により、スイ
ッチ間の優先順位を付けることができる。
LSI端子に対して接続されたスイッチに関し同時にオ
ンした場合、負荷用抵抗素子Rの挿入位置により、スイ
ッチ間の優先順位を付けることができる。
【0051】
【発明の効果】以上説明したように、本発明によれば、
1個の端子に複数のスイッチを接続できることから、入
力端子を従来回路に比べて半分に削減でき、ひいては、
スイッチと半導体入力回路10間の配線数も半分に削減
できる。
1個の端子に複数のスイッチを接続できることから、入
力端子を従来回路に比べて半分に削減でき、ひいては、
スイッチと半導体入力回路10間の配線数も半分に削減
できる。
【0052】また、消費電力は、従来回路に比べ、回路
内部抵抗素子の抵抗値が等しい場合、1/2に低減でき
る。
内部抵抗素子の抵抗値が等しい場合、1/2に低減でき
る。
【図1】本発明に係る半導体入力回路の一実施例を示す
構成図である。
構成図である。
【図2】図1の回路のタイミングチャートを示す図であ
る。
る。
【図3】本発明に係る第1のスイッチと第2のスイッチ
の他の接続形態例を示す図である。
の他の接続形態例を示す図である。
【図4】従来の半導体入力回路の一例を示す構成図であ
る。
る。
10…LSIの入力回路 T10…LSI端子 r…LSI内部抵抗素子 FF10〜FF16…フリップフロップ BUF10…入力バッファ AND11,AND12…2入力アンドゲート OR11,OR12…2入力オアゲート INV11,INV12…インバータ VDD…電源電圧 S1…第1のスイッチ S2…第2のスイッチ R…負荷用抵抗素子
Claims (3)
- 【請求項1】 少なくとも一つの入力端子と、 クロック信号に基づく所定周期の信号を発生する回路
と、 上記入力端子と上記信号発生回路の出力との間に接続さ
れた内部抵抗素子とを有し、 上記信号発生回路の出力信号を上記内部抵抗素子を介し
て上記入力端子にフィードバックさせることを特徴とす
る半導体入力回路。 - 【請求項2】 負荷用抵抗素子に対して直列に接続され
た少なくとも2つのスイッチが回路外部に配設され、 スイッチ同士の接続中点が上記入力端子に接続された請
求項1記載の半導体入力回路。 - 【請求項3】 上記内部抵抗素子の抵抗値が、上記負荷
用抵抗素子の抵抗値より大きな値に設定されている請求
項2記載の半導体入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5099833A JPH06311000A (ja) | 1993-04-26 | 1993-04-26 | 半導体入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5099833A JPH06311000A (ja) | 1993-04-26 | 1993-04-26 | 半導体入力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06311000A true JPH06311000A (ja) | 1994-11-04 |
Family
ID=14257823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5099833A Pending JPH06311000A (ja) | 1993-04-26 | 1993-04-26 | 半導体入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06311000A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
JP2007104353A (ja) * | 2005-10-05 | 2007-04-19 | Yokogawa Electric Corp | 論理設定回路 |
-
1993
- 1993-04-26 JP JP5099833A patent/JPH06311000A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7205815B2 (en) | 2003-11-25 | 2007-04-17 | Samsung Electronics Co., Ltd. | Method and integrated circuit apparatus for reducing simultaneously switching output |
JP2007104353A (ja) * | 2005-10-05 | 2007-04-19 | Yokogawa Electric Corp | 論理設定回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4395774A (en) | Low power CMOS frequency divider | |
JP3555080B2 (ja) | 汎用ロジックモジュール及びこれを用いたセル | |
KR100344082B1 (ko) | 펄스폭 변조 파형 발생 회로 | |
EP0238091A2 (en) | Logic circuit | |
US5202908A (en) | Shift register | |
US5111489A (en) | Frequency-dividing circuit | |
JPH07273618A (ja) | クロックドライバ回路 | |
JPH06311000A (ja) | 半導体入力回路 | |
US4297591A (en) | Electronic counter for electrical digital pulses | |
US5841302A (en) | Semiconductor integrated circuit for use as a two-modulus prescaler | |
JPH06224730A (ja) | 出力バッファ回路 | |
JPS60250712A (ja) | デイジタル制御可変周波数発振回路 | |
JP3857916B2 (ja) | 2モジュラスプリスケーラ回路 | |
JPS5920196B2 (ja) | 双方向性シフトレジスタ | |
EP0168230B1 (en) | Unitary multiplexer decoder circuit | |
KR100256229B1 (ko) | 저전력소모를갖는d-형플립플롭회로 | |
EP0899878B1 (en) | A toggle flip-flop with a reduced integration area | |
WO1986003078A1 (en) | Logic circuit with frequency divider application | |
JP2680810B2 (ja) | 遅延回路 | |
KR970006625B1 (ko) | 계단파 발생회로 | |
JPH04105412A (ja) | フリップフロップ | |
JP2712432B2 (ja) | 多数決論理回路 | |
JPH03263920A (ja) | カウンタ回路 | |
JP2861763B2 (ja) | 半導体集積回路 | |
JPH04361426A (ja) | ジョンソンカウンタ |