JP2680810B2 - 遅延回路 - Google Patents
遅延回路Info
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Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は遅延回路に係り、特に、通信機器、電子計算
機及び計測機器等における超高速動作下で可変遅延時間
を発生可能な遅延回路に関するものである。 ＜従来の技術＞ 従来、この種の遅延回路は第５図の回路図に示されて
いるように複数の単入力論理素子501〜505を直列に接続
した構成となっており、接合型電界効果トランジスタ52
0〜535と接合型ダイオード551〜558で構成されている。 第５図に示された遅延回路の動作を第６図のタイミン
グチャート図に示す。入力端子501に入力信号601が供給
されると、該入力端子601は１段目単入力論理素子502に
よって反転され、１段目単入力論理素子502による遅延
時間620は入力信号601の１段目単入力論理素子出力602
との差である。よってこの遅延回路は１段目論理素子50
2と同様な回路503〜505を全部で４段直列に接続した構
成なので、出力端子510からの出力信号610は単入力論理
素子502の伝達遅延時間620をほぼ４倍した値621に等し
い時間だけ入力信号601から遅延していた。 ＜発明の解決しようとする問題点＞ 上述した従来の遅延回路は単入力論理素子をｎ（ｎは
整数）段直列の接続することにより遅延時間を発生させ
ていたので、遅延時間はハードウェア的に固定されてお
り、遅延回路の完成後に遅延時間を外部より変化させる
ことができず、さらに遅延回路で発生させられる遅延時
間は単入力論理素子の伝達遅延時間の整数倍でしかない
という問題点があった。 一般にディジタル集積回路を設計する際には信号の相
対スピードが問題となり、基準クロックを採用していな
い場合は、どちらか一方の信号ラインに遅延回路を設け
て信号を送らせる必要がある。その際、上記各単入力論
理素子の素子遅延時間だけでなく、配線、浮遊容量等に
よる遅延時間も考慮して遅延時間を設定しなければなら
ないが、ディジタル集積回路の動作周波数が高くなれば
なるほど、遅延時間の設定に許容される誤差範囲は狭く
なり、上記従来の遅延回路を使用した遅延時間の設定が
極めて困難になるうえ、製造上の誤差等により場合によ
っては相対スピードの関係が逆転してしまうこともあっ
た。 したがって本発明は上記従来例の問題点に鑑み、遅延
時間を任意に設定可能な遅延回路を提供することを目的
としている。 ＜問題点を解決するための手段＞ 本願発明は、直列接続された複数の遅延段を有し、各
遅延段は立ち上がり特性と立ち下がり特性の異なる論理
素子と、入力信号または前段からの出力信号が供給され
る入力端子と、制御信号が供給される制御端子と、後段
または外部に遅延信号を供給する出力端子を備えた遅延
回路に係り、その要旨は上記制御端子には各遅延段の遅
延時間を可変制御する可変電圧が供給されていることで
ある。 ＜作用および効果＞ 上記構成に係る遅延回路は可変電圧供給源から供給さ
れる電圧を変化させると、各論理素子の立上がり特性と
立下がり特性とがそれぞれシフトする。ところが各論理
素子の立上がり特性と立下がり特性とは互いに異なるの
で、それぞれのシフト量に差が発生し、この差に基づき
遅延時間を連続的に変化させることができる。したがっ
て本発明では遅延回路の完成後でも遅延時間の調整が可
能であり、しかも連続的に遅延時間を変化させることが
できる。 その結果、本発明に係る遅延回路を高周波数下で使用
しても相対スピードの逆転等の不都合を避けることがで
き、適用範囲を広げることもできる。 ＜実施例＞ 次に本発明の実施例について図面を参照しつつ説明す
る。 第１図は本発明の一実施例の原理を示した電気回路図
である。この回路図は、複数の２入力論理素子１〜ｎを
ｎ（ｎは整数）段直列に接続して構成されており、接合
型電界効果トランジスタ120〜129と接合型ダイオード15
1〜154で構成されている。１段目２入力論理素子１を例
にして２入力論理素子内部の構造を説明すると、この２
入力論理素子１は信号の反転と論理素子の閾値電圧を変
化させる前段部３（接合型電界効果トランジスタ120、1
21、122で構成）と次段の論理素子への入力レベルを調
整する後段部４（接合型電界効果トランジスタ123、124
と接合型ダイオード151、152で構成）を有している。前
段部３を構成するにあたっては、接合型電界効果トラン
ジスタ120と接合型電界効果トランジスタ121、122との
伝達コンダクタンスパラメータβの比によって、即ち、
各トランジスタのβの大小関係を適宜選択することによ
り、出力信号の立上がり時間がその立下がり時間より短
くなるように設定する。ここで、伝達コンダクタンスパ
ラメータβとは、トランジスタのゲート幅に比例し、ゲ
ート長に反比例する係数であり、このβの値が大きい程
トランジスタの電流駆動能力は増加する。第７（ａ）図
〜第７（ｃ）図を用いて、インバータを構成する負荷ト
ランジスタと駆動トランジスタの各βの大小関係によ
り、インバータの出力波形の立上がり時間と立下がり時
間が決定される理由を説明する。第７（ａ）図は、接合
型電界効果トランジスタ720と721で構成されるインバー
タである。このインバータの出力は、寄生容量CLを駆動
するものとする。トランジスタ720は負荷トランジスタ
であり、トランジスタ721は、そのゲートに入力信号VIN
が印加される駆動トランジスタである。第７（ａ）図の
トランジスタ720と721は、各々、第１図におけるトラン
ジスタ120と121に対応する。第７（ａ）図に示すインバ
ータにおいて、その出力がロウレベルからハイレベルに
変化する、即ち、出力波形が立上がる場合の等価回路を
第７（ｂ）図に示す。インバータを構成する負荷トラン
ジスタ720は、寄生容量CLを電流Ｉで充電することによ
り、出力が立上がる。電流Ｉの大きさは、トランジスタ
720のオン抵抗に反比例し、このオン抵抗はトランジス
タ720のβに反比例する。即ち、負荷トランジスタ720の
βを大きくするほど、出力波形の立上がり時間を短くす
ることができる。第７（ａ）図に示すインバータで、そ
の出力がハイレベルからロウレベルに変化する、即ち、
出力波形が立下がる場合の等価回路を第７（ｃ）図に示
す。インバータを構成する駆動トランジスタ721は、寄
生容量CLを電流I2で放電させることにより、出力が立下
がる。この時、トランジスタ721は、トランジスタ720か
らも電流I1を引き込むが、出力波形が立下がる時間は電
流I2の大きさに比例する。すでに述べたように、この電
流I2もトランジスタ721のβに比例するので、立上がり
時間を立下がり時間より早くするには、トランジスタ72
0のβをトランジスタ721のβより大きく設定すればよ
い。なお、負荷トランジスタ720の代わりに負荷抵抗を
用いた場合は、負荷抵抗の値を駆動トランジスタのオン
抵抗（導通抵抗）より小さく設定すればよいことは、オ
ンしているトランジスタを抵抗と見なせば、当然のこと
である。 第１図に示す２入力論理素子１〜ｎの閾値電圧が可変
である理由を説明する。第１図において、２入力論理素
子１のトランジスタ121には入力端子101が、トランジス
タ122には閾値電圧変更用電源191が、各々接続されてい
る。まず、可変電圧供給源191の電圧が低く、トランジ
スタ122が導通していない場合について検討する。この
時、２入力論理素子の閾値電圧は、トランジスタ120の
伝達コンダクタンスパラメータβとトランジスタ121の
βの比により決定される。具体的には、インバータを構
成する駆動トランジスタであるトランジスタ121のオン
抵抗と、負荷トランジスタであるトランジスタ120のオ
ン抵抗の比により決定される。トランジスタ122が導通
していない場合の２入力論理素子１の閾値電圧をVTHと
し、入力端子101に印加される入力電圧がロウレベルか
ら閾値電圧VTHになったとき、トランジスタ120から121
に流れる電流をI0とする。次に、閾値電圧変更用電源19
1の電圧でトランジスタ122がオンしているときを考え
る。この時、トランジスタ120からトランジスタ122に流
れる電流をI1とする。入力端子101への入力電圧が２入
力論理素子１の閾値電圧VTHを超えたか否かは、トラン
ジスタ120を流れる電流がI0を超えたか否かにより定ま
る。入力電圧がロウレベルで、トランジスタ121が電流
を引いていない時でも、すでにトランジスタ120にはI1
の電流が流れている。従って、トランジスタ120にI0の
電流を流すためには、トランジスタ121はI0−I1（＜
I0）だけ電流を流せばよい。これに必要なトランジスタ
121のゲートへの印加電圧、即ち、入力電圧はVTHより小
さくなる。従って、トランジスタ122を閾値電圧変更用
電源191で導通させることにより、２入力論理素子１の
閾値電圧を低下させることが可能となる。これは、見方
を変えれば、負荷トランジスタのオン抵抗と駆動トラン
ジスタのオン抵抗の比により決まるインバータの閾値電
圧を、駆動トランジスタのオン抵抗を可変電源で制御
（本願の実施例では、駆動トランジスタを２個並列接続
して、一方のオン抵抗を可変電源で制御することによ
り、可変とするものである。 この回路の動作を第２図のタイミングチャート図を用
いて説明する。入力端子101に入力信号200を入力すると
１段目２入力論理素子１の出力はタイミングチャート図
に示した通り、立下がり時間を長く、立上がり時間を短
くなるように波形を変化する出力を発生する。同図にお
いて、閾値電圧変更用電源191の電圧で、１段目からｎ
段目の２入力論理素子の閾値電圧を変化させる前の閾値
電圧を、閾値電圧270として示す。この時の１段目２入
力論理素子１の出力202を波線で示す。閾値電圧変更用
電源191の電圧を上げると、２入力論理素子の閾値電圧
は閾値電圧280に低下する。（第２図中、実線にて示
す。）この結果、２段目の２入力論理素子の閾値電圧が
閾値電圧270から280へ低下するため、２段目の２入力論
理素子への入力信号である出力202が、２段目の２入力
論理素子の閾値電圧を横切る時間が変化する。出力202
の立下がり波形に対しては、時間221だけ遅延時間を増
やす方向に働き、立ち上がり波形に対しては、逆に、時
間222だけ遅延時間を減らす方向に働く。したがって立
上がり時間と立下がり時間を同じにすると閾値電圧を上
述のように変えても、偶数段ごとに同じ遅延時間となっ
てしまうが、本実施例のように立下がり時間を短く、立
上がり時間を長く設定すると閾値電圧を変化させること
により遅延時間を連続的に変化させることができる。出
力端子110に表れる出力信号210はｎ段を奇数段とした場
合の出力信号である。可変電源による出力信号120の可
変可能遅延時間231、232は、閾値電圧の差による各段１
〜ｎの立下がり時間221と閾値電圧の差による各段１〜
ｎの立上がり時間222とに基づき発生し、閾値電圧によ
る可変可能遅延時間231、232に差が出るのは、入力端子
101に供給される入力信号200の閾値電圧の差によるもの
である。 次に第３図で本発明の一実施例の詳細な電気回路図を
示す。この回路図は第１図の回路図をｎ＝４段とした時
の回路であり、４つの２入力論理素子302〜305を有して
おり、接合型電界効果トランジスタ320〜339と接合型ダ
イオード351〜358とで構成されている。第４図に第３図
の回路図のタイミングチャート図を示す。このタイミン
グチャート図では、閾値電圧変更用電源191の電圧で、
２入力論理素子の閾値電圧を変化させる前の閾値電圧
を、閾値電圧470とし、その時の各論理素子の出力波形
を破線で示す。閾値電圧変更用電源191の電圧を上げた
時の論理素子の閾値電圧を480とし、その時の各論理素
子の出力波形を実線で表している。図において、閾値電
圧が470である場合、入力信号400が４つの２入力論理素
子302〜305を経て、出力端子310に出力410が現れるまで
の遅延時間は、入力信号400と閾値電圧470との交点から
出力410（破線の波形）が出力判定電圧（第４図中の出
力410の波形振幅の中点あたり）と交差する迄の時間で
ある。閾値電圧が480である場合の遅延時間は、入力信
号400が閾値電圧480と交差する時刻から、出力410（実
線の波形）がその出力判定電圧と交差するまでの時間で
ある。これらの遅延時間は、第６図における遅延時間62
1に対応し、本願発明の構成により遅延時間が閾値電圧
変更用電源191の電圧により可変であることがわかる。
第４図における出力波形410で見れば、電源191の電圧に
より可変可能遅延時間430分だけ調整でき、この遅延時
間は論理素子の段数に対応させて増加させることができ
る。また、従来例での遅延回路は論理素子を多段組み込
んで遅延時間を稼ぐことができる利点があるが、この実
施例でも偶数段ごとに入力端子301の入力信号400とほぼ
同じパルス幅となるため２入力論理素子を多段組み込む
ことによるパルス幅の減少、振幅の減衰は見られない。 以上説明したように本発明の一実施例は超高周波数帯
域において応答速度の速い接合型電界効果トランジスタ
と接合型ダイオードとによって構成されており、論理素
子の伝達遅延時間を利用し、論理素子の入力端子に可変
電圧を加えて論理素子の閾値電圧を変化させることによ
り、遅延時間を線形に変化させることができる利点があ
る。 またこの遅延回路をシステムに組み込み、外部より遅
延時間を変化させることにより、信号間のタイミングを
合わせることが容易にでき、さらに周波数に対する動作
余裕度が高くなる。
機及び計測機器等における超高速動作下で可変遅延時間
を発生可能な遅延回路に関するものである。 ＜従来の技術＞ 従来、この種の遅延回路は第５図の回路図に示されて
いるように複数の単入力論理素子501〜505を直列に接続
した構成となっており、接合型電界効果トランジスタ52
0〜535と接合型ダイオード551〜558で構成されている。 第５図に示された遅延回路の動作を第６図のタイミン
グチャート図に示す。入力端子501に入力信号601が供給
されると、該入力端子601は１段目単入力論理素子502に
よって反転され、１段目単入力論理素子502による遅延
時間620は入力信号601の１段目単入力論理素子出力602
との差である。よってこの遅延回路は１段目論理素子50
2と同様な回路503〜505を全部で４段直列に接続した構
成なので、出力端子510からの出力信号610は単入力論理
素子502の伝達遅延時間620をほぼ４倍した値621に等し
い時間だけ入力信号601から遅延していた。 ＜発明の解決しようとする問題点＞ 上述した従来の遅延回路は単入力論理素子をｎ（ｎは
整数）段直列の接続することにより遅延時間を発生させ
ていたので、遅延時間はハードウェア的に固定されてお
り、遅延回路の完成後に遅延時間を外部より変化させる
ことができず、さらに遅延回路で発生させられる遅延時
間は単入力論理素子の伝達遅延時間の整数倍でしかない
という問題点があった。 一般にディジタル集積回路を設計する際には信号の相
対スピードが問題となり、基準クロックを採用していな
い場合は、どちらか一方の信号ラインに遅延回路を設け
て信号を送らせる必要がある。その際、上記各単入力論
理素子の素子遅延時間だけでなく、配線、浮遊容量等に
よる遅延時間も考慮して遅延時間を設定しなければなら
ないが、ディジタル集積回路の動作周波数が高くなれば
なるほど、遅延時間の設定に許容される誤差範囲は狭く
なり、上記従来の遅延回路を使用した遅延時間の設定が
極めて困難になるうえ、製造上の誤差等により場合によ
っては相対スピードの関係が逆転してしまうこともあっ
た。 したがって本発明は上記従来例の問題点に鑑み、遅延
時間を任意に設定可能な遅延回路を提供することを目的
としている。 ＜問題点を解決するための手段＞ 本願発明は、直列接続された複数の遅延段を有し、各
遅延段は立ち上がり特性と立ち下がり特性の異なる論理
素子と、入力信号または前段からの出力信号が供給され
る入力端子と、制御信号が供給される制御端子と、後段
または外部に遅延信号を供給する出力端子を備えた遅延
回路に係り、その要旨は上記制御端子には各遅延段の遅
延時間を可変制御する可変電圧が供給されていることで
ある。 ＜作用および効果＞ 上記構成に係る遅延回路は可変電圧供給源から供給さ
れる電圧を変化させると、各論理素子の立上がり特性と
立下がり特性とがそれぞれシフトする。ところが各論理
素子の立上がり特性と立下がり特性とは互いに異なるの
で、それぞれのシフト量に差が発生し、この差に基づき
遅延時間を連続的に変化させることができる。したがっ
て本発明では遅延回路の完成後でも遅延時間の調整が可
能であり、しかも連続的に遅延時間を変化させることが
できる。 その結果、本発明に係る遅延回路を高周波数下で使用
しても相対スピードの逆転等の不都合を避けることがで
き、適用範囲を広げることもできる。 ＜実施例＞ 次に本発明の実施例について図面を参照しつつ説明す
る。 第１図は本発明の一実施例の原理を示した電気回路図
である。この回路図は、複数の２入力論理素子１〜ｎを
ｎ（ｎは整数）段直列に接続して構成されており、接合
型電界効果トランジスタ120〜129と接合型ダイオード15
1〜154で構成されている。１段目２入力論理素子１を例
にして２入力論理素子内部の構造を説明すると、この２
入力論理素子１は信号の反転と論理素子の閾値電圧を変
化させる前段部３（接合型電界効果トランジスタ120、1
21、122で構成）と次段の論理素子への入力レベルを調
整する後段部４（接合型電界効果トランジスタ123、124
と接合型ダイオード151、152で構成）を有している。前
段部３を構成するにあたっては、接合型電界効果トラン
ジスタ120と接合型電界効果トランジスタ121、122との
伝達コンダクタンスパラメータβの比によって、即ち、
各トランジスタのβの大小関係を適宜選択することによ
り、出力信号の立上がり時間がその立下がり時間より短
くなるように設定する。ここで、伝達コンダクタンスパ
ラメータβとは、トランジスタのゲート幅に比例し、ゲ
ート長に反比例する係数であり、このβの値が大きい程
トランジスタの電流駆動能力は増加する。第７（ａ）図
〜第７（ｃ）図を用いて、インバータを構成する負荷ト
ランジスタと駆動トランジスタの各βの大小関係によ
り、インバータの出力波形の立上がり時間と立下がり時
間が決定される理由を説明する。第７（ａ）図は、接合
型電界効果トランジスタ720と721で構成されるインバー
タである。このインバータの出力は、寄生容量CLを駆動
するものとする。トランジスタ720は負荷トランジスタ
であり、トランジスタ721は、そのゲートに入力信号VIN
が印加される駆動トランジスタである。第７（ａ）図の
トランジスタ720と721は、各々、第１図におけるトラン
ジスタ120と121に対応する。第７（ａ）図に示すインバ
ータにおいて、その出力がロウレベルからハイレベルに
変化する、即ち、出力波形が立上がる場合の等価回路を
第７（ｂ）図に示す。インバータを構成する負荷トラン
ジスタ720は、寄生容量CLを電流Ｉで充電することによ
り、出力が立上がる。電流Ｉの大きさは、トランジスタ
720のオン抵抗に反比例し、このオン抵抗はトランジス
タ720のβに反比例する。即ち、負荷トランジスタ720の
βを大きくするほど、出力波形の立上がり時間を短くす
ることができる。第７（ａ）図に示すインバータで、そ
の出力がハイレベルからロウレベルに変化する、即ち、
出力波形が立下がる場合の等価回路を第７（ｃ）図に示
す。インバータを構成する駆動トランジスタ721は、寄
生容量CLを電流I2で放電させることにより、出力が立下
がる。この時、トランジスタ721は、トランジスタ720か
らも電流I1を引き込むが、出力波形が立下がる時間は電
流I2の大きさに比例する。すでに述べたように、この電
流I2もトランジスタ721のβに比例するので、立上がり
時間を立下がり時間より早くするには、トランジスタ72
0のβをトランジスタ721のβより大きく設定すればよ
い。なお、負荷トランジスタ720の代わりに負荷抵抗を
用いた場合は、負荷抵抗の値を駆動トランジスタのオン
抵抗（導通抵抗）より小さく設定すればよいことは、オ
ンしているトランジスタを抵抗と見なせば、当然のこと
である。 第１図に示す２入力論理素子１〜ｎの閾値電圧が可変
である理由を説明する。第１図において、２入力論理素
子１のトランジスタ121には入力端子101が、トランジス
タ122には閾値電圧変更用電源191が、各々接続されてい
る。まず、可変電圧供給源191の電圧が低く、トランジ
スタ122が導通していない場合について検討する。この
時、２入力論理素子の閾値電圧は、トランジスタ120の
伝達コンダクタンスパラメータβとトランジスタ121の
βの比により決定される。具体的には、インバータを構
成する駆動トランジスタであるトランジスタ121のオン
抵抗と、負荷トランジスタであるトランジスタ120のオ
ン抵抗の比により決定される。トランジスタ122が導通
していない場合の２入力論理素子１の閾値電圧をVTHと
し、入力端子101に印加される入力電圧がロウレベルか
ら閾値電圧VTHになったとき、トランジスタ120から121
に流れる電流をI0とする。次に、閾値電圧変更用電源19
1の電圧でトランジスタ122がオンしているときを考え
る。この時、トランジスタ120からトランジスタ122に流
れる電流をI1とする。入力端子101への入力電圧が２入
力論理素子１の閾値電圧VTHを超えたか否かは、トラン
ジスタ120を流れる電流がI0を超えたか否かにより定ま
る。入力電圧がロウレベルで、トランジスタ121が電流
を引いていない時でも、すでにトランジスタ120にはI1
の電流が流れている。従って、トランジスタ120にI0の
電流を流すためには、トランジスタ121はI0−I1（＜
I0）だけ電流を流せばよい。これに必要なトランジスタ
121のゲートへの印加電圧、即ち、入力電圧はVTHより小
さくなる。従って、トランジスタ122を閾値電圧変更用
電源191で導通させることにより、２入力論理素子１の
閾値電圧を低下させることが可能となる。これは、見方
を変えれば、負荷トランジスタのオン抵抗と駆動トラン
ジスタのオン抵抗の比により決まるインバータの閾値電
圧を、駆動トランジスタのオン抵抗を可変電源で制御
（本願の実施例では、駆動トランジスタを２個並列接続
して、一方のオン抵抗を可変電源で制御することによ
り、可変とするものである。 この回路の動作を第２図のタイミングチャート図を用
いて説明する。入力端子101に入力信号200を入力すると
１段目２入力論理素子１の出力はタイミングチャート図
に示した通り、立下がり時間を長く、立上がり時間を短
くなるように波形を変化する出力を発生する。同図にお
いて、閾値電圧変更用電源191の電圧で、１段目からｎ
段目の２入力論理素子の閾値電圧を変化させる前の閾値
電圧を、閾値電圧270として示す。この時の１段目２入
力論理素子１の出力202を波線で示す。閾値電圧変更用
電源191の電圧を上げると、２入力論理素子の閾値電圧
は閾値電圧280に低下する。（第２図中、実線にて示
す。）この結果、２段目の２入力論理素子の閾値電圧が
閾値電圧270から280へ低下するため、２段目の２入力論
理素子への入力信号である出力202が、２段目の２入力
論理素子の閾値電圧を横切る時間が変化する。出力202
の立下がり波形に対しては、時間221だけ遅延時間を増
やす方向に働き、立ち上がり波形に対しては、逆に、時
間222だけ遅延時間を減らす方向に働く。したがって立
上がり時間と立下がり時間を同じにすると閾値電圧を上
述のように変えても、偶数段ごとに同じ遅延時間となっ
てしまうが、本実施例のように立下がり時間を短く、立
上がり時間を長く設定すると閾値電圧を変化させること
により遅延時間を連続的に変化させることができる。出
力端子110に表れる出力信号210はｎ段を奇数段とした場
合の出力信号である。可変電源による出力信号120の可
変可能遅延時間231、232は、閾値電圧の差による各段１
〜ｎの立下がり時間221と閾値電圧の差による各段１〜
ｎの立上がり時間222とに基づき発生し、閾値電圧によ
る可変可能遅延時間231、232に差が出るのは、入力端子
101に供給される入力信号200の閾値電圧の差によるもの
である。 次に第３図で本発明の一実施例の詳細な電気回路図を
示す。この回路図は第１図の回路図をｎ＝４段とした時
の回路であり、４つの２入力論理素子302〜305を有して
おり、接合型電界効果トランジスタ320〜339と接合型ダ
イオード351〜358とで構成されている。第４図に第３図
の回路図のタイミングチャート図を示す。このタイミン
グチャート図では、閾値電圧変更用電源191の電圧で、
２入力論理素子の閾値電圧を変化させる前の閾値電圧
を、閾値電圧470とし、その時の各論理素子の出力波形
を破線で示す。閾値電圧変更用電源191の電圧を上げた
時の論理素子の閾値電圧を480とし、その時の各論理素
子の出力波形を実線で表している。図において、閾値電
圧が470である場合、入力信号400が４つの２入力論理素
子302〜305を経て、出力端子310に出力410が現れるまで
の遅延時間は、入力信号400と閾値電圧470との交点から
出力410（破線の波形）が出力判定電圧（第４図中の出
力410の波形振幅の中点あたり）と交差する迄の時間で
ある。閾値電圧が480である場合の遅延時間は、入力信
号400が閾値電圧480と交差する時刻から、出力410（実
線の波形）がその出力判定電圧と交差するまでの時間で
ある。これらの遅延時間は、第６図における遅延時間62
1に対応し、本願発明の構成により遅延時間が閾値電圧
変更用電源191の電圧により可変であることがわかる。
第４図における出力波形410で見れば、電源191の電圧に
より可変可能遅延時間430分だけ調整でき、この遅延時
間は論理素子の段数に対応させて増加させることができ
る。また、従来例での遅延回路は論理素子を多段組み込
んで遅延時間を稼ぐことができる利点があるが、この実
施例でも偶数段ごとに入力端子301の入力信号400とほぼ
同じパルス幅となるため２入力論理素子を多段組み込む
ことによるパルス幅の減少、振幅の減衰は見られない。 以上説明したように本発明の一実施例は超高周波数帯
域において応答速度の速い接合型電界効果トランジスタ
と接合型ダイオードとによって構成されており、論理素
子の伝達遅延時間を利用し、論理素子の入力端子に可変
電圧を加えて論理素子の閾値電圧を変化させることによ
り、遅延時間を線形に変化させることができる利点があ
る。 またこの遅延回路をシステムに組み込み、外部より遅
延時間を変化させることにより、信号間のタイミングを
合わせることが容易にでき、さらに周波数に対する動作
余裕度が高くなる。
【図面の簡単な説明】
第１図は本発明の一実施例の原理を示す電気回路図、
第２図は第１図に示した遅延回路のタイミングチャート
図、 第３図は本発明の一実施例の詳細回路を示す電気回路
図、 第４図は第３図に示す遅延回路のタイミングチャート
図、 第５図は従来の遅延回路の電気回路図、 第６図は第５図に示す遅延回路のタイミングチャート
図、第７（ａ）図はインバータの基本回路図、第７
（ｂ）図は第７（ａ）図のインバータの出力が立上がる
時の等価回路図、第７（ｃ）図は第７（ａ）図のインバ
ータの出力が立下がる時の等価回路図である。 １〜ｎ……２入力論理素子、101、501、701……入力端
子、110、510……出力端子、120〜129、320〜339、72
0、721……接合型電界効果トランジスタ、 151〜154、351〜358……接合型ダイオード、 191、391……閾値電圧変更用可変電源、 192〜194、392〜394、592〜594、792、793……電源接続
用端子、 200……入力端子101の入力信号、 202、402……１段目２入力論理素子の出力、 403……２段目２入力論理素子の出力、 210……出力端子110の出力信号、 270、470……基準閾値電圧、 280、480……可変電源によって変化した閾値電圧、 400……入力端子301の入力信号、 404……３段目２入力論理素子の出力、 410……出力端子310の出力信号、 221……閾値電圧の差による立下がり時間、 222……閾値電圧の差による立上がり時間、 231、232、430……可変電源による可変可能遅延時間。
図、 第３図は本発明の一実施例の詳細回路を示す電気回路
図、 第４図は第３図に示す遅延回路のタイミングチャート
図、 第５図は従来の遅延回路の電気回路図、 第６図は第５図に示す遅延回路のタイミングチャート
図、第７（ａ）図はインバータの基本回路図、第７
（ｂ）図は第７（ａ）図のインバータの出力が立上がる
時の等価回路図、第７（ｃ）図は第７（ａ）図のインバ
ータの出力が立下がる時の等価回路図である。 １〜ｎ……２入力論理素子、101、501、701……入力端
子、110、510……出力端子、120〜129、320〜339、72
0、721……接合型電界効果トランジスタ、 151〜154、351〜358……接合型ダイオード、 191、391……閾値電圧変更用可変電源、 192〜194、392〜394、592〜594、792、793……電源接続
用端子、 200……入力端子101の入力信号、 202、402……１段目２入力論理素子の出力、 403……２段目２入力論理素子の出力、 210……出力端子110の出力信号、 270、470……基準閾値電圧、 280、480……可変電源によって変化した閾値電圧、 400……入力端子301の入力信号、 404……３段目２入力論理素子の出力、 410……出力端子310の出力信号、 221……閾値電圧の差による立下がり時間、 222……閾値電圧の差による立上がり時間、 231、232、430……可変電源による可変可能遅延時間。
Claims (1)
- (57)【特許請求の範囲】 １．直列接続された複数の論理素子を有する遅延回路に
おいて、該複数の論理素子の各々は、負荷素子と第１ト
ランジスタ及び該第１トランジスタと並列に接続された
第２トランジスタとを有し、前記負荷素子と前記第１ト
ランジスタの導通抵抗が異なることで該論理素子の立上
がり時間と立下がり時間は異なり、前記第１トランジス
タのゲートには入力信号または前段の前記論理素子から
の出力信号が供給され、前記第２トランジスタのゲート
には前記論理素子の閾値電圧を変化させるための可変電
圧が供給されることを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284801A JP2680810B2 (ja) | 1986-11-27 | 1986-11-27 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284801A JP2680810B2 (ja) | 1986-11-27 | 1986-11-27 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136713A JPS63136713A (ja) | 1988-06-08 |
| JP2680810B2 true JP2680810B2 (ja) | 1997-11-19 |
Family
ID=17683191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284801A Expired - Fee Related JP2680810B2 (ja) | 1986-11-27 | 1986-11-27 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680810B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622318B2 (ja) * | 1985-04-26 | 1994-03-23 | 株式会社日立製作所 | パルス遅延回路 |
-
1986
- 1986-11-27 JP JP61284801A patent/JP2680810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136713A (ja) | 1988-06-08 |
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