JPS5920196B2 - 双方向性シフトレジスタ - Google Patents
双方向性シフトレジスタInfo
- Publication number
- JPS5920196B2 JPS5920196B2 JP51090049A JP9004976A JPS5920196B2 JP S5920196 B2 JPS5920196 B2 JP S5920196B2 JP 51090049 A JP51090049 A JP 51090049A JP 9004976 A JP9004976 A JP 9004976A JP S5920196 B2 JPS5920196 B2 JP S5920196B2
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- input
- clocked logic
- shift register
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は記憶データを双方向に転送する機能をもつ双
方向性シフトレジスタに関する。
方向性シフトレジスタに関する。
データを保持しつつ転送するシフトレジスタは、一般に
複数段のフリップフロップを縦続接続して、ここに供給
されるクロック（シフトパルス）でデータを順次右ある
いは左に移動するようになつている。
複数段のフリップフロップを縦続接続して、ここに供給
されるクロック（シフトパルス）でデータを順次右ある
いは左に移動するようになつている。
近年、この種のシフトレジスタは電子回路システムで多
く使用されており、このなかでデータシフトを右および
左の双方向について行なえる機能が必要とされる場合が
あつた。従来の双方向性シフトレジスタは、第１図に示
される構成であり、４個のＪＫ型フリップフロップを縦
続接続して４ビットのシフトレジスタをなすとともに、
各フリップフロップの出力線を反対方向のフリツプフ０
ツプとの間にも接続してシフトコントロール信号（右シ
フト時゛゛１’’、左シフト時゛０’’）Ｒ／Ｌでアン
ドゲート、オアゲートを制御することにより、双方向の
転送機能が実現されていた。
く使用されており、このなかでデータシフトを右および
左の双方向について行なえる機能が必要とされる場合が
あつた。従来の双方向性シフトレジスタは、第１図に示
される構成であり、４個のＪＫ型フリップフロップを縦
続接続して４ビットのシフトレジスタをなすとともに、
各フリップフロップの出力線を反対方向のフリツプフ０
ツプとの間にも接続してシフトコントロール信号（右シ
フト時゛゛１’’、左シフト時゛０’’）Ｒ／Ｌでアン
ドゲート、オアゲートを制御することにより、双方向の
転送機能が実現されていた。
上記双方向性シフトレジスタは、各フリップフロップの
間にゲート回路が追加され、ここにビット毎のシフト方
向を切替えるゲート信号を供給する方式であるため、集
積回路化するにあたつてパターン配置が複雑化し、配線
面積が多くなる。
間にゲート回路が追加され、ここにビット毎のシフト方
向を切替えるゲート信号を供給する方式であるため、集
積回路化するにあたつてパターン配置が複雑化し、配線
面積が多くなる。
したがつて、チップサイズが大形化するのでシフトレジ
スタの機能が高まるとはいえ好ましくなかつた。この発
明は上記事情に鑑みなされたもので、少数のＭＯＳトラ
ンジスタで構成でき、クロック等の信号配線を整然と形
成できるようにし、集積回路化するうえで有利な双方向
性シフトレジスタを提供することを目的としている。
スタの機能が高まるとはいえ好ましくなかつた。この発
明は上記事情に鑑みなされたもので、少数のＭＯＳトラ
ンジスタで構成でき、クロック等の信号配線を整然と形
成できるようにし、集積回路化するうえで有利な双方向
性シフトレジスタを提供することを目的としている。
以下図面を参照してこの発明の一実施例を説明する。
第２図の双方向性シフトレジスタは、ＣＭＯＳクロツク
ドインバーターを一対互いに逆並列に接続するとともに
４段縦続接続して構成した２ビットのシフトレジスタで
ある。端子１は、右方向シフト時のデータ入力点である
と同時に左方向シフト時のデータ出力点である。端子２
は、右方向シフト時のデータ出力点であると同時に左方
向シフト時のデータ入力点である。第３図は上記ＣＭＯ
Ｓクロツクドインバータ３〜ハ１０の具体的構成を示す
図である。
ドインバーターを一対互いに逆並列に接続するとともに
４段縦続接続して構成した２ビットのシフトレジスタで
ある。端子１は、右方向シフト時のデータ入力点である
と同時に左方向シフト時のデータ出力点である。端子２
は、右方向シフト時のデータ出力点であると同時に左方
向シフト時のデータ入力点である。第３図は上記ＣＭＯ
Ｓクロツクドインバータ３〜ハ１０の具体的構成を示す
図である。
すなわち、電源ＶＤＤと接地との間にＰチヤネルＦＥＴ
ｌｌ，ｌ２とＮチヤネルＦＥＴｌ３，ｌ４とが直列に形
成され、入力データＩＮが外側のＦＥＴｌｌと１４のゲ
ートに供紹され、内側のＦＥＴｌ２，ｌ３の各ゲートは
データ転送用の制御端子１５，１６とそれぞれ接続され
ている。これは、第２図で論理記号で示されているもの
であつて、制御端子１５にクロツクパルスσ予を供給し
、制御端子１６にクロツクパルスＣＰを供紬することに
より、第２図のクロツクドインバータ３，１０と等価に
動作するものとなる。つまり入力データＩＮを反転して
クロツクパルスＣＰが０１ｎのタイミングで出力データ
０ＵＴとなすものである。第２図のクロツクドインバー
タ６，７は、制御端子１５，１６に供紬されるクロツク
パルスがそれぞれＣＰ，ＣＰとなつているから、クロツ
クパルスＣＰが３゛０５”のタイミングで入力データＩ
Ｎを反転して出力データとするものである。ところで、
第２図の双方向性シフトレジスタにおいて、ＣＭＯＳク
ロツクドインバータの論理記号で示されているもののう
ち５，９には、その制御端子１５にシフト方向選択信号
Ｒ／Ｌが供紬され、制御端子１６にその反転信号πアエ
が供紬されている。
ｌｌ，ｌ２とＮチヤネルＦＥＴｌ３，ｌ４とが直列に形
成され、入力データＩＮが外側のＦＥＴｌｌと１４のゲ
ートに供紹され、内側のＦＥＴｌ２，ｌ３の各ゲートは
データ転送用の制御端子１５，１６とそれぞれ接続され
ている。これは、第２図で論理記号で示されているもの
であつて、制御端子１５にクロツクパルスσ予を供給し
、制御端子１６にクロツクパルスＣＰを供紬することに
より、第２図のクロツクドインバータ３，１０と等価に
動作するものとなる。つまり入力データＩＮを反転して
クロツクパルスＣＰが０１ｎのタイミングで出力データ
０ＵＴとなすものである。第２図のクロツクドインバー
タ６，７は、制御端子１５，１６に供紬されるクロツク
パルスがそれぞれＣＰ，ＣＰとなつているから、クロツ
クパルスＣＰが３゛０５”のタイミングで入力データＩ
Ｎを反転して出力データとするものである。ところで、
第２図の双方向性シフトレジスタにおいて、ＣＭＯＳク
ロツクドインバータの論理記号で示されているもののう
ち５，９には、その制御端子１５にシフト方向選択信号
Ｒ／Ｌが供紬され、制御端子１６にその反転信号πアエ
が供紬されている。
またＣＭＯＳクロツクドインバータ４，８は、制御端子
１５にＲ／Ｌ、制御端子１６にＲ／Ｌが供紬されている
。これらクロツクドィンバータ４，５，８，９は、ＦＥ
Ｔｌ２，ｌ３を同時にオンあるいはオフするようにシフ
ト方向選択信号が供紬されているので、これらＦＥＴｌ
２，ｌ３がオンしている間はデータ入力１Ｎを単に反転
してデータ出力０ＵＴとしているのであり、これらＦＥ
Ｔｌ２，ｌ３がオフしている間はデータ出力０ＵＴはオ
ープン状態になつている。したがつて、今シフト方向選
択信号Ｒ／Ｌが１１ｎであれば、第２図のクロツクドイ
ンバータ４，８がインバータとして機能し、端子２から
みて奇数段目のクロツクドインバータは１０および６の
みが動作することになつて、端子２をデータ入力点とす
る左シフトのレジスタとしてデータ転送が行なわれる。
反対に、シフト方向選択信号Ｒ／Ｌが００れであれば、
右シフト機能をするシフトレジスタとなる。このように
第２図の実施例では、シフト方向選択信号Ｒ／Ｌのレベ
ルを切替えることにより右シノフト、左シフトの双方向
のデータ転送機能を実現でき、１ビツト当りのＦＥＴの
数も１６個と少なく、またパターン配置に規則性がある
ので配線等が複雑化しない。
１５にＲ／Ｌ、制御端子１６にＲ／Ｌが供紬されている
。これらクロツクドィンバータ４，５，８，９は、ＦＥ
Ｔｌ２，ｌ３を同時にオンあるいはオフするようにシフ
ト方向選択信号が供紬されているので、これらＦＥＴｌ
２，ｌ３がオンしている間はデータ入力１Ｎを単に反転
してデータ出力０ＵＴとしているのであり、これらＦＥ
Ｔｌ２，ｌ３がオフしている間はデータ出力０ＵＴはオ
ープン状態になつている。したがつて、今シフト方向選
択信号Ｒ／Ｌが１１ｎであれば、第２図のクロツクドイ
ンバータ４，８がインバータとして機能し、端子２から
みて奇数段目のクロツクドインバータは１０および６の
みが動作することになつて、端子２をデータ入力点とす
る左シフトのレジスタとしてデータ転送が行なわれる。
反対に、シフト方向選択信号Ｒ／Ｌが００れであれば、
右シフト機能をするシフトレジスタとなる。このように
第２図の実施例では、シフト方向選択信号Ｒ／Ｌのレベ
ルを切替えることにより右シノフト、左シフトの双方向
のデータ転送機能を実現でき、１ビツト当りのＦＥＴの
数も１６個と少なく、またパターン配置に規則性がある
ので配線等が複雑化しない。
したがつて、従来の双方向性シフトレジスタにくらべて
集積回路化するうえで有利であり、チツプ面積の縮少に
寄与する。上記実施例においてクロツク（シフトパルス
）ＣＰ，ＣＰは所定の位相差の２つのクロツクによつて
おきかえることができる。
集積回路化するうえで有利であり、チツプ面積の縮少に
寄与する。上記実施例においてクロツク（シフトパルス
）ＣＰ，ＣＰは所定の位相差の２つのクロツクによつて
おきかえることができる。
また、シフト方向選択信号Ｒ／ＬやクロツクＣＰを供給
すべく制御端子１５，１６は、第４図Ａ，ｂ，ｃに示す
様に電源側のＦＥＴのゲートと接続されていてもよい。
そして、双方向性のシフトレジスタのビツト数は、縦続
接続される一対のクロツクドインバータの段数に応じて
決定でき、また必ずしも偶数段とする必要はない。なお
、クリア入力端やプリセツト入力端を追加的に形成する
こと等は、通常のこの種のスタテイツク形のシフトレジ
スタで周知のものである。第５図は、この発明の他の実
施例を構成する単位クロツクド論理回路を示している。
すべく制御端子１５，１６は、第４図Ａ，ｂ，ｃに示す
様に電源側のＦＥＴのゲートと接続されていてもよい。
そして、双方向性のシフトレジスタのビツト数は、縦続
接続される一対のクロツクドインバータの段数に応じて
決定でき、また必ずしも偶数段とする必要はない。なお
、クリア入力端やプリセツト入力端を追加的に形成する
こと等は、通常のこの種のスタテイツク形のシフトレジ
スタで周知のものである。第５図は、この発明の他の実
施例を構成する単位クロツクド論理回路を示している。
このクロツクド論理回路は、データ転送機能部としてト
ランスミツシヨンゲートをＦＥＴ２ｌ，２２で構成し、
データ反転機能部としてＦＥＴ２３，２４でインバータ
を構成し、これらを入出力間に順次接続したものである
。ＦＥＴ２ｌのゲートにクロツクＣＰ（またはＲ／Ｌ）
を、ＦＥＴ２２のゲートにク０ツクＣＰ（または正７）
を供給するようにすれば、全体として第３図のクロツク
ドインバータと等価に作動するものとなる。したがつて
、この第５図のクロツクド論理回路を一対互いに逆並列
に接続するとともに複数段縦続接続すれば、前記実施例
と同様、シフト方向選択信号によつてシフト方向を切替
え得る双方向性シフトレジスタが実現できる。なお、上
記各実施例はいずれもＣＭＯＳ構成であるが、Ｐチヤネ
ルあるいはＮチヤネルの単チヤネルＦＥＴで構成するこ
とも可能である。
ランスミツシヨンゲートをＦＥＴ２ｌ，２２で構成し、
データ反転機能部としてＦＥＴ２３，２４でインバータ
を構成し、これらを入出力間に順次接続したものである
。ＦＥＴ２ｌのゲートにクロツクＣＰ（またはＲ／Ｌ）
を、ＦＥＴ２２のゲートにク０ツクＣＰ（または正７）
を供給するようにすれば、全体として第３図のクロツク
ドインバータと等価に作動するものとなる。したがつて
、この第５図のクロツクド論理回路を一対互いに逆並列
に接続するとともに複数段縦続接続すれば、前記実施例
と同様、シフト方向選択信号によつてシフト方向を切替
え得る双方向性シフトレジスタが実現できる。なお、上
記各実施例はいずれもＣＭＯＳ構成であるが、Ｐチヤネ
ルあるいはＮチヤネルの単チヤネルＦＥＴで構成するこ
とも可能である。
これら実施例は、電子式卓上計算機等の電子回路を集積
化するうえで極めて有用であり、とりわけＣＭＯＳ構成
とすることにより単にチツプ面積の縮小だけでなく、動
作の確実性が高まり、またＲ／Ｌを制御することにより
データを循環保持することも可能である。
化するうえで極めて有用であり、とりわけＣＭＯＳ構成
とすることにより単にチツプ面積の縮小だけでなく、動
作の確実性が高まり、またＲ／Ｌを制御することにより
データを循環保持することも可能である。
第１図は従来の双方向性シフトレジスタを示す回路構成
図、第２図はこの発明の一実施例を示す回路構成図、第
３図はクロツクド論理回路の一例を示す回路図、第４図
ａ−ｃおよび第５図はクロツクド論理回路の他の例を示
す回路図である。 １，２・・・・・・端子、３〜１０・・・・・・クロツ
クドインバータ。
図、第２図はこの発明の一実施例を示す回路構成図、第
３図はクロツクド論理回路の一例を示す回路図、第４図
ａ−ｃおよび第５図はクロツクド論理回路の他の例を示
す回路図である。 １，２・・・・・・端子、３〜１０・・・・・・クロツ
クドインバータ。
Claims (1)
- １ データ反転機能部とデータ転送機能部とによつて構
成され信号入出力端に入力端が接続される一方向の第１
クロツクド論理回路と、この第１クロツクド論理回路の
入、出力端間にそれぞれ出、入力端が接続されシフト方
向選択信号でデータの転送方向を制御する第２クロツク
ド論理回路と、上記第１クロツクド論理回路の出力端に
入力端が接続され上記シフト方向選択信号の反転信号で
データの転送方向を制御する第３クロツクド論理回路と
、この第３クロツクド論理回路の入、出力端間にそれぞ
れ出、入力端が接続され上記クロック信号の反転信号で
制御される第４クロツクド論理回路とから成る単位レジ
スタを縦続接続して構成したことを特徴とする双方向性
シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51090049A JPS5920196B2 (ja) | 1976-07-28 | 1976-07-28 | 双方向性シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51090049A JPS5920196B2 (ja) | 1976-07-28 | 1976-07-28 | 双方向性シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5315721A JPS5315721A (en) | 1978-02-14 |
| JPS5920196B2 true JPS5920196B2 (ja) | 1984-05-11 |
Family
ID=13987749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51090049A Expired JPS5920196B2 (ja) | 1976-07-28 | 1976-07-28 | 双方向性シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920196B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641577A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Stack register circuit |
| JPS6131437Y2 (ja) * | 1980-06-09 | 1986-09-12 | ||
| JPS5749375U (ja) * | 1980-09-04 | 1982-03-19 | ||
| JPS5750391A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Two-way shift register |
| JPH01122634U (ja) * | 1988-02-15 | 1989-08-21 | ||
| JPH0386394U (ja) * | 1989-12-23 | 1991-08-30 |
-
1976
- 1976-07-28 JP JP51090049A patent/JPS5920196B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5315721A (en) | 1978-02-14 |
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