JP2001344048A - インタフェース回路 - Google Patents
インタフェース回路Info
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- JP2001344048A JP2001344048A JP2000164414A JP2000164414A JP2001344048A JP 2001344048 A JP2001344048 A JP 2001344048A JP 2000164414 A JP2000164414 A JP 2000164414A JP 2000164414 A JP2000164414 A JP 2000164414A JP 2001344048 A JP2001344048 A JP 2001344048A
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Abstract
(57)【要約】
【課題】 後の設計変更にも対応することのできるイン
タフェース回路を実現する。 【解決手段】 図（ａ）に示されているように、インタ
フェース回路の入力段のバッファ２の入力側に、オン状
態においてプルアップ抵抗として作用するスイッチング
素子１を設けておく。このスイッチング素子１をオンオ
フさせるための制御端子（ＭＯＳトランジスタの場合、
ゲート端子）に外部から制御信号Ｓを与えてオンオフ制
御する。制御信号Ｓによってスイッチング素子１をオン
状態に制御すればプルアップ抵抗が接続された状態にな
り、オフ状態に制御すればプルアップ抵抗が接続されて
いない状態になるので、後の設計変更に対応できる。図
（ｂ）のプルダウン抵抗の場合も同様である。
タフェース回路を実現する。 【解決手段】 図（ａ）に示されているように、インタ
フェース回路の入力段のバッファ２の入力側に、オン状
態においてプルアップ抵抗として作用するスイッチング
素子１を設けておく。このスイッチング素子１をオンオ
フさせるための制御端子（ＭＯＳトランジスタの場合、
ゲート端子）に外部から制御信号Ｓを与えてオンオフ制
御する。制御信号Ｓによってスイッチング素子１をオン
状態に制御すればプルアップ抵抗が接続された状態にな
り、オフ状態に制御すればプルアップ抵抗が接続されて
いない状態になるので、後の設計変更に対応できる。図
（ｂ）のプルダウン抵抗の場合も同様である。
Description
【０００１】
【発明の属する技術分野】本発明はインタフェース回路
に関し、特に半導体集積回路に用いられるインタフェー
ス回路に関する。
に関し、特に半導体集積回路に用いられるインタフェー
ス回路に関する。
【０００２】
【従来技術】一般に、半導体集積回路の内部においてプ
ルアップ（ｐｕｌｌ ｕｐ）抵抗やプルダウン（ｐｕｌ
ｌ ｄｏｗｎ）抵抗を実現する場合、図８に示されてい
るように、抵抗器として作用するスイッチング素子１を
集積回路内に予め設けていた。本例では、バッファ２の
入力側にスイッチング素子１を設けている。バッファ２
は、図示せぬ他の回路の出力信号を伝達する信号ライン
１００に接続される。スイッチング素子１には、例え
ば、ＭＯＳトランジスタが用いられる。
ルアップ（ｐｕｌｌ ｕｐ）抵抗やプルダウン（ｐｕｌ
ｌ ｄｏｗｎ）抵抗を実現する場合、図８に示されてい
るように、抵抗器として作用するスイッチング素子１を
集積回路内に予め設けていた。本例では、バッファ２の
入力側にスイッチング素子１を設けている。バッファ２
は、図示せぬ他の回路の出力信号を伝達する信号ライン
１００に接続される。スイッチング素子１には、例え
ば、ＭＯＳトランジスタが用いられる。
【０００３】スイッチング素子１の一端（ＭＯＳトラン
ジスタを用いる場合、ソース端子）は信号ライン１００
に接続し、他端（同じく、ドレイン端子）は電源４又は
５に接続する。そして、スイッチング素子１の制御端子
（同じく、ゲート端子）に所定電圧３を与えて常にオン
状態にしておく。こうすることにより、同図（ａ）の場
合にはプルアップ抵抗を実現でき、同図（ｂ）の場合に
はプルダウン抵抗を実現できる。
ジスタを用いる場合、ソース端子）は信号ライン１００
に接続し、他端（同じく、ドレイン端子）は電源４又は
５に接続する。そして、スイッチング素子１の制御端子
（同じく、ゲート端子）に所定電圧３を与えて常にオン
状態にしておく。こうすることにより、同図（ａ）の場
合にはプルアップ抵抗を実現でき、同図（ｂ）の場合に
はプルダウン抵抗を実現できる。
【０００４】
【発明が解決しようとする課題】上述したようにスイッ
チング素子を用いたプルアップ抵抗又はプルダウン抵抗
を用いてセルを構成する場合、実際には構成素子がほと
んど同じなのに、プルアップ抵抗又はプルダウン抵抗の
あり／なしでセル種名が異なるものとして別々に取り扱
っていた。このため、ＣＡＥ（ｃｏｍｐｕｔｅｒ ａｉ
ｄｅｄ ｅｎｇｉｎｅｅｒｉｎｇ）のデータベースの容
量が大きなものになっていた。したがって、このデータ
ベースの容量をより小さくすることが望まれていた。
チング素子を用いたプルアップ抵抗又はプルダウン抵抗
を用いてセルを構成する場合、実際には構成素子がほと
んど同じなのに、プルアップ抵抗又はプルダウン抵抗の
あり／なしでセル種名が異なるものとして別々に取り扱
っていた。このため、ＣＡＥ（ｃｏｍｐｕｔｅｒ ａｉ
ｄｅｄ ｅｎｇｉｎｅｅｒｉｎｇ）のデータベースの容
量が大きなものになっていた。したがって、このデータ
ベースの容量をより小さくすることが望まれていた。
【０００５】また、半導体集積回路の設計後、一旦製品
が完成してしまうと、後から内部を変更することができ
ず、設計変更に対応することができない。すなわち、図
９（ａ）に示されているように、入力側信号ライン１０
０にプルアップ抵抗及びプルダウン抵抗がいずれも接続
されていないバッファ２を含む状態で製品が完成してし
まうと、後に同図（ｂ）に示されているようにプルアッ
プ抵抗Ｒが接続されている状態や、同図（ｃ）に示され
ているようにプルダウン抵抗Ｒを接続されている状態に
変更することはできない。逆に、同図（ｂ）又は（ｃ）
に示されている状態で製品が完成してしまうと、同図
（ａ）に示されている状態に変更することはできない。
が完成してしまうと、後から内部を変更することができ
ず、設計変更に対応することができない。すなわち、図
９（ａ）に示されているように、入力側信号ライン１０
０にプルアップ抵抗及びプルダウン抵抗がいずれも接続
されていないバッファ２を含む状態で製品が完成してし
まうと、後に同図（ｂ）に示されているようにプルアッ
プ抵抗Ｒが接続されている状態や、同図（ｃ）に示され
ているようにプルダウン抵抗Ｒを接続されている状態に
変更することはできない。逆に、同図（ｂ）又は（ｃ）
に示されている状態で製品が完成してしまうと、同図
（ａ）に示されている状態に変更することはできない。
【０００６】したがって、このような製品内部の変更が
必要になった場合は、その部分を使用しないか、又はそ
の製品を廃棄するという対策が採られる。このため、後
の設計変更にも対応できる回路構成の実現が望まれてい
た。
必要になった場合は、その部分を使用しないか、又はそ
の製品を廃棄するという対策が採られる。このため、後
の設計変更にも対応できる回路構成の実現が望まれてい
た。
【０００７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はＣＡＥのデー
タベースの容量をより小さくでき、また後の設計変更に
も対応することのできるインタフェース回路を提供する
ことである。
るためになされたものであり、その目的はＣＡＥのデー
タベースの容量をより小さくでき、また後の設計変更に
も対応することのできるインタフェース回路を提供する
ことである。
【０００８】
【課題を解決するための手段】本発明によるインタフェ
ース回路は、他の回路と電気的に接続される信号線を含
むインタフェース回路であって、一端が前記信号線に接
続され他端が所定電源に接続され、かつ、オン状態にお
いて所定抵抗値を有する抵抗器として作用するスイッチ
ング素子を含み、外部制御信号に応じて前記スイッチン
グ素子をオンオフ制御するようにしたことを特徴とす
る。
ース回路は、他の回路と電気的に接続される信号線を含
むインタフェース回路であって、一端が前記信号線に接
続され他端が所定電源に接続され、かつ、オン状態にお
いて所定抵抗値を有する抵抗器として作用するスイッチ
ング素子を含み、外部制御信号に応じて前記スイッチン
グ素子をオンオフ制御するようにしたことを特徴とす
る。
【０００９】本発明による他のインタフェース回路は、
他の回路と電気的に接続されるＮ本（Ｎは２以上の整
数、以下同じ）の信号線を含むインタフェース回路であ
って、前記Ｎ本の信号線に対応して設けられ対応する信
号線に一端が接続され他端が所定電源に接続され、か
つ、オン状態において所定抵抗値を有する抵抗器として
作用するＮ個のスイッチング素子と、このＮ個のスイッ
チング素子に一対一に対応して設けられ対応するスイッ
チング素子をオンオフ制御するための外部制御信号を与
えるＮ個のフリップフロップからなるＮ段シフトレジス
タとを含み、前記シフトレジスタに前記外部制御信号を
シフト入力するようにしたことを特徴とする。
他の回路と電気的に接続されるＮ本（Ｎは２以上の整
数、以下同じ）の信号線を含むインタフェース回路であ
って、前記Ｎ本の信号線に対応して設けられ対応する信
号線に一端が接続され他端が所定電源に接続され、か
つ、オン状態において所定抵抗値を有する抵抗器として
作用するＮ個のスイッチング素子と、このＮ個のスイッ
チング素子に一対一に対応して設けられ対応するスイッ
チング素子をオンオフ制御するための外部制御信号を与
えるＮ個のフリップフロップからなるＮ段シフトレジス
タとを含み、前記シフトレジスタに前記外部制御信号を
シフト入力するようにしたことを特徴とする。
【００１０】前記信号線に対してオン状態における抵抗
値の互いに異なる複数のスイッチング素子を設け、これ
ら複数のスイッチング素子を択一的にオン状態に制御す
るようにしても良い。なお、前記所定電源は、オン状態
にある前記スイッチング素子をプルアップ抵抗として動
作させるための電圧値か、オン状態にある前記スイッチ
ング素子をプルダウン抵抗として動作させるための電圧
値を出力することを特徴とする。
値の互いに異なる複数のスイッチング素子を設け、これ
ら複数のスイッチング素子を択一的にオン状態に制御す
るようにしても良い。なお、前記所定電源は、オン状態
にある前記スイッチング素子をプルアップ抵抗として動
作させるための電圧値か、オン状態にある前記スイッチ
ング素子をプルダウン抵抗として動作させるための電圧
値を出力することを特徴とする。
【００１１】また、前記スイッチング素子は、ＭＯＳト
ランジスタであり、そのゲート端子に前記外部制御信号
を印加する。前記シフトレジスタがシフト動作を行って
いるとき該シフトレジスタの出力について、対応するス
イッチング素子への入力を抑止する入力抑止手段を更に
設けても良い。前記入力抑止手段は、外部から入力され
る抑止信号を入力の１つとし、前記シフトレジスタの出
力を入力の他の１つとし、前記スイッチング素子に出力
を与えるゲート回路であることを特徴とする。なお、前
記シフトレジスタをシフト動作させるためのシフトクロ
ックは、外部から入力される。
ランジスタであり、そのゲート端子に前記外部制御信号
を印加する。前記シフトレジスタがシフト動作を行って
いるとき該シフトレジスタの出力について、対応するス
イッチング素子への入力を抑止する入力抑止手段を更に
設けても良い。前記入力抑止手段は、外部から入力され
る抑止信号を入力の１つとし、前記シフトレジスタの出
力を入力の他の１つとし、前記スイッチング素子に出力
を与えるゲート回路であることを特徴とする。なお、前
記シフトレジスタをシフト動作させるためのシフトクロ
ックは、外部から入力される。
【００１２】自回路自体の電源が所定電圧に達するまで
リセット信号を送出し続けるパワーオンリセット部と、
前記リセット信号が送出されている期間において前記シ
フトレジスタをシフト動作させるためのシフトクロック
を発生させるシフトクロック発生部とを更に設けても良
い。
リセット信号を送出し続けるパワーオンリセット部と、
前記リセット信号が送出されている期間において前記シ
フトレジスタをシフト動作させるためのシフトクロック
を発生させるシフトクロック発生部とを更に設けても良
い。
【００１３】要するに、オン状態においてプルアップ抵
抗又はプルダウン抵抗として動作するスイッチング素子
を設け、このスイッチング素子を外部からオンオフ制御
しているのである。このため、プルアップ抵抗又はプル
ダウン抵抗の接続／非接続状態に関わらず、同一のセル
として扱えるので、ＣＡＥデータベースの記憶容量を従
来より小さくすることができる。また、スイッチング素
子を外部からオンオフ制御して、プルアップ抵抗又はプ
ルダウン抵抗の接続／非接続状態を自由に変更できるの
で、後の設計変更にも対応できるのである。
抗又はプルダウン抵抗として動作するスイッチング素子
を設け、このスイッチング素子を外部からオンオフ制御
しているのである。このため、プルアップ抵抗又はプル
ダウン抵抗の接続／非接続状態に関わらず、同一のセル
として扱えるので、ＣＡＥデータベースの記憶容量を従
来より小さくすることができる。また、スイッチング素
子を外部からオンオフ制御して、プルアップ抵抗又はプ
ルダウン抵抗の接続／非接続状態を自由に変更できるの
で、後の設計変更にも対応できるのである。
【００１４】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。
【００１５】図１は本発明によるインタフェース回路の
実施の一形態を示すブロック図である。同図に示されて
いるように、本実施形態においては、インタフェース回
路を構成するバッファ回路２０内のバッファ２の入力側
に、オン状態においてプルアップ抵抗又はプルダウン抵
抗として作用するスイッチング素子１を設けておく。そ
して、このスイッチング素子１をオンオフさせるための
制御端子（ＭＯＳトランジスタの場合、ゲート端子）に
外部から制御信号Ｓを与えてオンオフ制御する。
実施の一形態を示すブロック図である。同図に示されて
いるように、本実施形態においては、インタフェース回
路を構成するバッファ回路２０内のバッファ２の入力側
に、オン状態においてプルアップ抵抗又はプルダウン抵
抗として作用するスイッチング素子１を設けておく。そ
して、このスイッチング素子１をオンオフさせるための
制御端子（ＭＯＳトランジスタの場合、ゲート端子）に
外部から制御信号Ｓを与えてオンオフ制御する。
【００１６】すなわち、同図（ａ）において、外部制御
信号Ｓによってスイッチング素子１をオン状態に制御す
れば、プルアップ抵抗がバッファ２の入力側に接続され
た状態にすることができる。逆に、外部制御信号Ｓによ
ってスイッチング素子１をオフ状態に制御すれば、プル
アップ抵抗が接続されていない状態にすることができ
る。
信号Ｓによってスイッチング素子１をオン状態に制御す
れば、プルアップ抵抗がバッファ２の入力側に接続され
た状態にすることができる。逆に、外部制御信号Ｓによ
ってスイッチング素子１をオフ状態に制御すれば、プル
アップ抵抗が接続されていない状態にすることができ
る。
【００１７】同様に、同図（ｂ）において、外部制御信
号Ｓによってスイッチング素子１をオン状態に制御すれ
ば、プルダウン抵抗がバッファ２の入力側に接続された
状態にすることができる。逆に、外部制御信号Ｓによっ
てスイッチング素子１をオフ状態に制御すれば、プルダ
ウン抵抗が接続されていない状態にすることができる。
号Ｓによってスイッチング素子１をオン状態に制御すれ
ば、プルダウン抵抗がバッファ２の入力側に接続された
状態にすることができる。逆に、外部制御信号Ｓによっ
てスイッチング素子１をオフ状態に制御すれば、プルダ
ウン抵抗が接続されていない状態にすることができる。
【００１８】スイッチング素子を複数設けておき、それ
らを別々にオンオフ制御しても良い。すなわち、同図
（ａ）に示されているスイッチング素子１と共に、同図
（ｂ）に示されているスイッチング素子１をもバッファ
２の入力側に設けておく。そして、それら両スイッチン
グ素子１をそれぞれ別々にオンオフ制御すれば、プルア
ップ抵抗及びプルダウン抵抗のいずれか一方もしくは両
方が接続されている状態又は両方とも接続されていない
状態にすることもできる。
らを別々にオンオフ制御しても良い。すなわち、同図
（ａ）に示されているスイッチング素子１と共に、同図
（ｂ）に示されているスイッチング素子１をもバッファ
２の入力側に設けておく。そして、それら両スイッチン
グ素子１をそれぞれ別々にオンオフ制御すれば、プルア
ップ抵抗及びプルダウン抵抗のいずれか一方もしくは両
方が接続されている状態又は両方とも接続されていない
状態にすることもできる。
【００１９】さらに、スイッチング素子を図２（ａ）に
示されているように、プルアップ抵抗として作用する複
数のスイッチング素子１−１及び１−２を設けても良
い。この場合、スイッチング素子１−１に対応する電源
４−１の電圧とスイッチング素子１−２に対応する電源
４−２の電圧とを異なる値にしておき、これらスイッチ
ング素子１−１及び１−２を制御信号Ｓ１、Ｓ２で択一
的にオン状態に制御すれば、インタフェース回路の用途
や入力側に接続される他の回路の仕様に適合することが
できる。電源４−１及び４−２の電圧値は同じにしてお
き、スイッチング素子１−１及び１−２となるトランジ
スタのサイズを異なるものにしておいても良い。
示されているように、プルアップ抵抗として作用する複
数のスイッチング素子１−１及び１−２を設けても良
い。この場合、スイッチング素子１−１に対応する電源
４−１の電圧とスイッチング素子１−２に対応する電源
４−２の電圧とを異なる値にしておき、これらスイッチ
ング素子１−１及び１−２を制御信号Ｓ１、Ｓ２で択一
的にオン状態に制御すれば、インタフェース回路の用途
や入力側に接続される他の回路の仕様に適合することが
できる。電源４−１及び４−２の電圧値は同じにしてお
き、スイッチング素子１−１及び１−２となるトランジ
スタのサイズを異なるものにしておいても良い。
【００２０】同様に、同図（ｂ）に示されているよう
に、プルダウン抵抗として作用する複数のスイッチング
素子１−１及び１−２を設けてオンオフ制御しても良
い。この場合も、スイッチング素子１−１に対応する電
源５−１の電圧と電源５−２の電圧とを異なる値にして
おき、これらスイッチング素子１−１及び１−２を制御
信号Ｓ１、Ｓ２で択一的にオン状態に制御すれば、イン
タフェース回路の用途や入力側に接続される他の回路の
仕様に適合することができる。電源５−１及び５−２の
電圧値は同じにしておき、スイッチング素子１−１及び
１−２となるトランジスタのサイズを異なるものにして
おいても良い。
に、プルダウン抵抗として作用する複数のスイッチング
素子１−１及び１−２を設けてオンオフ制御しても良
い。この場合も、スイッチング素子１−１に対応する電
源５−１の電圧と電源５−２の電圧とを異なる値にして
おき、これらスイッチング素子１−１及び１−２を制御
信号Ｓ１、Ｓ２で択一的にオン状態に制御すれば、イン
タフェース回路の用途や入力側に接続される他の回路の
仕様に適合することができる。電源５−１及び５−２の
電圧値は同じにしておき、スイッチング素子１−１及び
１−２となるトランジスタのサイズを異なるものにして
おいても良い。
【００２１】この図２に示されているように、複数種類
のプルアップ抵抗又はプルダウン抵抗を実現するための
スイッチング素子を予め用意しておけば、回路の電源が
オンの状態において、本インタフェース回路の入力側の
接続相手が変わった場合でも、プルアップ抵抗又はプル
ダウン抵抗の接続／非接続状態、更にはそれらの抵抗値
を自由に変更することができる。したがって、プルアッ
プ抵抗又はプルダウン抵抗の接続／非接続状態に関わら
ず、同一のセルとして扱うことができ、ＣＡＥデータベ
ースの記憶容量を従来より小さくすることができる。
のプルアップ抵抗又はプルダウン抵抗を実現するための
スイッチング素子を予め用意しておけば、回路の電源が
オンの状態において、本インタフェース回路の入力側の
接続相手が変わった場合でも、プルアップ抵抗又はプル
ダウン抵抗の接続／非接続状態、更にはそれらの抵抗値
を自由に変更することができる。したがって、プルアッ
プ抵抗又はプルダウン抵抗の接続／非接続状態に関わら
ず、同一のセルとして扱うことができ、ＣＡＥデータベ
ースの記憶容量を従来より小さくすることができる。
【００２２】以上のような図１及び図２に示されている
バッファ回路２０を用いる場合、各スイッチング素子を
オンオフ制御するための制御信号を与える必要がある。
このため、バッファ回路２０を多数用いる場合には、そ
れらに与える制御信号を入力するための制御端子が多数
必要になる。この場合、図３に示されているように、シ
フトレジスタを用いて制御信号を入力するように構成す
れば、制御端子数の増大を防ぐことができる。
バッファ回路２０を用いる場合、各スイッチング素子を
オンオフ制御するための制御信号を与える必要がある。
このため、バッファ回路２０を多数用いる場合には、そ
れらに与える制御信号を入力するための制御端子が多数
必要になる。この場合、図３に示されているように、シ
フトレジスタを用いて制御信号を入力するように構成す
れば、制御端子数の増大を防ぐことができる。
【００２３】すなわち、図３に示されているように、各
バッファ回路２−１〜２−Ｎ（Ｎは２以上の整数、以下
同じ）に一対一に対応するフリップフロップ６−１〜６
−Ｎを縦続接続してシフトレジスタを構成する。そし
て、このシフトレジスタにクロックＣＬＫを与えつつ制
御信号ＳｉｎをＮビットのデータとしてシリアル入力す
る。こうすることにより、各バッファ回路２−１〜２−
Ｎに対応するフリップフロップ６−１〜６−Ｎの保持内
容に応じて制御信号Ｓ−１〜Ｓ−Ｎが出力される。
バッファ回路２−１〜２−Ｎ（Ｎは２以上の整数、以下
同じ）に一対一に対応するフリップフロップ６−１〜６
−Ｎを縦続接続してシフトレジスタを構成する。そし
て、このシフトレジスタにクロックＣＬＫを与えつつ制
御信号ＳｉｎをＮビットのデータとしてシリアル入力す
る。こうすることにより、各バッファ回路２−１〜２−
Ｎに対応するフリップフロップ６−１〜６−Ｎの保持内
容に応じて制御信号Ｓ−１〜Ｓ−Ｎが出力される。
【００２４】よって、制御信号Ｓｉｎを構成するＮビッ
トのデータの内容を変更すれば、各バッファ回路２−１
〜２−Ｎについてプルアップ抵抗又はプルダウン抵抗の
接続状態を自由に設定することができる。このようにシ
フトレジスタを用いれば、バッファ回路の数が多い場合
であっても、制御信号Ｓｉｎを入力するための端子とク
ロックＣＬＫを入力するための端子とを設けておけば、
バッファ回路の数が増大しても制御端子を入力するため
の端子の数は増大しないというメリットがある。
トのデータの内容を変更すれば、各バッファ回路２−１
〜２−Ｎについてプルアップ抵抗又はプルダウン抵抗の
接続状態を自由に設定することができる。このようにシ
フトレジスタを用いれば、バッファ回路の数が多い場合
であっても、制御信号Ｓｉｎを入力するための端子とク
ロックＣＬＫを入力するための端子とを設けておけば、
バッファ回路の数が増大しても制御端子を入力するため
の端子の数は増大しないというメリットがある。
【００２５】なお、図３においては、インタフェース回
路の各入力端子Ｐ１〜ＰＮに対応する各信号線１００−
１〜１００−Ｎに対応して、バッファ回路２０−１〜２
０−Ｎが設けられている。各バッファ回路２０−１〜２
０−Ｎの出力は図示せぬ他の回路に入力されるものとす
る。
路の各入力端子Ｐ１〜ＰＮに対応する各信号線１００−
１〜１００−Ｎに対応して、バッファ回路２０−１〜２
０−Ｎが設けられている。各バッファ回路２０−１〜２
０−Ｎの出力は図示せぬ他の回路に入力されるものとす
る。
【００２６】ところで、図３に示されている構成では、
シフトレジスタがシフト動作を行っている最中において
も制御信号Ｓ−１〜Ｓ−Ｎがバッファ回路２０−１〜２
０−Ｎに印加されてしまう。すると、シフト動作中にお
いては、バッファ回路２０−１〜２０−Ｎについて、プ
ルアップ抵抗やプルダウン抵抗の接続／非接続状態が確
定せず、不要な信号がバッファ回路内の各バッファを介
して他の回路に入力されて不都合が生じることがある。
シフトレジスタがシフト動作を行っている最中において
も制御信号Ｓ−１〜Ｓ−Ｎがバッファ回路２０−１〜２
０−Ｎに印加されてしまう。すると、シフト動作中にお
いては、バッファ回路２０−１〜２０−Ｎについて、プ
ルアップ抵抗やプルダウン抵抗の接続／非接続状態が確
定せず、不要な信号がバッファ回路内の各バッファを介
して他の回路に入力されて不都合が生じることがある。
【００２７】したがって、シフトレジスタの保持内容が
最終的に確定した状態になったときに始めて制御信号Ｓ
−１〜Ｓ−Ｎをバッファ回路２０−１〜２０−Ｎに印加
するように制御する必要がある。このためには、図４に
示されているように、各制御信号Ｓ−１〜Ｓ−Ｎに対応
してゲートＧ１〜ＧＮを設け、各ゲートの２入力の一方
に印加するイネーブル信号ＥＮによって各バッファ回路
２０−１〜２０−２への制御信号の入力タイミングを制
御すれば良い。シフトレジスタを構成する各フリップフ
ロップ６−１〜６−Ｎに保持させるべきデータをシフト
入力するためには、Ｎビットのデータからなる制御信号
ＳｉｎをＮパルス分のクロックＣＬＫでシフトさせるこ
とになる。したがって、イネーブル信号ＥＮをＨレベル
にした状態（入力抑止状態）でクロックＣＬＫをＮパル
ス分入力し、このＮパルス分の入力が終了したタイミン
グでイネーブル信号ＥＮをＬレベルにして入力抑止を解
除すれば良い。このように、ゲートを設けてシフト動作
中は制御信号Ｓ−１〜Ｓ−Ｎの入力を抑止すれば、不要
な信号がバッファ回路内の各バッファを介して他の回路
に入力されないというメリットがある。
最終的に確定した状態になったときに始めて制御信号Ｓ
−１〜Ｓ−Ｎをバッファ回路２０−１〜２０−Ｎに印加
するように制御する必要がある。このためには、図４に
示されているように、各制御信号Ｓ−１〜Ｓ−Ｎに対応
してゲートＧ１〜ＧＮを設け、各ゲートの２入力の一方
に印加するイネーブル信号ＥＮによって各バッファ回路
２０−１〜２０−２への制御信号の入力タイミングを制
御すれば良い。シフトレジスタを構成する各フリップフ
ロップ６−１〜６−Ｎに保持させるべきデータをシフト
入力するためには、Ｎビットのデータからなる制御信号
ＳｉｎをＮパルス分のクロックＣＬＫでシフトさせるこ
とになる。したがって、イネーブル信号ＥＮをＨレベル
にした状態（入力抑止状態）でクロックＣＬＫをＮパル
ス分入力し、このＮパルス分の入力が終了したタイミン
グでイネーブル信号ＥＮをＬレベルにして入力抑止を解
除すれば良い。このように、ゲートを設けてシフト動作
中は制御信号Ｓ−１〜Ｓ−Ｎの入力を抑止すれば、不要
な信号がバッファ回路内の各バッファを介して他の回路
に入力されないというメリットがある。
【００２８】イネーブル信号ＥＮを外部から入力する代
わりに、Ｎ進カウンタ回路７を設け、回路内部でイネー
ブル信号ＥＮを生成しても良い。すなわち、図４の回路
構成では、ゲートを制御するためのイネーブル信号ＥＮ
を入力するための端子が必要となる。これに対し、図５
（ａ）に示されているように、Ｎ進カウンタ回路７を設
け、そのカウント値が「Ｎ」になったときにイネーブル
信号ＥＮをＬレベルに変化させるようにしても良い。
わりに、Ｎ進カウンタ回路７を設け、回路内部でイネー
ブル信号ＥＮを生成しても良い。すなわち、図４の回路
構成では、ゲートを制御するためのイネーブル信号ＥＮ
を入力するための端子が必要となる。これに対し、図５
（ａ）に示されているように、Ｎ進カウンタ回路７を設
け、そのカウント値が「Ｎ」になったときにイネーブル
信号ＥＮをＬレベルに変化させるようにしても良い。
【００２９】例えば、同図（ｂ）に示されているよう
に、クロックＣＬＫの遷移タイミングでカウントアップ
するカウンタ７１と、そのカウント値を入力とするナン
ドゲート７２とでカウンタ７を構成し、カウンタ７１の
カウント値がオール１（値「Ｎ」）になったときに、イ
ネーブル信号ＥＮをＬレベルにすれば良い。このよう
に、カウンタ７を設けて、そのカウント値に応じて全て
のゲートＧ１〜ＧＮを制御すれば、図４の場合と同様な
動作を実現でき、しかも端子数はより少なくて済むとい
うメリットがある。
に、クロックＣＬＫの遷移タイミングでカウントアップ
するカウンタ７１と、そのカウント値を入力とするナン
ドゲート７２とでカウンタ７を構成し、カウンタ７１の
カウント値がオール１（値「Ｎ」）になったときに、イ
ネーブル信号ＥＮをＬレベルにすれば良い。このよう
に、カウンタ７を設けて、そのカウント値に応じて全て
のゲートＧ１〜ＧＮを制御すれば、図４の場合と同様な
動作を実現でき、しかも端子数はより少なくて済むとい
うメリットがある。
【００３０】また、シフトレジスタについてのシフト入
力は、回路の通常動作時に限らず、パワーオンリセット
期間に行うこともできる。この場合、電源投入タイミン
グからリセット信号Ｒｅｓｅｔを出力し、このリセット
信号Ｒｅｓｅｔを所定時間経過後に出力断とする（リセ
ット状態を解除する）パワーオンリセット回路８と、リ
セット信号ＲｅｓｅｔがＬレベルの期間（リセット期
間）においてクロックＣＬＫを発生させるクロックジェ
ネレータ９とを追加すれば良い。パワーオンリセット回
路８は、当初リセット信号ＲｅｓｅｔをＬレベルとして
出力し、一定の基準電圧よりも電源電圧ＶＤＤの方が大
きくなったときにリセット信号ＲｅｓｅｔをＨレベルと
するように構成すれば良い。
力は、回路の通常動作時に限らず、パワーオンリセット
期間に行うこともできる。この場合、電源投入タイミン
グからリセット信号Ｒｅｓｅｔを出力し、このリセット
信号Ｒｅｓｅｔを所定時間経過後に出力断とする（リセ
ット状態を解除する）パワーオンリセット回路８と、リ
セット信号ＲｅｓｅｔがＬレベルの期間（リセット期
間）においてクロックＣＬＫを発生させるクロックジェ
ネレータ９とを追加すれば良い。パワーオンリセット回
路８は、当初リセット信号ＲｅｓｅｔをＬレベルとして
出力し、一定の基準電圧よりも電源電圧ＶＤＤの方が大
きくなったときにリセット信号ＲｅｓｅｔをＨレベルと
するように構成すれば良い。
【００３１】これらを追加すれば、図７に示されている
ように、電源電圧ＶＤＤが上昇し、パワーオンリセット
回路８が出力するリセット信号ＲｅｓｅｔがＬレベルの
期間において、クロックジェネレータ９からクロックＣ
ＬＫがＮパルス分出力される。これにより、上記と同様
にシフトレジスタを構成する各フリップフロップ６−１
〜６−Ｎにデータが保持され、制御信号Ｓ−１〜Ｓ−Ｎ
が各バッファ回路２０−１〜２０−Ｎに入力される。な
お、図７中のパワーオンリセット期間７０の長さによっ
て、図７中のクロックＣＬＫのパルス数が制限される。
このため、クロックＣＬＫのパルス数に応じてシフトレ
ジスタを構成するフリップフロップの接続段数を決定す
れば良い。
ように、電源電圧ＶＤＤが上昇し、パワーオンリセット
回路８が出力するリセット信号ＲｅｓｅｔがＬレベルの
期間において、クロックジェネレータ９からクロックＣ
ＬＫがＮパルス分出力される。これにより、上記と同様
にシフトレジスタを構成する各フリップフロップ６−１
〜６−Ｎにデータが保持され、制御信号Ｓ−１〜Ｓ−Ｎ
が各バッファ回路２０−１〜２０−Ｎに入力される。な
お、図７中のパワーオンリセット期間７０の長さによっ
て、図７中のクロックＣＬＫのパルス数が制限される。
このため、クロックＣＬＫのパルス数に応じてシフトレ
ジスタを構成するフリップフロップの接続段数を決定す
れば良い。
【００３２】なお、図６の回路構成に先述した図３〜図
５のいずれかの回路構成を追加しても良い。こうすれ
ば、パワーオンリセットの際には図６の回路構成によっ
てプルアップ抵抗又はプルダウン抵抗の接続／非接続状
態を設定でき、通常動作時（電源が立上がっている状
態）には図３〜図５のいずれかの回路構成によってプル
アップ抵抗又はプルダウン抵抗の接続／非接続状態を設
定できる。さらに、各バッファ回路内を図２に示されて
いるように構成しておけば、接続相手の仕様変更等にも
対応することができる。これらの場合には、図６の回路
構成におけるシフトレジスタの出力と、図３〜図５のい
ずれかの回路構成シフトレジスタの出力とをオアゲート
等を介して各バッファ回路２０−１〜２０−Ｎに入力す
れば良い。
５のいずれかの回路構成を追加しても良い。こうすれ
ば、パワーオンリセットの際には図６の回路構成によっ
てプルアップ抵抗又はプルダウン抵抗の接続／非接続状
態を設定でき、通常動作時（電源が立上がっている状
態）には図３〜図５のいずれかの回路構成によってプル
アップ抵抗又はプルダウン抵抗の接続／非接続状態を設
定できる。さらに、各バッファ回路内を図２に示されて
いるように構成しておけば、接続相手の仕様変更等にも
対応することができる。これらの場合には、図６の回路
構成におけるシフトレジスタの出力と、図３〜図５のい
ずれかの回路構成シフトレジスタの出力とをオアゲート
等を介して各バッファ回路２０−１〜２０−Ｎに入力す
れば良い。
【００３３】また、以上説明した各実施形態において
は、プルアップ抵抗又はプルダウン抵抗を、ＭＯＳトラ
ンジスタによって実現しているので、本インタフェース
回路の集積化が容易であるというメリットがある。
は、プルアップ抵抗又はプルダウン抵抗を、ＭＯＳトラ
ンジスタによって実現しているので、本インタフェース
回路の集積化が容易であるというメリットがある。
【００３４】
【発明の効果】以上説明したように本発明は、プルアッ
プ抵抗又はプルダウン抵抗を構成するスイッチング素子
を外部からオンオフ制御することにより、プルアップ抵
抗やプルダウン抵抗の有無に関わらず同じセル種名を使
用できるので、ＣＡＥのデータベースの容量をより小さ
くできるという効果がある。また、プルアップ抵抗又は
プルダウン抵抗を構成するスイッチング素子を外部制御
信号によってオンオフすることにより、後の設計変更に
も対応することのできるインタフェース回路を実現でき
るという効果がある。
プ抵抗又はプルダウン抵抗を構成するスイッチング素子
を外部からオンオフ制御することにより、プルアップ抵
抗やプルダウン抵抗の有無に関わらず同じセル種名を使
用できるので、ＣＡＥのデータベースの容量をより小さ
くできるという効果がある。また、プルアップ抵抗又は
プルダウン抵抗を構成するスイッチング素子を外部制御
信号によってオンオフすることにより、後の設計変更に
も対応することのできるインタフェース回路を実現でき
るという効果がある。
【図１】本発明の実施の一形態によるインタフェース回
路を構成するバッファ回路の構成図であり、（ａ）はプ
ルアップ抵抗を実現した場合、（ｂ）はプルダウン抵抗
を実現した場合である。
路を構成するバッファ回路の構成図であり、（ａ）はプ
ルアップ抵抗を実現した場合、（ｂ）はプルダウン抵抗
を実現した場合である。
【図２】図１中のバッファ回路内に複数の抵抗を実現し
た場合の構成図であり、（ａ）はプルアップ抵抗を実現
した場合、（ｂ）はプルダウン抵抗を実現した場合であ
る。
た場合の構成図であり、（ａ）はプルアップ抵抗を実現
した場合、（ｂ）はプルダウン抵抗を実現した場合であ
る。
【図３】図１のバッファ回路を用いて構成したインタフ
ェース回路の入力段の構成を示すブロック図である。
ェース回路の入力段の構成を示すブロック図である。
【図４】図１のバッファ回路を用いて構成したインタフ
ェース回路の入力段の他の構成を示すブロック図であ
る。
ェース回路の入力段の他の構成を示すブロック図であ
る。
【図５】（ａ）は図４の回路を改良した他のインタフェ
ース回路の入力段の他の構成を示すブロック図、（ｂ）
は（ａ）中のカウンタ回路の構成例を示す図である。
ース回路の入力段の他の構成を示すブロック図、（ｂ）
は（ａ）中のカウンタ回路の構成例を示す図である。
【図６】図１のバッファ回路を用いて構成したインタフ
ェース回路の入力段の他の構成を示すブロック図であ
り、パワーオンリセット時に設定する場合の構成を示す
図である。
ェース回路の入力段の他の構成を示すブロック図であ
り、パワーオンリセット時に設定する場合の構成を示す
図である。
【図７】図６の各部の動作を示す波形図である。
【図８】（ａ）は従来のインタフェース回路等に用いる
プルアップ抵抗の構成を示す図、（ｂ）は従来のインタ
フェース回路等に用いるプルダウン抵抗の構成を示す図
である。
プルアップ抵抗の構成を示す図、（ｂ）は従来のインタ
フェース回路等に用いるプルダウン抵抗の構成を示す図
である。
【図９】（ａ）はバッファを示し、（ｂ）はバッファの
入力側にプルアップ抵抗が付加された状態を示し、
（ｃ）はバッファの入力側にプルダウン抵抗が付加され
た状態を示す。
入力側にプルアップ抵抗が付加された状態を示し、
（ｃ）はバッファの入力側にプルダウン抵抗が付加され
た状態を示す。
１、１−１、１−２ スイッチング素子 ２ バッファ ４、４−１、４−２、５−１、５−２ 電源 ６−１〜６−Ｎ フリップフロップ ７ カウンタ回路 ８ パワーオンリセット回路 ９ クロックジェネレータ ２０，２０−１〜２０−Ｎ バッファ回路
Claims (10)
- 【請求項１】 他の回路と電気的に接続される信号線を
含むインタフェース回路であって、一端が前記信号線に
接続され他端が所定電源に接続され、かつ、オン状態に
おいて所定抵抗値を有する抵抗器として作用するスイッ
チング素子を含み、外部制御信号に応じて前記スイッチ
ング素子をオンオフ制御するようにしたことを特徴とす
るインタフェース回路。 - 【請求項２】 他の回路と電気的に接続されるＮ本（Ｎ
は２以上の整数、以下同じ）の信号線を含むインタフェ
ース回路であって、前記Ｎ本の信号線に対応して設けら
れ対応する信号線に一端が接続され他端が所定電源に接
続され、かつ、オン状態において所定抵抗値を有する抵
抗器として作用するＮ個のスイッチング素子と、このＮ
個のスイッチング素子に一対一に対応して設けられ対応
するスイッチング素子をオンオフ制御するための外部制
御信号を与えるＮ個のフリップフロップからなるＮ段シ
フトレジスタとを含み、前記シフトレジスタに前記外部
制御信号をシフト入力するようにしたことを特徴とする
インタフェース回路。 - 【請求項３】 前記信号線に対してオン状態における抵
抗値の互いに異なる複数のスイッチング素子を設け、こ
れら複数のスイッチング素子を択一的にオン状態に制御
するようにしたことを特徴とする請求項１又は２記載の
インタフェース回路。 - 【請求項４】 前記所定電源は、オン状態にある前記ス
イッチング素子をプルアップ抵抗として動作させるため
の電圧値を出力することを特徴とする請求項１〜３のい
ずれかに記載のインタフェース回路。 - 【請求項５】 前記所定電源は、オン状態にある前記ス
イッチング素子をプルダウン抵抗として動作させるため
の電圧値を出力することを特徴とする請求項１〜３のい
ずれかに記載のインタフェース回路。 - 【請求項６】 前記スイッチング素子は、ＭＯＳトラン
ジスタであり、そのゲート端子に前記外部制御信号を印
加するようにしたことを特徴とする請求項１〜５のいず
れかに記載のインタフェース回路。 - 【請求項７】 前記シフトレジスタがシフト動作を行っ
ているとき該シフトレジスタの出力について、対応する
スイッチング素子への入力を抑止する入力抑止手段を更
に含むこと特徴とする請求項２〜６のいずれかに記載の
インタフェース回路。 - 【請求項８】 前記入力抑止手段は、外部から入力され
る抑止信号を入力の１つとし、前記シフトレジスタの出
力を入力の他の１つとし、前記スイッチング素子に出力
を与えるゲート回路であることを特徴とする請求項７記
載のインタフェース回路。 - 【請求項９】 前記シフトレジスタをシフト動作させる
ためのシフトクロックは、外部から入力されることを特
徴とする請求項２〜８のいずれかに記載のインタフェー
ス回路。 - 【請求項１０】 自回路自体の電源が所定電圧に達する
までリセット信号を送出し続けるパワーオンリセット部
と、前記リセット信号が送出されている期間において前
記シフトレジスタをシフト動作させるためのシフトクロ
ックを発生させるシフトクロック発生部とを更に含むこ
とを特徴とする請求項２〜８のいずれかに記載のインタ
フェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164414A JP2001344048A (ja) | 2000-06-01 | 2000-06-01 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164414A JP2001344048A (ja) | 2000-06-01 | 2000-06-01 | インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001344048A true JP2001344048A (ja) | 2001-12-14 |
Family
ID=18668036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000164414A Withdrawn JP2001344048A (ja) | 2000-06-01 | 2000-06-01 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001344048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024100789A1 (ja) * | 2022-11-09 | 2024-05-16 | 三菱電機株式会社 | 半導体装置 |
-
2000
- 2000-06-01 JP JP2000164414A patent/JP2001344048A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024100789A1 (ja) * | 2022-11-09 | 2024-05-16 | 三菱電機株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |