JP2009017436A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、ＮＭＯＳトランジスタを介して流れる貫通電流によって、前段論理回路内部のトランジスタが劣化あるいは破壊される虞があった。
【解決手段】半導体装置は、第１の電源電圧に基づいて、データ信号を伝達するプリバッファと、第１の電源電圧とは異なる第２の電源電圧に基づいて、前記プリバッファによって伝達されたデータ信号を増幅して出力するメインバッファと、スイッチ制御信号に基づいて、前記プリバッファと前記メインバッファとの導通状態を制御するスイッチ部と、前記スイッチ制御信号の生成と、前記スイッチ制御信号の論理レベルの遷移に応じて、前記プリバッファの出力レベルを接地電位にするように前記プリバッファを制御する前記データ信号の生成とを行う制御回路とを有する。
【選択図】図１

Description

本発明は半導体装置に関し、特に入力又は出力バッファを備える半導体装置に関する。

近年、多種の半導体装置が存在することにより、これら半導体装置を接続する際に信号の振幅をそれぞれの半導体装置に入力レベル、出力レベルに併せて、レベルシフトすることが必要となる場面が増えている。そのため、半導体装置の入力バッファや出力バッファにレベルシフト機能を持たせる技術が注目されている。当該技術の例として、以下、ＵＳＢ２．０を用いて説明する。

パーソナルコンピュータと周辺機器とを接続するためのインターフェース規格として、ＵＳＢ２．０（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）が用いられている。このＵＳＢ２．０には、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）、ＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）及び、ＬＳ（Ｌｏｗ Ｓｐｅｅｄ）の３種類の転送モードが用意されている。特に、ＨＳモードでは、従来のＵＳＢ１．１と比較して格段に高速（４８０Ｍｂｐｓ）なデータ転送を実現することができる。図８は、ＨＳモードでデータ信号を転送するＨＳ回路と、ＦＳあるいはＬＳモードでデータ信号を転送するＦＳ／ＬＳ回路とを組み合わせたＵＳＢ入出力回路８０を示す図である。ＵＳＢ入出力回路８０は、ＨＳ出力回路８１、ＨＳ入力回路８２、ＦＳ／ＬＳ出力回路８３、ＦＳ／ＬＳ入力回路８４を有している。ＨＳ出力回路８１、ＦＳ／ＬＳ出力回路８３の出力及び、ＨＳ入力回路８２、ＦＳ／ＬＳ入力回路８４の入力は、入出力端子Ｄ＋、入出力端子Ｄ−でワイヤード接続されている。また、ＨＳ出力回路８１、ＨＳ入力回路８２、ＦＳ／ＬＳ出力回路８３、ＦＳ／ＬＳ入力回路８４それぞれには、データ入力端子ＤＡＴＡ、イネーブル端子ＥＮＡＢＬＥ、クロック入力端子ＣＬＯＣＫ、モード切替端子ＭＯＤＥが接続されている。このような構成によって、ＵＳＢ入出力回路８０は、入出力端子Ｄ＋、入出力端子Ｄからデータの入出力を行なうことができる。

図９は、図８に示すＵＳＢ入出力回路８０内部のＨＳ出力回路８１を示す図である。ロジック回路９１は、データ入力端子ＤＡＴＡに入力されるデータ信号ＤＳを入力し、モード切替信号ＭＳ及びクロック信号ＣＳに基づいたデータ信号ＤＳを出力する回路である。プリバッファ９２は、第１の電源電圧ＶＤＤ１に基づいて、ロジック回路９１によって出力されるデータ信号ＤＳを駆動する。遮断回路９３は、モード切替端子ＭＯＤＥに入力されるモード切替信号ＭＳに基づいて、プリバッファ９２とメインバッファ９４との導通状態を制御する。メインバッファ９４は、第１の電源電圧ＶＤＤ１より高い第２の電源電圧ＶＤＤ２に基づいて、プリバッファ９２によって出力されるデータ信号ＤＳを遮断回路を介して入力し、増幅して入出力端子Ｄ＋、Ｄ−に出力する。

この従来のＨＳ出力回路８１では、ＦＳ／ＬＳモードあるいはＨＳモードの動作を以下のように行っている。ＦＳ／ＬＳモードの場合（図１０、Ｔ０〜Ｔ１参照）、遮断回路９３は、例えば"Ｈ"レベルのモード切り替え信号ＭＳの入力に基づいてオフ状態となる。このため、遮断回路９３は、プリバッファ９２とメインバッファ９４との信号経路を遮断する。従って、メインバッファ９４に接続された入出力端子Ｄ＋、Ｄ−には、ＦＳ／ＬＳ回路によって出力された電圧が印加される（図８参照）。一方、ＨＳモードの場合（図１０、Ｔ１'〜Ｔ２参照）、遮断回路９３は、例えば"Ｌ"レベルのモード切替信号ＭＳの入力に基づいてオン状態となる。このため、プリバッファ９２によって出力されたデータ信号ＤＳは、遮断回路９３を介してメインバッファ９４へと入力される。

このように、従来のＨＳ出力回路８１では、モード切替信号ＭＳに基づいて、遮断回路９３をオン状態あるいはオフ状態とする。そして、ＨＳモード時には、データ入力端子ＤＡＴＡに入力されたデータ信号ＤＳをメインバッファ９４に接続された入出力端子Ｄ＋、Ｄ−に出力している。

なお、関連技術として、特許文献１には、第１の電源電圧で動作する前段の論理回路１２１と、第１の電源電圧より高い第２の電源電圧で動作する後段の論理回路１２２との間にスイッチＮ１２４が設けられた半導体装置が開示されている（図１２参照）。
アクセルソン、ジャン著、インサイトインターナショナル訳、ＵＳＢコンプリート、エスアイビー・アクセス（発売：株式会社 星雲社）、参考貢：Ｐ３８０ 第２１章 電気的インターフェース回路（ＵＳＢトランシーバー） 特開平１０−３０８０９８号公報

しかしながら、図９に示されたＨＳ出力回路８１では、ＦＳ／ＬＳモードからＨＳモードに切り替わるときに、プリバッファ９２から出力される信号にスパイク状のノイズが発生していた。図１１は、従来のＨＳ出力回路８１内部のプリバッファ９２、遮断回路９３、及びメインバッファ９４の一部を拡大した図である。メインバッファ９４内部のＰＭＯＳトランジスタＰ９４には、寄生容量Ｃが形成されている。ここで、ＦＳ／ＬＳモードからＨＳモードに切り替わる場合、ＰＭＯＳトランジスタＰ９５及びＮＭＯＳトランジスタＮ９３によって構成されているトランスファゲートはオフ状態からオン状態へと切り替わる。このため、ＰＭＯＳトランジスタＰ９４のゲートにかかる電圧は第２の電源電圧ＶＤＤ２から第２の電源電圧より低い第１の電源電圧ＶＤＤ１へ遷移する。よって寄生容量Ｃに蓄積された電荷は、トランスファゲートを介してインバータＩＮＶ９２へと流れる。このときインバータＩＮＶ９２には、ロジック回路９１によって出力された"Ｌ"レベルの信号が入力されている。このため、インバータＩＮＶ９２のＰＭＯＳトランジスタＰ９２はオン状態である。従って、寄生容量Ｃに蓄積された電荷は、ＰＭＯＳトランジスタＰ９２を介して、第１の電源電圧ＶＤＤ１へと流れてしまう。すなわち、図１０に示すＴ１〜Ｔ１'の期間では、この逆流電流によって、インバータＩＮＶ９２から出力される信号の電圧が上昇する。このときに発生するスパイク状のノイズは、ＮＭＯＳトランジスタＮ９２の耐圧を超えて、ＮＭＯＳトランジスタＮ９２の特性劣化あるいは破壊を引き起こすことになる。特に、ＮＭＯＳトランジスタＮ９２を含むＩＮＶ９２が電源ＶＤＤ１（ＶＤＤ２よりも低いものとする）に対応した耐圧で設計されている場合に、劣化あるいは破壊のおそれは顕著となる。

また、特許文献１に記載の半導体装置においても、前段の論理回路１２１から後段の論理回路１２２に"Ｈ"レベルの信号を伝達する場合、第２の電源電圧から第１の電源電圧に向かって逆流電流が生じ、スパイクノイズが発生し、上述と同様の課題が発生する。

本発明の一態様による半導体装置は、第１の電源電圧に基づいて、データ信号を伝達するプリバッファと、第１の電源電圧とは異なる第２の電源電圧に基づいて、前記プリバッファによって伝達されたデータ信号を増幅して出力するメインバッファと、スイッチ制御信号に基づいて、前記プリバッファと前記メインバッファとの導通状態を制御するスイッチ部と、前記スイッチ制御信号の生成と、前記スイッチ制御信号の論理レベルの遷移に応じて、前記プリバッファの出力レベルを接地電位にするようにする前記データ信号の生成とを行う制御回路とを有する。

本発明によれば、制御回路によって生成されたデータ信号をプリバッファに入力し、プリバッファの出力レベルを接地電位にすることによって、トランジスタの破壊あるいは劣化を防止することが可能な半導体装置を提供することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態に関わる半導体装置（以下、ＨＳ出力回路と称す）１００を示す図である。図１に示すように、本実施の形態のＨＳ出力回路１００は、制御回路１０、プリバッファ２０、スイッチ部（以下、遮断回路と称す）３０、メインバッファ４０、レベルシフタ１、インバータＩＮＶ１を有している。

制御回路１０は、遮断回路３０の開閉状態の制御及び開閉タイミングの制御を行なうためのスイッチ制御信号を生成する。また、制御回路１０は、遮断回路３０の開閉状態に応じたプリバッファへ入力する信号の生成を制御する。プリバッファ２０は、第１の電源電圧に基づいて、データ入力端子に入力されるデータ信号ＤＳを伝達する回路である。遮断回路３０は、モード切替信号ＭＳに基づいて、プリバッファ２０とメインバッファ４０との導通状態を制御する回路である。メインバッファ４０は、第１の電源電圧よりも高い第２電源電圧に基づいて、プリバッファ２０によって伝達されたデータ信号ＤＳを増幅して、入出力端子Ｄ＋、入出力端子Ｄ−に出力する回路である。以下、図１を参照して本ＨＳ出力回路１００の個々のブロックについて詳細に説明する。

制御回路１０は、ロジック回路１１及びスイッチ制御回路１２によって構成されている。ロジック回路１１は、フリップフロップ回路ＦＦ１１〜ＦＦ１３、インバータＩＮＶ１１〜ＩＮＶ１３を有している。フリップフロップ回路ＦＦ１１の入力にはデータ入力端子ＤＡＴＡが接続され、フリップフロップ回路ＦＦ１２の入力にはインバータＩＮＶ１１を介してデータ入力端子ＤＡＴＡが接続されている。また、フリップフロップ回路ＦＦ１３の入力には、インバータＩＮＶ１２を介してイネーブル端子ＥＮＡＢＬＥが接続されている。フリップフロップ回路ＦＦ１１〜ＦＦ１３の出力Ｑの接続に関しては、後述するスイッチ制御回路１２の構成と併せて説明する。また、フリップフロップ回路ＦＦ１１〜ＦＦ１３のクロック部には、クロック端子ＣＬＯＣＫが接続され、リセット部にはインバータＩＮＶ１３を介してモード切替端子ＭＯＤＥが接続されている。

スイッチ制御回路１２は、反転論理積回路（以下、ＮＡＮＤ回路と称す）４、５、インバータＩＮＶ２１〜ＩＮＶ２３、レベルシフタ２、遅延調整回路３を有している。レベルシフタ２の入力はレベルシフタ１を介してモード切替端子ＭＯＤＥに接続され、出力はインバータＩＮＶ２３を介してＮＡＮＤ回路４及びＮＡＮＤ回路５の入力に接続されている。また、ＮＡＮＤ回路４の入力には、インバータＩＮＶ２１を介してフリップフロップ回路ＦＦ１１の出力Ｑが接続され、ＮＡＮＤ回路５の入力には、インバータＩＮＶ２２を介してフリップフロップ回路ＦＦ１２の出力Ｑが接続されている。また、ＮＡＮＤ回路４及びＮＡＮＤ回路５の出力Ｑの接続に関しては、後述するプリバッファ３０の構成と併せて説明する。また、遅延調整回路３の入力はレベルシフタ１を介してモード切替端子ＭＯＤＥに接続され、出力は遮断回路３０に接続されている。

プリバッファ２０は、インバータＩＮＶ３１〜ＩＮＶ３３を有している。インバータＩＮＶ３１、インバータＩＮＶ３２の入力はそれぞれ、ＮＡＮＤ回路４の出力、ＮＡＮＤ回路５の出力に接続され、インバータＩＮＶ３３の入力はフリップフロップ回路ＦＦ１３の出力Ｑに接続されている。また、インバータＩＮＶ３１〜ＩＮＶ３３の出力の接続に関しては、後述する遮断回路３０の構成と併せて説明する。プリバッファ２０を構成するインバータＩＮＶ３１〜ＩＮＶ３３は第１の電源電圧ＶＤＤ１に接続されている。

遮断回路３０は、ＰＭＯＳトランジスタＰ１〜Ｐ６、ＮＭＯＳトランジスタＮ１〜Ｎ３を有している。ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１はトランスファゲートＴＧ１を構成している。ＮＭＯＳトランジスタＮ１のドレインとＰＭＯＳトランジスタＰ１のドレインは共通に接続され、ＮＭＯＳトランジスタＮ１のソースとＰＭＯＳトランジスタＰ１のソースは共通に接続されている。また、トランスファゲートＴＧ１の入力にはインバータＩＮＶ３１の出力が接続されている。ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２はトランスファゲートＴＧ２を構成している。ＮＭＯＳトランジスタＮ２のドレインとＰＭＯＳトランジスタＰ２のドレインは共通に接続され、ＮＭＯＳトランジスタＮ２のソースとＰＭＯＳトランジスタＰ２のソースは共通に接続されている。また、トランスファゲートＴＧ２の入力にはインバータＩＮＶ３２の出力が接続されている。ＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３はトランスファゲートＴＧ３を構成している。ＮＭＯＳトランジスタＮ３のドレインとＰＭＯＳトランジスタＰ３のドレインは共通に接続され、ＮＭＯＳトランジスタＮ３のソースとＰＭＯＳトランジスタＰ３のソースは共通に接続されている。また、トランスファゲートＴＧ３の入力にはインバータＩＮＶ３３の出力が接続されている。また、トランスゲートＴＧ１〜ＴＧ３の出力に関しては、後述するメインバッファ４０の構成と併せて説明する。

ＮＭＯＳトランジスタＮ１〜Ｎ３のゲートにはインバータＩＮＶ１を介して遅延調整回路３の出力が接続され、ＰＭＯＳトランジスタＰ１〜Ｐ３のゲートには遅延調整回路３の出力が接続されている。

ＰＭＯＳトランジスタＰ４〜Ｐ６のソースは第２の電源電圧ＶＤＤ２（＞第１の電源電圧ＶＤＤ１）に接続され、ゲートはインバータＩＮＶ１を介して遅延調整回路３の出力に接続されている。ＰＭＯＳトランジスタＰ４のドレインは、トランスファゲートＴＧ１の出力とメインバッファ４０内部のＰＭＯＳトランジスタＰ７のゲートとの間のノードに接続されている。また、ＰＭＯＳトランジスタＰ５のドレインは、トランスファゲートＴＧ２の出力とメインバッファ４０内部のＰＭＯＳトランジスタＰ８のゲートとの間のノードに接続されている。また、ＰＭＯＳトランジスタＰ６のドレインは、トランスファゲートＴＧ３の出力とメインバッファ４０内部のＰＭＯＳトランジスタＰ９のゲートとの間のノードに接続されている。

メインバッファ４０は、ＰＭＯＳトランジスタＰ７〜Ｐ９、抵抗Ｒ１、Ｒ２、電流源Ｉｓを有している。ＰＭＯＳトランジスタＰ７及びＰ８は差動回路を構成している。ＰＭＯＳトランジスタＰ７のドレインは入出力端子Ｄ＋に接続され、ＰＭＯＳトランジスタＰ８のドレインは入出力端子Ｄ−に接続されている。また、ＰＭＯＳトランジスタＰ７及びＰ８のソースは電流源Ｉｓを介して第２の電源電圧ＶＤＤ２（＞第１の電源電圧ＶＤＤ１）に接続されている。ＰＭＯＳトランジスタＰ７のゲートはトランスファゲートＴＧ１の出力に接続され、ＰＭＯＳトランジスタＰ８のゲートはトランスファゲートＴＧ２の出力に接続されている。ＰＭＯＳトランジスタＰ９のソースは、電流源Ｉｓを介して第２の電源電圧ＶＤＤ２に接続され、ドレインは接地電位に接続されている。ＰＭＯＳトランジスタＰ９のゲートはトランスファゲートＴＧ３の出力に接続されている。抵抗Ｒ１の一端はＰＭＯＳトランジスタＰ８のドレインと入出力端子Ｄ−との間のノードに接続され、他端は接地電位に接続されている。また、抵抗Ｒ２の一端はＰＭＯＳトランジスタＰ７のドレインと入出力端子Ｄ＋との間のノードに接続され、他端は接地電位に接続されている。

図２は、図１に示されたＨＳ出力回路１００における各部の波形を示すタイミングチャートである。以下、図１及び図２を参照して本実施の形態のＨＳ出力回路１００の動作についてより詳細に説明する。

まず、ＦＳ／ＬＳモードの動作について説明する（図２、Ｔ０〜Ｔ１、Ｔ２〜Ｔ３参照）。モード切替端子ＭＯＤＥに入力されるモード切替信号ＭＳは、"Ｈ"レベルである。この"Ｈ"レベルのモード切替信号ＭＳは、インバータＩＮＶ１３を介してフリップフロップ回路ＦＦ１１〜ＦＦ１３それぞれのリセット端子へと入力される。このため、フリップフロップ回路ＦＦ１１〜ＦＦ１３は、リセットされる。従って、フリップフロップ回路ＦＦ１１〜ＦＦ１３から出力されるデータ信号ＤＳは"Ｌ"レベルとなる。

フリップフロップ回路ＦＦ１１によって出力されたデータ信号ＤＳは、インバータＩＮＶ２１を介して反転され、ＮＡＮＤ回路４へと入力される。一方、モード切替端子ＭＯＤＥに入力されたモード切替信号ＭＳは、インバータＩＮＶ２３を介して反転され（図２、ＴａにおけるノードＥ参照）、ＮＡＮＤ回路４へと入力される。このため、ＮＡＮＤ回路４から出力されるデータ信号ＤＳは、"Ｈ"レベルとなる。（図２、ＴａにおけるノードＡ'参照）。ＮＡＮＤ回路４によって出力されたデータ信号ＤＳは、インバータＩＮＶ３１へと入力される。このため、インバータＩＮＶ３１から出力されるデータ信号ＤＳは、"Ｌ"レベルとなる（図２、ＴａにおけるノードＢ＋参照）。

一方、フリップフロップ回路ＦＦ１２によって出力されたデータ信号ＤＳは、インバータＩＮＶ２２を介して反転され、ＮＡＮＤ回路５へと入力される。一方、モード切替端子ＭＯＤＥに入力されたモード切替信号ＭＳは、インバータＩＮＶ２３を介して反転され、ＮＡＮＤ回路５へと入力される。このため、ＮＡＮＤ回路５から出力されるデータ信号ＤＳは、"Ｈ"レベルとなる。ＮＡＮＤ回路５によって出力されたデータ信号ＤＳは、インバータＩＮＶ３２へと入力される。このため、ＩＮＶ３２から出力されるデータ信号ＤＳは"Ｌ"レベルとなる。

また、モード切替端子ＭＯＤＥに入力されたモード切替信号ＭＳは、遅延調整回路３へと入力される。遅延調整回路３は、このモード切替信号ＭＳの入力に基づいて、スイッチ制御信号を生成する。このスイッチ制御信号は、トランスファゲートＴＧ１〜ＴＧ３を構成するＰＭＯＳトランジスタＰ１〜Ｐ３のゲートへと入力される。また、スイッチ制御信号は、インバータＩＮＶ１を介して反転し、トランスファゲートを構成するＮＭＯＳトランジスタＮ１〜Ｎ３のゲートへと入力される。このため、トランスファゲートＴＧ１〜ＴＧ３はオフ状態となる。すなわち、プリバッファ２０内部のインバータＩＮＶ３１及びＩＮＶ３２によって出力されるデータ信号ＤＳ及びインバータＩＮＶ３３によって出力されるイネーブル信号ＥＳは遮断される。

インバータＩＮＶ１から出力されるスイッチ制御信号は"Ｌ"レベルである。このスイッチ制御信号は、ＰＭＯＳトランジスタＰ４〜Ｐ６のゲートへと入力される。このため、ＰＭＯＳトランジスタＰ４〜Ｐ６はオン状態となる。よって、ＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６のそれぞれに接続されたメインバッファ４０内部のＰＭＯＳトランジスタＰ７、Ｐ８、Ｐ９のゲートには、電源電圧ＶＤＤ２が接続される。すなわち、ＦＳ／ＬＳモードにおいて、メインバッファ４０の入力は、第２の電源電圧（例えば３．３Ｖ）に固定される（図２、ＴａにおけるノードＣ参照）。また、ＰＭＯＳトランジスタＰ７〜Ｐ９のゲートには"Ｈ"レベルの信号（電源電圧ＶＤＤ２）が入力されるため、ＰＭＯＳトランジスタＰ７〜Ｐ９はオフ状態となる。従って、メインバッファ４０からの出力は停止される。この場合、入出力端子Ｄ＋には、ＦＳ／ＬＳ出力回路（図８参照）によって出力される、例えば３．３Ｖの信号が印加される（図２、ＴａにおけるノードＤ＋参照）。

このように、ＦＳ／ＬＳモードでは、モード切替信号ＭＳに応じて生成されたスイッチ制御信号に基づいて、遮断回路３０は、プリバッファ２０とメインバッファ４０との接続を遮断状態とする。この場合、スイッチ制御回路１２から入力したデータ信号ＤＳに基づいて、インバータＩＮＶ３１、３２から出力されるデータ信号ＤＳは、"Ｌ"レベルとなる。さらに、メインバッファ４０の入力は、第２の電源電圧に固定される。

続いて、上述したＦＳ／ＬＳモードから、ＨＳモードに切り替わるときの動作について説明する（図２、Ｔ１〜Ｔ１'参照）。この場合、モード切替端子ＭＯＤＥに入力されるモード切替信号ＭＳは"Ｌ"レベルである。このモード切替信号ＭＳは、遅延調整回路３へと入力される。遅延調整回路３は、プリバッファ２０によって出力されている"Ｌ"レベルの信号が遷移するタイミングと、メインバッファ４０に入力されている信号の第２の電源電圧から第１の電源電圧に遷移するタイミングとを略同一に調整するように遮断回路３０を制御している。すなわち、遅延調整回路３は、モード切替信号ＭＳを入力し、所定の期間遅延させたスイッチ制御信号を出力する。このため、遮断回路３０は、モード切替信号ＭＳが"Ｈ"レベルから"Ｌ"レベルへと遷移してから、所定の期間遅延してオフ状態からオン状態へと切り替わる。従って、遮断回路３０がオフ状態からオン状態に切り替わる時点においては、プリバッファ２０は"Ｌ"レベルの信号を出力することができる。

遅延調整回路３によって遅延させたスイッチ制御信号は、"Ｌ"レベルである。このスイッチ制御信号は、メインバッファＰＭＯＳトランジスタＰ１〜Ｐ３のゲートへと入力される。また、このスイッチ制御信号は、インバータＩＮＶ１を介して反転し、ＮＭＯＳトランジスタＮ１〜Ｎ３のゲートへと入力される。このため、トランスファゲートＴＧ１〜ＴＧ３はオン状態となる。そして、インバータＩＮＶ１から出力されるスイッチ制御信号は、"Ｈ"レベルである。このスイッチ制御信号は、ＰＭＯＳトランジスタＰ４〜Ｐ６のゲートへと入力される。このため、ＰＭＯＳトランジスタＰ１〜Ｐ３はオフ状態となる。

図３は、ＨＳ出力回路１００内部のプリバッファ２０、遮断回路３０、及びメインバッファ４０の一部を抜き出した図である。以下、図３を参照して、ＦＳ／ＬＳモードからＨＳモードに切り替わるときの動作について説明する。プリバッファ２０内部のインバータＩＮＶ３１は、ＰＭＯＳトランジスタＰ３１及びＮＭＯＳトランジスタＮ３１によって構成されている。ＰＭＯＳトランジスタＰ３１のソースは第１の電源電位ＶＤＤ１に接続され、ドレインはＮＭＯＳトランジスタＮ３１のドレインに接続されている。また、ＮＭＯＳトランジスタＮ３１のソースは接地電位に接続されている。ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１との間のノードには、トランスファゲートＴＧ１の一端が接続されている。また、トランスファゲートＴＧ１の他端には、寄生容量Ｃの一端が接続されている。また、寄生容量Ｃの他端は接地電位に接続されている。この寄生容量Ｃは、ＰＭＯＳトランジスタＰ７のゲート−ソース、あるいはゲート−ドレイン間に形成される寄生容量であって、図４では模式的に容量Ｃとして示している。また、トランスファゲートＴＧ１と寄生容量Ｃとの間のノードは、ＰＭＯＳトランジスタＰ４を介して第２の電源電圧ＶＤＤ２に接続されている。

トランスファゲートＴＧ１がオン状態になると、ＰＭＯＳトランジスタＰ７に入力されるゲート電圧は、第２の電源電圧ＶＤＤ２から、第２の電源電圧ＶＤＤ２よりも低い第１の電源電圧ＶＤＤ１へと遷移する。従って、ＰＭＯＳトランジスタＰ７の寄生容量Ｃに蓄積された電荷はインバータＩＮＶ３１へと流れる。

一方、ＦＳ／ＬＳモードから、ＨＳモードに切り替わる時点（図２、Ｔ１参照）において、インバータＩＮＶ３１内部のＰＭＯＳトランジスタＰ３１及びＮＭＯＳトランジスタＮ３１のゲートには、"Ｈ"レベルの信号が入力される。このため、ＰＭＯＳトランジスタＰ３１はオフ状態となり、ＮＭＯＳトランジスタＮ３１はオン状態となる。よって、インバータＩＮＶ３１から出力される信号は"Ｌ"レベルとなる。従って、寄生容量Ｃに蓄積された電荷は、ＮＭＯＳトランジスタＮ３１を介して接地電位へと流れる。

このように、ＦＳ／ＬＳモードから、ＨＳモードに切り替わる時点において、インバータＩＮＶ３１に入力される信号は、"Ｈ"レベルであり、インバータＩＮＶ３１から出力される信号は"Ｌ"レベルである。このため、トランスファゲートＴＧ１が導通状態になると、ＰＭＯＳトランジスタＰ７の寄生容量Ｃに蓄積された電荷は、ＮＭＯＳトランジスタＮ３１を介して接地電位へと流れる。

なお、図３では、トランスファゲートＴＧ１を介したＰＭＯＳトランジスタ７からインバータＩＮＶ３１への電荷の流れについて示したが、トランスファゲートＴＧ２を介したＰＭＯＳトランジスタＰ８からインバータＩＮＶ３２への電荷の流れ、あるいはトランスファゲートＴＧ３を介したＰＭＯＳトランジスタＰ９からインバータＩＮＶ３３への電荷の流れについても同一であるため、詳細な説明は省略する。

このように、ＨＳ出力回路１００は、ＦＳ／ＬＳモードからＨＳモードに切り替わる時点において、プリバッファ２０に"Ｈ"レベルの信号を入力するスイッチ制御回路１２を設けることで、メインバッファ４０におけるＰＭＯＳトランジスタの寄生容量Ｃに蓄積された電荷は接地電位へと流れる。

続いて、ＨＳモードの動作について説明する（図２、Ｔ１'〜Ｔ２参照）。モード切替端子ＭＯＤＥに入力されるモード切替信号ＭＳは、"Ｌ"レベルである。このモード切替信号ＭＳの入力に基づいて、インバータＩＮＶ１３から出力されるモード切替信号ＭＳは、"Ｈ"レベルとなる。このため、フリップフロップ回路ＦＦ１１〜フリップフロップ回路ＦＦ１３のリセット部には、モード切替信号ＭＳが入力される。従って、フリップフロップ回路ＦＦ１１〜フリップフロップ回路ＦＦ１３のリセットは解除される。このため、フリップフロップ回路ＦＦ１１は、クロック信号ＣＫに基づいてデータ入力端子ＤＡＴＡに入力されたデータ信号ＤＳをプラス信号として出力する（以下、データ信号ＤＳ＋と称す）。一方、フリップフロップ回路ＦＦ１２は、クロック信号ＣＫに基づいて、インバータＩＮＶ１１を介してデータ入力端子ＤＡＴＡに入力されたデータ信号ＤＳをマイナス信号として出力する（以下、データ信号ＤＳ−と称す）。また、フリップフロップ回路ＦＦ１３は、クロック信号ＣＫに基づいて、イネーブル端子ＥＮＡＢＬＥに入力されたイネーブル信号ＥＳを出力する。

フリップフロップ回路ＦＦ１１によって出力されたデータ信号ＤＳ＋は、インバータＩＮＶ２１を介してＮＡＮＤ回路４へと入力される。一方、モード切替端子ＭＯＤＥに入力されたモード切替信号ＭＳは、インバータＩＮＶ２３を介して反転され、ＮＡＮＤ回路４へと入力される。このため、ＮＡＮＤ回路４から出力されるデータ信号ＤＳは、"Ｈ"レベルの信号あるいは"Ｌ"レベルとなる（図２、Ｔ１'〜Ｔ２、Ａ'参照）。ＮＡＮＤ回路４によって出力されたデータ信号ＤＳはインバータＩＮＶ３１へと入力される。インバータＩＮＶ３１はＮＡＮＤ回路４によって出力されたデータ信号ＤＳを反転した信号を出力する。（図２、Ｔ１'〜Ｔ２、Ｂ＋参照）。インバータＩＮＶ３１によって出力されたデータ信号ＤＳ＋は、オン状態であるトランスファゲートＴＧ１を介してＰＭＯＳトランジスタＰ７へと入力される（図２、Ｔ１'〜Ｔ２、Ｃ参照）。

一方、フリップフロップ回路ＦＦ１２によって出力されたデータ信号ＤＳ−は、インバータＩＮＶ２２を介してＮＡＮＤ回路５へと入力される。一方、モード切替端子ＭＯＤＥに入力されたモード切替信号ＭＳが"Ｌ"レベルである場合、インバータＩＮＶ２３からは"Ｈ"レベルの信号が出力され、ＮＡＮＤ回路５へと入力される。このため、ＮＡＮＤ回路５から出力されるデータ信号ＤＳ−は、"Ｈ"レベルあるいは"Ｌ"レベルとなる。ＮＡＮＤ回路５によって出力されたデータ信号は、インバータＩＮＶ３２へと入力される。インバータＩＮＶ３２は、ＮＡＮＤ回路５によって出力されたデータ信号ＤＳを反転した信号を出力する。インバータＩＮＶ３２によって出力されたデータ信号ＤＳ−は、オン状態であるトランスファゲートＴＧ２を介してＰＭＯＳトランジスタＰ８へと入力される。

また、フリップフロップ回路ＦＦ１３によって出力されたイネーブル信号ＥＳは、インバータＩＮＶ３３へと入力される。インバータＩＮＶ３３は、フリップフロップ回路ＦＦ１３によって出力されたイネーブル信号ＥＳを反転した信号を出力する。インバータＩＮＶ３３によって出力されたイネーブル信号ＥＳは、オン状態であるトランスファゲートＴＧ３を介してＰＭＯＳトランジスタＰ９へと入力される。

ＰＭＯＳトランジスタＰ９のゲートに入力されるイネーブル信号ＥＳは"Ｈ"レベルとなり、ＰＭＯＳトランジスタＰ９はオフ状態となる。この状態で、ＰＭＯＳトランジスタＰ７に"Ｈ"レベルの信号が入力されると、ＰＭＯＳトランジスタＰ７はオフ状態となる。このため、入出力端子Ｄ＋には"Ｌ"レベルの信号が出力される（図２、Ｄ＋参照）。その後、ＰＭＯＳトランジスタＰ７に"Ｌ"レベルの信号が入力されると、ＰＭＯＳトランジスタＰ７はオン状態となる。このため、入出力端子Ｄ＋には"Ｈ"レベルの信号が出力される。この場合、入出力端子Ｄ＋に出力される信号の電圧レベルは、Ｉｓ×Ｒ２である。

また、ＰＭＯＳトランジスタＰ９がオフ状態である場合に、ＰＭＯＳトランジスタＰ８に"Ｌ"レベルの信号が入力されると、ＰＭＯＳトランジスタＰ８はオン状態となる。このため、入出力端子Ｄ−には"Ｈ"レベルの信号が出力される。この場合、入出力端子Ｄ−に出力される信号の電圧レベルは、Ｉｓ×Ｒ１である。その後、ＰＭＯＳトランジスタＰ８に"Ｈ"レベルの信号が入力されると、ＰＭＯＳトランジスタＰ８はオフ状態となる。このため、入出力端子Ｄ−には"Ｌ"レベルの信号が出力される。このようにメインバッファ４０は、差動回路を構成するＰＭＯＳトランジスタＰ７及びＰＭＯＳトランジスタＰ８が交互にオン、オフ状態を繰り返すことで、所定の振幅レベルを持ったデータ信号Ｄ＋、Ｄ−をそれぞれ、入出力端子Ｄ＋、入出力端子Ｄ−へ出力することができる。

このように、ＨＳモードにおいて、遮断回路３０は導通状態である。このため、データ入力端子ＤＡＴＡに入力したデータ信号ＤＳは、遮断回路３０を介して入出力端子Ｄ＋、入出力端子Ｄ−へと出力される。

以上に示したように、本実施の形態におけるＨＳ出力回路１００では、ＦＳ／ＬＳモードからＨＳモードに切り替わる時点において、プリバッファ２０に"Ｈ"レベルの信号を入力するスイッチ制御回路１２を設ける。このスイッチ制御回路１２は、モード切替信号ＭＳの論理レベルに応じてデータ信号ＤＳの出力を制御している。このため、スイッチ制御回路１２は、プリバッファ２０に対して"Ｈ"レベルの信号を出力することが可能である。この"Ｈ"レベルの信号に基づいて、プリバッファ２０におけるインバータＩＮＶ内部の接地電位に接続されているＮＭＯＳトランジスタはオン状態となる。従って、メインバッファ４０におけるＰＭＯＳトランジスタの寄生容量Ｃに蓄積された電荷を接地電位に流すことが可能である。

従って、本実施の形態におけるＨＳ出力回路１００では、プリバッファ２０の出力に発生するスパイクノイズを抑制することが可能である。すなわち、モード切替時において、プリバッファ２０内部のＮＭＯＳトランジスタに過電圧が印加されることを防止することで、ＮＭＯＳトランジスタの劣化あるいは、破壊を防止することが可能である。

また、ＨＳ出力回路１００では、仮にスパイクノイズが発生し、ＮＭＯＳトランジスタＮ３１のドレインの電圧が上昇したとしても、ＮＭＯＳトランジスタＮ３１のゲート電圧はＶＤＤ１である。このため、ＮＭＯＳトランジスタＮ３１のゲート・ドレイン間の電圧はドレイン電圧の上昇分からゲート電圧ＶＤＤ１を引いた値となる。すなわち、ＮＭＯＳトランジスタＮ３１におけるゲート酸化膜にかかる電圧はスパイクノイズの大きさに比べて小さくなる。従って、ＨＳ出力回路１００では、仮にインバータＩＮＶ３１の出力にスパイクノイズが発生した場合であっても、ＮＭＯＳトランジスタのゲート・ドレイン間の電圧の上昇を抑制することが可能である。よって、本実施の形態では、ＮＭＯＳトランジスタＮ３１の劣化あるいは破壊を防止することが可能である。

また、本実施の形態におけるＨＳ出力回路１００では、プリバッファ２０によって出力されている"Ｌ"レベルの信号が遷移するタイミングと、メインバッファ４０に入力されている信号の第２の電源電圧から第１の電源電圧に遷移するタイミングとを略同一に調整するように遮断回路３０を制御する遅延調整回路３を設けている。この遅延調整回路３では、モード切替信号ＭＳが"Ｈ"レベルから"Ｌ"レベルへ遷移してから所定の期間遅延させて、遮断回路３０をオフ状態からオン状態へと切り替えているため、遮断回路３０がオフ状態からオン状態に切り替わる時点においては、プリバッファ２０は"Ｌ"レベルの信号を出力することが可能である。

実施の形態２
図４は、本実施の形態２のＨＳ出力回路２００を示す図である。なお、図４において、図１と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態１におけるＨＳ出力回路１００では、ロジック回路１１とプリバッファ２０との間にスイッチ制御回路１２を設けている。一方、本実施の形態におけるＨＳ出力回路２００では、実施の形態１におけるロジック回路１１とは内部構成が異なるロジック回路１３と、プリバッファ２０との間にセットリセット回路１４が設けられている。

ロジック回路１３は、ロジック回路１１のフリップフロップ回路ＦＦ１１〜ＦＦ１３をフリップフリップ回路ＦＦ６１〜ＦＦ６３に変更した回路である。フリップフロップ回路ＦＦ６１〜ＦＦ６３のセット端子、リセット端子に関する接続関係以外は、ロジック回路１１と同一の構成であるため、説明を省略する。また、フリップフロップ回路ＦＦ６１〜ＦＦ６３のセット端子及びリセット端子の接続関係に関しては、後述するセットリセット回路１４の構成と併せて説明する。

セットリセット回路１４は、ＥＸＮＯＲ（ＥＸＣＬＵＳＩＶＥ ＮＯＲ）回路６、ＯＲ回路７、遅延素子８、遅延素子９、遅延調整回路３を有している。ＥＸＮＯＲ回路６の入力には、インバータＩＮＶ１３を介して接続されたモード切替端子ＭＯＤＥと、遅延素子８が接続されている。ＥＸＮＯＲ回路６の出力は、フリップフロップ回路ＦＦ６１、ＦＦ６２のセット端子に接続されている。ＯＲ回路７の入力には、インバータＩＮＶ１３を介して接続されたモード切替端子ＭＯＤＥと、遅延素子９が接続されている。また、ＯＲ回路の出力は、フリップフロップ回路ＦＦ６１、ＦＦ６２のリセット端子に接続されている。

以下、図４及び図５に示すタイミングチャートを参照して本実施の形態のＨＳ出力回路２００の動作について説明する。実施の形態１では、スイッチ制御回路１２によって演算された演算結果をプリバッファ２０に入力することで、プリバッファ２０とメインバッファ４０との導通状態を制御する遮断回路３０がオフ状態からオン状態に切り替わるときに、メインバッファ４０からプリバッファ２０に接続された接地電位への電流経路を形成する。一方、本実施の形態では、セットリセット回路１４によって、ロジック回路１３から出力される演算結果を制御することで、プリバッファ２０とメインバッファ４０との導通状態を制御する遮断回路３０がオフ状態からオン状態に切り替わるときに、メインバッファ４０からプリバッファ２０に接続された接地電位への電流経路を形成する。なお、本実施の形態におけるＨＳ出力回路２００の動作は、ロジック回路１３及びセットリセット回路１４の動作を除いて、実施の形態１におけるＨＳ出力回路１００の動作と同一である。従って、ここではＦＳ／ＬＳモードからＨＳモードに切り替わるときのロジック回路１３及びセットリセット回路１４の動作についてのみ説明する。

ＦＳ／ＬＳモードにおいて、モード切替端子ＭＯＤＥに入力されるモード切替信号ＭＳは"Ｈ"レベルである。このモード切替信号ＭＳは、インバータＩＮＶ１３を介して反転され、ＥＸＮＯＲ回路６及びＯＲ回路７へと入力される。すなわち、ＥＸＮＯＲ回路６及びＮＯＲ回路７の入力には"Ｌ"レベルの信号が入力される。このため、ＥＸＮＯＲ回路６から出力される信号は"Ｈ"レベルとなり（図５、ＴｂにおけるノードＳＢ参照）、ＯＲ回路７から出力される信号は"Ｌ"レベルとなる（図５、ＴｂにおけるノードＲＢ参照）。従って、フリップフロップ回路ＦＦ６１及びＦＦ６２から出力される信号は、"Ｌ"レベルとなる（図５、ＴｂにおけるノードＡ参照）。

そして、モード切替信号ＭＳが"Ｈ"レベルから"Ｌ"レベルに切り替わるとき、ＯＲ回路７の入力には、インバータＩＮＶ１３を介して反転された"Ｈ"レベルの信号と遅延素子９を介して遅延した"Ｌ"レベルの信号が入力される。このため、ＯＲ回路７からは"Ｈ"レベルの信号が出力される（図５、ＴｃにおけるノードＲＢ参照）。一方、ＥＸＮＯＲ回路６の入力には、インバータＩＮＶ１３を介して反転された"Ｈ"レベルの信号と遅延素子９を介して遅延した"Ｌ"レベルの信号が入力される。よって、ＥＸＮＯＲ回路６から出力される信号は"Ｌ"レベルとなる（図５、ＴｃにおけるノードＳＢ参照）。

このセット信号及びリセット信号に基づいて、フリップフロップ回路ＦＦ６１及びＦＦ６２から出力される信号は、"Ｈ"レベルとなる（図５、ＴＣにおけるノードＡ参照）。この"Ｈ"レベルの信号の入力に基づいて、インバータＩＮＶ３１は、"Ｌ"レベルの信号を出力する（図５、ＴｃにおけるノードＢ＋参照）。

ここで、遮断回路３０のトランスファゲートＴＧ１〜ＴＧ３をオフ状態からオン状態に切り替える。なお、本実施の形態におけるＨＳ出力回路２００では、実施の形態１に示したように、遅延調整回路３によって、モード切替信号ＭＳが"Ｈ"レベルから"Ｌ"レベルへ切り替わってから所定の期間遅延させてスイッチ制御信号を出力している。このスイッチ制御信号に基づいて、トランスファゲートＴＧ１〜ＴＧ３は、オフ状態からオン状態へと切り替わる。インバータＩＮＶ３１内部のＰＭＯＳトランジスタＰ３１及びＮＭＯＳトランジスタＮ３１のゲートには、"Ｈ"レベルの信号が入力される。このため、ＰＭＯＳトランジスタＰ３１はオフ状態となり、ＮＭＯＳトランジスタＮ３１はオン状態となる（図３参照）。よって、インバータＩＮＶ３１からは"Ｌ"レベルの信号が出力される。従って、寄生容量Ｃに蓄積された電荷は、ＮＭＯＳトランジスタＮ３１を介して接地電位へと流れる。

以上に示したように、本実施の形態におけるＨＳ出力回路２００では、セットリセット回路１４によって、ロジック回路１３から出力される演算結果を制御することで、プリバッファ２０とメインバッファ４０との導通状態を制御する遮断回路３０がオフ状態からオン状態に切り替わるときに、メインバッファ４０からプリバッファ２０に接続された接地電位への電流経路を形成する。すなわち、ロジック回路１３は、ＦＳ／ＬＳモードからＨＳモードに切り替わる時点において、プリバッファ２０に"Ｈ"レベルの信号を入力する。この"Ｈ"レベルの信号に基づいて、プリバッファ２０におけるインバータ内部の接地電位に接続されているＮＭＯＳトランジスタはオン状態となる。従って、ＨＳ出力回路２００では、メインバッファ４０におけるＰＭＯＳトランジスタの寄生容量Ｃに蓄積された電荷を接地電位に流すことが可能である。

実施の形態３
図６は、本実施の形態３のＨＳ出力回路３００を示す図である。なお、図６において、図１と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態１におけるＨＳ出力回路１００では、ロジック回路１１とプリバッファ２０との間にスイッチ制御回路１２を設けている。一方、本実施の形態におけるＨＳ出力回路３００では、実施の形態１におけるプリバッファ２０とは内部構成が異なるプリバッファ５０と、ロジック回路１１との間にプリバッファ制御回路１５を設けている。

プリバッファ制御回路１５は、レベルシフタ２、インバータＩＮＶ８１、遅延調整回路３を有している。レベルシフタ２及び遅延調整回路３の接続関係については、実施の形態１におけるスイッチ制御回路１２と同一であるため、説明を省略する。インバータＩＮＶ８１の入力にはレベルシフタ２の出力が接続されている。

プリバッファ５０は、クロックドインバータＣＮＶ９１、９２、スイッチに相当するＮＭＯＳトランジスタＮ４及びＮ５、インバータＩＮＶ９１を有している。クロックドインバータＣＮＶ９１の入力はフリップフロップ回路ＦＦ１１の出力に接続され、出力はトランスファゲートＴＧ１の一端に接続されている。また、クロックドインバータＣＮＶ９２の入力はフリップフロップ回路ＦＦ１２の出力に接続され、出力はトランスファゲートＴＧ２の一端に接続されている。クロックドインバータＣＮＶ９１の反転制御端子及び正転制御端子はそれぞれ、クロックドインバータＣＮＶ９２の反転制御端子及び正転制御端子に接続されている。また、クロックドインバータＣＮＶ９１の正転制御端子とクロックドインバータＣＮＶ９２の正転制御端子との間のノードは、インバータＩＮＶ８１の出力に接続されている。ＮＭＯＳトランジスタＮ４のソースは接地電位に接続され、ドレインはクロックドインバータＣＮＶ９１とトランスファゲートＴＧ１との間のノードに接続されている。ＮＭＯＳトランジスタＮ５のソースは接地電位に接続され、ドレインはクロックドインバータＣＮＶ９２とトランスファゲートＴＧ２との間のノードに接続されている。ＮＭＯＳトランジスタＮ４及びＮＭＯＳトランジスタＮ５のゲートは、レベルシフタ２の出力に接続されている。また、プリバッファ５０は第１の電源電圧ＶＤＤ１に接続されている。

以下、図６及び図７に示すタイミングチャートを参照して本実施の形態のＨＳ出力回路３００の動作について説明する。実施の形態１では、スイッチ制御回路１２によって生成された演算結果をプリバッファ２０に入力することで、プリバッファ２０とメインバッファ４０との導通状態を制御する遮断回路３０がオフ状態からオン状態に切り替わるときに、メインバッファ４０からプリバッファ２０に接続された接地電位への電流経路を形成する。一方、本実施の形態では、プリバッファ制御回路１５によって生成された論理結果に基づいて、プリバッファ５０を動作させることで、プリバッファ５０とメインバッファ４０との導通状態を制御する遮断回路３０がオフ状態からオン状態に切り替わるときに、メインバッファ４０からプリバッファ５０に接続された接地電位への電流経路を形成する。なお、本実施の形態におけるＨＳ出力回路３００の動作は、プリバッファ制御回路１５及びプリバッファ５０の動作を除いて、実施の形態１におけるＨＳ出力回路１００の動作と同一である。従って、ここではＦＳ／ＬＳモードからＨＳモードに切り替わるときのプリバッファ制御回路１５及びプリバッファ５０の動作についてのみ説明する。

ＦＳ／ＬＳモードにおいて、モード切替端子ＭＯＤＥに入力されるモード切替信号ＭＳは、"Ｈ"レベルである。このモード切替信号ＭＳは、インバータＩＮＶ８１を介してクロックドインバータＣＮＶ９１、ＣＮＶ９２の正転制御端子へ入力される。また、このモード切替信号ＭＳは、クロックドインバータＣＮＶ９１、ＣＮＶ９２の反転制御端子へ入力される。このため、クロックドインバータＣＮＶ９１、ＣＮＶ９２はハイ・インピーダンス状態となる。また、ＮＭＯＳトランジスタＮ４、Ｎ５のゲートには、モード切替信号ＭＳが入力される。よって、ＮＭＯＳトランジスタＮ４、Ｎ５はオン状態となる。

そして、ＦＳ／ＬＳモードからＨＳモードに切り替わると、モード切替信号ＭＳが"Ｈ"レベルから"Ｌ"レベルに切り替わる。ここで、遮断回路３０のトランスファゲートＴＧ１〜ＴＧ３をオフ状態からオン状態に切り替える。なお、本実施の形態におけるＨＳ出力回路３００では、実施の形態１に示したように、遅延調整回路３によって、モード切替信号ＭＳが"Ｈ"レベルから"Ｌ"レベルへ切り替わってから所定の期間遅延させて、トランスファゲートＴＧ１〜ＴＧ３をオフ状態からオン状態へと切り替えている。遮断回路３０が導通状態になると、寄生容量Ｃに蓄積された電荷は、ＮＭＯＳトランジスタＮ３１を介して接地電位へと流れる。

以上に示したように、本実施の形態におけるＨＳ出力回路３００では、プリバッファ制御回路１５によって生成された論理結果に基づいて、プリバッファ５０を動作させることで、プリバッファ５０とメインバッファ４０との導通状態を制御する遮断回路３０がオフ状態からオン状態に切り替わるときに、メインバッファ４０からプリバッファ５０に接続された接地電位への電流経路を形成する。すなわち、プリバッファ５０は、ＦＳ／ＬＳモードからＨＳモードに切り替わる時点において、プリバッファ制御回路１５によって出力される信号に基づいて、クロックドインバータＣＮＶ９１及びＣＮＶ９２はハイ・インピーダンス状態であり、さらにＮＭＯＳトランジスタＮ４、Ｎ５がオン状態である。従って、ＨＳ出力回路３００では、メインバッファ４０におけるＰＭＯＳトランジスタの寄生容量Ｃに蓄積された電荷を接地電位に流すことが可能である。

以上、本発明では、ＦＳ／ＬＳモードからＨＳモードに切り替わる時点において、プリバッファに"Ｈ"レベルの信号を入力する制御回路を設ける。従って、プリバッファとメインバッファとの導通状態を制御する遮断回路がオフ状態からオン状態に切り替わるときに、メインバッファにおけるＰＭＯＳトランジスタの寄生容量に蓄積された電荷をプリバッファの接地電位に流すことが可能である。

本実施の形態１に関わるＨＳ出力回路１００を示す図である。 本実施の形態１に関わるＨＳ出力回路１００における各点での波形を示すタイミングチャートである。 本実施の形態１に関わるＨＳ出力回路１００内部のプリバッファ、遮断回路、及びメインバッファの一部を抜きだした図である。 本実施の形態２に関わるＨＳ出力回路２００を示す図である。 本実施の形態２に関わるＨＳ出力回路２００における各点での波形を示すタイミングチャートである。 本実施の形態３に関わるＨＳ出力回路３００を示す図である。 本実施の形態３に関わるＨＳ出力回路３００における各点での波形を示すタイミングチャートである。 非特許文献１に記載のＨＳ出力回路８１を有するＵＳＢ入出力回路８０を示す図である。 非特許文献１に記載のＨＳ出力回路８１を示す図である。 非特許文献１に記載のＨＳ出力回路８１における各点での波形を示すタイミングチャートである。 非特許文献１に記載のＨＳ出力回路８１内部のプリバッファ、遮断回路、及びメインバッファの一部を抜きだした図である。 特許文献１に記載の半導体装置１２０を示す図である。

符号の説明

１００、２００、３００ ＨＳ出力回路
１０ 制御回路
１１、１３ ロジック回路
１２ スイッチ制御回路
１４ セットリセット回路
１５ プリバッファ制御回路
２０、５０ プリバッファ
３０ 遮断回路
４０ メインバッファ
１、２ レベルシフタ
３ 遅延調整回路
４、５ ＮＡＮＤ回路
６ ＥＸＮＯＲ回路
７ ＯＲ回路
８、９ 遅延素子
ＤＡＴＡ データ入力端子
ＥＮＡＢＬＥ イネーブル端子
ＣＬＯＣＫ クロック入力端子
ＭＯＤＥ モード切替端子
Ｄ＋、Ｄ− 入出力端子
ＦＦ１１〜ＦＦ１３、ＦＦ６１〜ＦＦ６３ フリップフロップ回路
ＩＮＶ１１〜ＩＮＶ１３、ＩＮＶ２１〜ＩＮＶ２３ インバータ
ＩＮＶ１、ＩＮＶ３１〜ＩＮＶ３３ インバータ
Ｐ１〜Ｐ９ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗
ＶＤＤ１、ＶＤＤ２ 第１、第２の電源電圧
Ｉｓ 電流源

Claims (10)

1. 第１の電源電圧に基づいて、データ信号を伝達するプリバッファと、
   第１の電源電圧とは異なる第２の電源電圧に基づいて、前記プリバッファによって伝達されたデータ信号を増幅して出力するメインバッファと、
   スイッチ制御信号に基づいて、前記プリバッファと前記メインバッファとの導通状態を制御するスイッチ部と、
   前記スイッチ制御信号の生成と、前記スイッチ制御信号の論理レベルの遷移に応じて、前記プリバッファの出力レベルを接地電位にするように前記プリバッファを制御する前記データ信号の生成とを行う制御回路とを有する半導体装置。
2. 前記制御回路は、
   モード切替信号に基づいて、
   前記プリバッファから出力される前記データ信号の遷移するタイミングと、前記メインバッファに入力される信号の前記第２の電源電圧から前記第１の電源電圧に遷移するタイミングとを略同一に調整するように前記スイッチ部に前記スイッチ制御信号を出力する遅延調整回路を有することを特徴とする請求項１に記載の半導体装置。
3. 前記遅延調整回路は、前記モード切替信号を入力し、前記データ信号が前記プリバッファに入力された後に、前記スイッチ制御信号を前記スイッチ部に出力することを特徴とする請求項２に記載の半導体装置。
4. 前記スイッチ部は、当該スイッチ部がオフ状態である場合、前記スイッチ制御信号に基づいて、前記メインバッファの入力を前記第２の電源電圧に固定することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記制御回路は、
   外部から入力される入力データに基づいて、前記モード切替信号が第１のモードである場合に、前記データ信号を出力するスイッチ制御回路を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記スイッチ制御回路は、
   前記入力データに基づいた信号と前記第１のモードであるモード切替信号との反転論理積に基づいて、前記データ信号を出力することを特徴とする請求項５に記載の半導体装置。
7. 前記制御回路は、
   前記モード切替信号に応じた信号と、当該モード切替信号に応じた信号を遅延した信号とに基づいて、
   前記プリバッファに入力される前記データ信号の出力を制御する信号を生成するセットリセット回路を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
8. 前記セットリセット回路は、前記モード切替信号に応じた信号と当該モード切替信号に応じた信号を遅延した信号との排他的論理和に基づいて、前記データ信号の出力を制御する前記信号を生成することを特徴とする請求項７に記載の半導体装置。
9. 前記制御回路は、
   前記モード切替信号に応じた信号を前記プリバッファに出力するプリバッファ制御回路を有し、
   前記プリバッファは、
   前記スイッチ部の入力と接地電位との間に接続され、
   前記モード切替信号に基づいて、オン状態あるいはオフ状態となるスイッチを有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
10. 入力されたデータを第１の電源電圧で駆動し出力するプリバッファと、
    前記プリバッファの出力を受け第２の電源電圧で駆動し出力するメインバッファと、
    前記プリバッファ及び前記メインバッファを選択しないことを示すモード信号が入力されているときには前記プリバッファの出力が接地となるように制御する制御回路とを備えることを特徴とする半導体装置。

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