JP4920207B2 - 半導体記憶素子におけるデータ出力回路及びその方法 - Google Patents

半導体記憶素子におけるデータ出力回路及びその方法 Download PDF

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Description

本発明は、半導体記憶素子のデータ出力技術、特にデータ処理速度を増加させることのできるデータ出力回路に関する。
一般に、半導体メモリ素子のコアブロックから伝達されるデータのレベルは、周辺装置が正しく動作するには不足であるため、大部分の半導体メモリ素子は、データのレベルを上昇させるためのデータ出力回路を含んでいる。
図１は、従来の技術に係るデータ出力回路である。
従来の技術に係るデータ出力回路は、クロック発生器１０、クロックリピータ２０、レベルシフタ３０、データリピータ４０、及びデータ出力パッド５０を含む。
クロック発生器１０は、印加される外部クロックＣＬＫの立ち上がりエッジに応答して生成される立ち上がりクロックＣＬＫ＿Ｒと外部クロックＣＬＫの立ち下がりエッジとに応答して生成される立下りクロックＣＬＫ＿Ｆを出力する。
従来の技術に係るクロックリピータ２０は、半導体記憶素子がノーマルモードで動作する場合に入力される立ち上がりクロックＣＬＫ＿Ｒと立下りクロックＣＬＫ＿Ｆとを所定時間遅延させて遅延立ち上がりクロックＣＬＫ＿ＲＤと遅延立下りクロックＣＬＫ＿ＦＤとを出力するが、半導体記憶素子をディープパワーダウンモード（ｄｅｅｐ ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）進入時、初期化するための初期化信号（ＤＰＤＳ：ｄｅｅｐ ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ ｓｉｇｎａｌ）がイネーブル「Ｈ」されると、遅延立ち上がりクロックＣＬＫ＿ＲＤと遅延立下りクロックＣＬＫ＿ＦＤとを出力しない。
従来の技術に係るレベルシフタ３０は、印加される初期化信号ＤＰＤＳがディセーブル「Ｌ」されることによって動作し、クロックリピータ２０から出力される遅延立ち上がりクロックＣＬＫ＿ＲＤと遅延立下りクロックＣＬＫ＿ＦＤとを用いて、図示されていないコア部から出力される立ち上がりデータＤＡＴＡ＿Ｒと立下りデータＤＡＴＡ＿Ｆとの電位を上昇させて、高電圧データＤＡＴＡ＿Ｈを出力する。ここで、立ち上がりデータＤＡＴＡ＿Ｒとは、遅延立ち上がりクロックＣＬＫ＿ＲＤに同期されて出力されなければならないデータを意味し、立下りデータＤＡＴＡ＿Ｆとは、遅延立下りクロックＣＬＫ＿ＦＤに同期されて出力されなければならないデータを意味する。
データリピータ４０は、高電圧データＤＡＴＡ＿Ｈをラッチして、出力データＤＡＴＡ＿ＯＵＴをデータ出力パッド５０に出力する。
図２は、図１に示されているクロック発生器の動作を示すタイミングチャートである。
クロック発生器１０は、印加される外部クロックＣＬＫの立ち上がりエッジに応答して立ち上がりクロックＣＬＫ＿Ｒを生成し、外部クロックＣＬＫの立ち下がりエッジに応答して立下りクロックＣＬＫ＿Ｆを生成して出力する。
図３Ａと３Ｂは、図１に示されているクロックリピータの具体的な回路図である。
上述したように、半導体記憶素子が正しく動作する時は、クロックリピ−タ２０は、立ち上がりクロックＣＬＲと立下りクロックＣＬＫ＿Ｆとを遅延させて、遅延立ち上がりクロックＣＬＫ＿ＲＤと遅延立下りクロックＣＬＫ＿ＦＤとを出力する。一方、半導体記憶素子がディープパワーダウンモードで動作を開始すれば、初期化信号ＤＰＤＳが「Ｈ」にアクティブになって、遅延立ち上がりクロックＣＬＫ＿ＲＤと立下りクロックＣＬＫ＿Ｆとがクロックリピータ２０から出力されない。
図４は、図１に示されているレベルシフタ３０の具体的な回路図である。
半導体記憶素子がノーマルモードで動作する時、初期化信号ＤＰＤＳが「Ｌ」状態に非活性化され印加されるため、差動増幅器のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ７がオフ状態を維持する。この時、遅延立ち上がりクロックＣＬＫ＿ＲＤあるいは遅延立下りクロックＣＬＫ＿ＦＤが印加されて、差動増幅器が動作するようになるが、ここでは、遅延立ち上がりクロックＣＬＫ＿ＲＤを例に上げて説明する。
まず、「Ｈ」状態の遅延立ち上がりクロックＣＬＫ＿ＲＤと「Ｈ」状態の立ち上がりデータＤＡＴＡ＿Ｒとが印加される場合、「Ｈ」状態の遅延立ち上がりクロックＣＬＫ＿ＲＤが印加されると、ＮＭＯＳトランジスタＮ１とＮ４とがターンオンされ、ＮＭＯＳトランジスタＮ３はターンオフされる。これによって、第２ノードＢの電位は、接地電位に低下しながら、ＰＭＯＳトランジスタＰ２をターンオンさせる。そして、ＰＭＯＳトランジスタＰ２がターンオンされるため、第１ノードＡが高電位ＶＨに上昇するようになる。
次に、「Ｈ」状態の遅延立ち上がりクロックＣＬＫ＿ＲＤと「Ｌ」状態の立ち上がりデータＤＡＴＡ＿Ｒとが印加される場合、「Ｈ」状態の遅延立ち上がりクロックＣＬＫ＿ＲＤが印加されると、ＮＭＯＳトランジスタＮ１とＮ３とがターンオンされ、ＮＭＯＳトランジスタＮ４はターンオフされて、第１ノードＡの電位が接地電位に低下するようになり、ＰＭＯＳトランジスタＰ３をターンオンさせる。そして、ＰＭＯＳトランジスタＰ３がターンオンされるため、第２ノードＢが高電位ＶＨに上昇するようになる。
一方、遅延立ち上がりクロックＣＬＫ＿ＲＤが「Ｌ」状態に遷移すれば、ＮＭＯＳトランジスタＮ１がターンオフされて、第１及び第２ノードＡとＢは、以前の状態を維持するようになり、高電圧データＤＡＴＡ＿Ｈが、図５に示されているように、データリピータ４０を経てデータパッド５０に伝達される。
ところが、従来の技術に係るデータ出力回路では、クロック発生器１０とクロックリピータ２０が低電圧の動作電源を用い、レベルシフタ３０とデータリピータ４０とが高電圧の動作電源を用いるため、高速にデータを処理しようとするユーザの要求を満足させることができない。
なぜなら、クロック発生器１０とクロックリピータ２０とは、低電圧の動作電源を用いるため、低電圧用トランジスタを用い、レベルシフタ３０とデータリピータ４０とは、高電圧の動作電源を用いるため、高電圧用トランジスタを用いるようになるが、高電圧の動作電源を用いる構成に低電圧用トランジスタを用いるようになると、トランジスタにおいて漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が増加するだけではなく、ゲートオキサイド層が破壊されることがあり得る。
または、高電圧用トランジスタを用いながら低電圧の動作電源を供給するならば速い速度を得ることができないという問題がある。
特開平８−１５３３９０
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、高電圧の動作電源と低電圧の動作電源を共に用いながらも速い速度でデータを出力することのできるデータ出力回路を提供することにある。
本願の第１発明に係るデータ出力回路は、半導体記憶素子内のコア部に格納されたデータを出力するデータ出力回路において、外部から印加されるクロックを用いて、立ち上がりデータと立下りデータを含む前記データを出力するためのデータ出力手段と、コア部から出力される前記データを受け取って低電圧データを前記データ出力手段から出力される低電圧クロックに同期させて前記データ出力手段に出力するためのデータキャリアとを含む。
好ましくは、前記データ出力手段は、前記クロックを受け取って立ち上がりクロックと立下りクロックを生成するためのクロック発生部と、前記立ち上がりクロックと立下りクロックを受け取って、第１外部電圧確認信号に応答して高電圧クロックと低電圧クロックとを出力するためのクロックリピータと、前記コア部から出力される前記立ち上がりデータと前記立下りデータを受け取って、前記高電圧クロックに応答して高電圧データを出力するためのレベルシフタと、前記第１電圧確認信号に制御されて、前記高電圧データと前記低電圧データとのいずれかを出力するための高電圧データリピータとを含む。
好ましくは、半導体記憶素子内のコア部に格納されたデータを出力するデータ出力回路において、外部から印加されるクロックを受け取って、立ち上がりクロックと立下りクロックとを生成するためのクロック発生部と、前記立ち上がりクロックと立下りクロックとを受け取って、第１外部電圧確認信号に応答して高電圧クロックと低電圧クロックとを出力するためのクロックリピータと、前記コア部から出力される前記立ち上がりデータと前記立下りデータとを受け取って、前記高電圧クロックに応答して高電圧データを出力するためのレベルシフタと、コア部から出力される立ち上がりデータと立下りデータとを含む前記データを受け取って、低電圧データを前記データ出力手段から出力される低電圧クロックに同期させて前記データ出力手段に出力するためのデータキャリアと、前記第１電圧確認信号に制御されて、前記高電圧データと前記低電圧データとのいずれかを出力するための高電圧データリピータとを含む。
好ましくは、前記データリピータは、前記高電圧データを受け取って、第２外部電圧確認信号に応答して出力データを出力するための高電圧データリピータと、前記低電圧データを受け取って、第２外部電圧確認信号に応答して前記出力データに出力するための低電圧データリピータとを含む。
好ましくは、前記高電圧データリピータは、前記高電圧データを反転させて一時格納するための第１ラッチと、前記第１ラッチの出力を前記第２外部電圧確認信号に制御されて出力するための第１インバータとを含む。
好ましくは、前記低電圧データリピータは、前記低電圧データを反転させて一時格納するための第２ラッチと、前記第２ラッチの出力を前記電圧確認信号に制御されて出力するための第２インバータとを含む。
好ましくは、前記高電圧データリピータは、前記高電圧データを反転させて一時格納するための第１ラッチと、前記第１ラッチの出力を前記第２外部電圧確認信号に制御されて伝達するための第１伝達ゲートとを含む。
好ましくは、前記低電圧データリピータは、前記低電圧データを反転させて一時格納するための第２ラッチと、前記第２ラッチの出力を前記第２電圧確認信号に制御されて伝達するための第２伝達ゲートを含む。
好ましくは、半導体記憶素子内のコア部に格納されたデータを出力するデータ出力方法において、（ａ）外部から印加されるクロックを用いて、立ち上がりクロックと立下りクロックとを生成するステップと、（ｂ）外部から印加される電圧確認信号に制御されて、前記立ち上がりクロックと立下りクロックを高電圧クロックあるいは低電圧クロックに出力するステップと、（ｃ）前記高電圧クロックに同期させて、前記データの電位がシフトされた高電圧データを出力するステップと、（ｄ）前記低電圧クロックに同期させて、前記データを低電圧データとして伝達するステップと、（ｅ）前記電圧確認信号に制御されて、前記高電圧データあるいは低電圧データを出力するステップとを含む。
好ましくは、前記ステップ（ｂ）は、（ｂ１）前記電圧確認信号に制御されて、前記立ち上がりクロックを高電圧立ち上がりクロックと低電圧立ち上がりクロックとに出力するステップと、（ｂ２）前記電圧確認信号に制御されて、前記立下りクロックを高電圧立下りクロックと低電圧立下りクロックとに出力するステップとを含む。
好ましくは、前記ステップ（ｂ１）は、前記電圧確認信号が第１論理状態である場合、前記立ち上がりクロックを前記高電圧立ち上がりクロックに出力するステップと、前記電圧確認信号が第２論理状態である場合、前記立ち上がりクロックを前記低電圧立ち上がりクロックに出力するステップとを含む。
好ましくは、前記ステップ（ｂ２）は、前記電圧確認信号が第１論理状態である場合、前記立下りクロックを前記高電圧立下りクロックに出力するステップと、前記電圧確認信号が第２論理状態である場合、前記立下りクロックを前記低電圧立下りクロックに出力するステップとを含む。
好ましくは、前記データは、立ち上がりデータと立下りデータとを含み、前記ステップ（ｄ）は、前記立ち上がりデータを前記低電圧立ち上がりクロックに同期させて出力するステップと、前記立下りデータを前記低電圧立下りクロックに同期させて出力するステップとを含む。
好ましくは、前記ステップ（ｅ）は、前記電圧確認信号に制御されて、前記高電圧データを出力するステップと、前記電圧確認信号に制御されて、前記低電圧データを出力するステップとを含む。
好ましくは、半導体記憶素子内のコア部に格納されたデータを出力するデータ出力方法において、（ａ）外部から印加されるクロックを用いて、立ち上がりクロックと立下りクロックとを生成するステップと、（ｂ）外部から印加される電圧確認信号に制御されて、前記立ち上がりクロックと立下りクロックとを高電圧クロックあるいは低電圧クロックに出力するステップと、（ｃ）前記高電圧クロックを用いて、前記データを出力するステップと、（ｄ）前記低電圧クロックを用いて、前記データを出力するステップとを含む。
好ましくは、前記ステップ（ｃ）は、前記高電圧クロックに同期させて、前記データの電位がシフトされた高電圧データを出力するステップと、前記電圧確認信号に制御されて、前記高電圧データを出力するステップとを含む。
好ましくは、前記ステップ（ｄ）は、前記低電圧クロックに同期させて、前記データを低電圧データに出力するステップと、前記電圧確認信号に制御されて前記低電圧データを出力するステップとを含む。
本発明によれば、１つの半導体記憶素子において、高電圧と低電圧を同時に用いながらも、ユーザが要求するデータ出力速度を具現化することができる。
以下、添付された図面を参照して本発明の好ましい実施の形態を詳細に説明する。
図６は、本発明の一実施の形態に係るデータ出力回路であって、クロック発生器１００、クロックリピータ２００、レベルシフタ３００、データリピータ４００、データ出力パッド５００、及びデータキャリア６００を含む。ここで、クロック発生器１００及びレベルシフタ３００は、従来の技術のクロック発生器１０（図１参照）とレベルシフタ３０（図１参照）と同一であるため、これに対する詳細な説明は省略する。
図７Ａと７Ｂは、図６に示されているクロックリピータ２００の具体的な回路図である。
クロックリピータ２００は、立ち上がりクロックリピータと立下りクロックリピータとを含む。立ち上がりクロックリピータは、高電圧立ち上がりクロックリピータ２１０と低電圧立ち上がりクロックリピータ２２０とを含み、立下りクロックリピータは、高電圧立下りクロックリピータ２３０と低電圧立下りクロックリピータ２４０とを含む。
クロックリピータ２００に「Ｈ」状態の電圧確認信号ＶＣＳが印加されると、高電圧立ち上がりクロックリピータ２１０の第１ＮＡＮＤゲートＮＤ１の入力が「Ｈ」状態になるため、高電圧立ち上がりクロックＣＬＫ＿ＲＨが「Ｈ」イネーブルされ、低電圧立ち上がりクロックリピータ２２０では、第２ＮＡＮＤゲートＮＤ２の入力が「Ｌ」状態になって、低電圧立ち上がりクロックＣＬＫ＿ＲＬは「Ｌ」状態となる。
一方、高電圧立ち上がりクロックリピータ２１０に「Ｌ」状態の電圧確認信号ＶＣＳが印加されれば、第１ＮＡＮＤゲートＮＤ１の入力が「Ｌ」状態になって、高電圧立ち上がりクロックＣＬＫ＿ＲＨは、「Ｌ」状態となって、低電圧立ち上がりクロックリピータ２２０では、第２ＮＡＮＤゲートＮＤ２の入力が「Ｈ」状態となって、低電圧立ち上がりクロックＣＬＫ＿ＲＬが「Ｈ」イネーブルされる。電圧確認信号ＶＣＳレベルは、ボンディングオプションによりユーザ制御可能（ｕｓｅｒ ｃｏｎｔｒｏｌｌａｂｌｅ）とする。
高電圧立下りクロックリピータ２３０及び低電圧立下りクロックリピータ２４０の動作は、高電圧立ち上がりクロックリピータ２１０及び低電圧立ち上がりクロックリピータ２２０の動作と同一であり、当業者に自明な事項に過ぎないため、具体的な説明は省略する。
図８は、図６に示されているデータキャリア６００の一実施の形態の回路図である。
本発明がここに記載される観点の範囲に制限されるのではないが、データキャリア６００は、一実施の形態によれば、立ち上がりデータＤＡＴＡ＿Ｒを低電圧立ち上がりクロックＣＬＫ＿ＲＬに同期させて出力する低電圧立ち上がりデータ伝達部６１０と立下りデータＤＡＴＡ＿Ｆとを低電圧立下りクロックＣＬＫ＿ＦＬに同期させて出力する低電圧立下りデータ伝達部６２０を含む。また、データキャリア６００は、低電圧データＤＡＴＡ＿Ｌが出力されることを防ぐ低電圧初期化部６３０をさらに含む。
低電圧立ち上がりデータ伝達部６１０に「Ｈ」状態の低電圧立ち上がりクロックＣＬＫ＿ＲＬと「Ｌ」状態の低電圧立ち上がり反転クロックＣＬＫ＿ＲＬ２とが印加されれば、ＰＭＯＳトランジスタＣＰ１とＮＭＯＳトランジスタＣＮ１とがターンオンされるため、印加される立ち上がりデータＤＡＴＡ＿Ｒが反転されて低電圧データＤＡＴＡ＿Ｌが出力される。しかし、低電圧立ち上がりクロックＣＬＫ＿ＲＬが「Ｌ」状態であり、低電圧立ち上がり反転クロックＣＬＫ＿ＲＬ２が「Ｈ」状態であると、ＰＭＯＳトランジスタＣＰ１とＮＭＯＳトランジスタＣＮ１とがターンオフされて、立ち上がりデータＤＡＴＡ＿Ｒが出力されない。
低電圧立下りデータ伝達部６２０の動作は、低電圧立ち上がりデータ伝達部６１０のそれと同一であり当業者に自明な事項に過ぎないため、具体的な説明は省略する。
低電圧初期化部６３０は、初期化信号ＤＰＤＳが「Ｈ」状態である初期化の間だけ出力を阻止し、正しく動作する間には出力を妨害しない。
図９は、図６に示されているデータキャリア６００の他の実施の形態の回路図である。
本発明がここに記載される観点の範囲に制限されるのではないが、データキャリア６００は、他の実施の形態によれば、立ち上がりデータＤＡＴＡ＿Ｒを低電圧立ち上がりクロックＣＬＫ＿ＲＬに同期させて出力する低電圧立ち上がりデータ伝達部６１０＿Ａと、立下りデータＤＡＴＡ＿Ｆを低電圧立下りクロックＣＬＫ＿ＦＬに同期させて出力する低電圧立下りデータ伝達部６２０＿Ａ及び低電圧初期化部６３０＿Ａを含む。
低電圧立ち上がりデータ伝達部６００は、低電圧立ち上がりクロックＣＬＫ＿ＲＬに制御されて入力される立ち上がりデータＤＡＴＡ＿Ｒを反転させて、低電圧データＤＡＴＡ＿Ｌを出力する。すなわち、低電圧立ち上がりクロックＣＬＫ＿ＲＬが「Ｈ」イネーブルされると、立ち上がりデータＤＡＴＡ＿Ｒが反転されて低電圧データＤＡＴＡ＿Ｌが出力される。
低電圧立下りデータ伝達部６２０＿Ａは、低電圧立下りクロックＣＬＫ＿ＦＬに制御されて入力される立下りデータＤＡＴＡ＿Ｆを反転させて低電圧データＤＡＴＡ＿Ｌを出力する。すなわち、低電圧立下りクロックＣＬＫ＿ＦＬが「Ｈ」イネーブルされると、立下りデータＤＡＴＡ＿Ｆが反転されて低電圧データＤＡＴＡ＿Ｌが出力される。
図１０は、図６に示されているデータリピータ４００の一実施の形態の回路図である。
本発明がここに記載される観点の範囲に制限されるのではないが、一実施の形態によれば、データリピータ４００は、第２電圧確認信号提供部４１０、高電圧データリピータ４２０及び低電圧データリピータ４３０を含む。
電圧確認信号ＶＣＳに制御されて、高電圧データＤＡＴＡ＿Ｈを出力データＤＡＴＡ＿ＯＵＴとしてデータ出力パッド５００に出力する高電圧データリピータ４２０は、高電圧データＤＡＴＡ＿Ｈを反転させて一時格納するラッチ４２１と、反転された高電圧データを電圧確認信号ＶＣＳに制御されて出力するインバータ４２２とを含む。半導体記憶素子が高電圧を用いる状態、すなわち、「Ｈ」状態の電圧確認信号ＶＣＳが印加されると、第１リピータＰＭＯＳトランジスタＲＰ１と第１リピータＮＭＯＳトランジスタＲＮ１とがターンオンされる。このラッチ４２１から出力されるデータが「Ｌ」状態であると、第２リピータＰＭＯＳトランジスタＲＰ２をターンオンさせて高電圧ＶＨを出力側に印加し、「Ｈ」状態であると、第２リピータＮＭＯＳトランジスタＲＮ２をターンオンさせて接地電位ＧＮＤを出力側に印加する。
低電圧データリピータ４３０は、低電圧データＤＡＴＡ＿Ｌを反転させて一時格納するラッチ４３１と、反転された低電圧データを電圧確認信号ＶＣＳに制御されて出力するインバータ４３２とを含む。半導体記憶素子が低電圧を用いる状態、すなわち、「Ｌ」状態の電圧確認信号ＶＣＳが印加されれば、第３リピータＰＭＯＳトランジスタＲＰ３と第３リピータＮＭＯＳトランジスタＲＮ３とがターンオンされる。この時、ラッチ４３１から出力されるデータが「Ｌ」状態であると、第４リピータＰＭＯＳトランジスタＲＰ４をターンオンさせて高電圧ＶＨを出力側に印加し、「Ｈ」状態であると、第４リピータＮＭＯＳトランジスタＲＮ４をターンオンさせて接地電位ＧＮＤを出力側に印加する。
図１１は、図６に示されているデータリピータ４００の他の実施の形態の回路図である。
本発明がここに記載される観点の範囲に制限されるのではないが、他の実施の形態によれば、データリピータ４００は、第２電圧確認信号提供部４１０＿Ａ、高電圧リピータ４２０＿Ａ及び低電圧リピータ４３０＿Ａを含む。
電圧確認信号ＶＣＳに制御されて高電圧データＤＡＴＡ＿Ｈをデータ出力パッド５００に出力する高電圧データリピータ４２０＿Ａは、高電圧データＤＡＴＡ＿Ｈを反転させて一時格納するラッチ４２１＿Ａと、反転された高電圧データとを電圧確認信号ＶＣＳに制御されて出力する伝達ゲート４２２＿Ａを含む。半導体記憶素子が高電圧を用いる状態、すなわち、「Ｈ」状態の電圧確認信号ＶＣＳが印加されると、伝達ゲート４２２＿Ａがターンオンされてラッチ４２１＿Ａから出力されるデータが伝達される。
電圧確認信号ＶＣＳに制御されて低電圧データＤＡＴＡ＿Ｌをデータ出力パッド５００に出力する低電圧データリピータ４３０＿Ａは、低電圧データＤＡＴＡ＿Ｌを反転させて一時格納するラッチ４３１＿Ａと、反転された低電圧データを電圧確認信号ＶＣＳに制御されて出力する伝達ゲート４３２＿Ａとを含む。半導体記憶素子が低電圧を用いる状態、すなわち、「Ｌ」状態の電圧確認信号ＶＣＳが印加されると、伝達ゲート４３２＿Ａがターンオンされて、ラッチ４３１＿Ａから出力されるデータが伝達される。
尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明は、半導体記憶素子のデータ出力技術、特にデータ処理速度を増加させることのできるデータ出力回路に利用可能である。
従来の技術に係るデータ出力回路図である。 従来の技術に係るクロック発生器の入出力タイミングチャートである。 従来の技術に係るクロックリピータの具体的な回路図である。 従来の技術に係るクロックリピータの具体的な回路図である。 従来の技術に係るレベルシフタの具体的な回路図である。 従来の技術に係るデータリピータの具体的な回路図である。 本発明の一実施の形態に係るデータ出力回路図である。 図６に示されているクロックリピータの具体的な回路図である。 図６に示されているクロックリピータの具体的な回路図である。 図６に示されているデータキャリアの一実施の形態の回路図である。 図６に示されているデータキャリアの他の実施の形態の回路図である。 図６に示されているデータリピータの一実施の形態の回路図である。 図６に示されているデータリピータの他の実施の形態の回路図である。
符号の説明
１００ クロック発生器
２００ クロックリピータ
３００ レベルシフタ
４００ データリピータ
５００ データ出力パッド
６００ データキャリア

Claims (47)

  1. 半導体記憶素子内のコア部に格納されたデータを出力するデータ出力回路において、
    外部から印加されるクロックを用いて、立ち上がりデータと立下りデータを含む前記データを出力し、外部から印加される外部電圧確認信号に制御され、高電圧クロック及び低電圧クロックを出力するためのデータ出力手段と、
    コア部から出力される前記データを受け取って低電圧データを前記データ出力手段から出力される前記低電圧クロックに同期させて前記データ出力手段に出力するためのデータキャリアと
    を含み、
    前記データ出力手段は、外部電圧確認信号が第１論理レベルを有するとき、高電圧立ち上がりクロック及び高電圧立下りクロックを出力し、前記外部電圧確認信号が第２論理レベルを有するとき、低電圧立ち上がりクロック及び低電圧立下りクロックを出力するクロックリピータを含むことを特徴とするデータ出力回路。
  2. 前記データ出力手段は、
    前記クロックを受け取って立ち上がりクロックと立下りクロックを生成するためのクロック発生部と、
    前記立ち上がりクロックと立下りクロックを受け取って、前記外部電圧確認信号に応答して前記高電圧クロックと前記低電圧クロックとを出力するためのクロックリピータと、
    前記コア部から出力される前記立ち上がりデータと前記立下りデータを受け取って、前記高電圧クロックに応答して高電圧データを出力するためのレベルシフタと、
    前記外部電圧確認信号に制御されて、前記高電圧データと前記低電圧データとのいずれかを出力するための高電圧データリピータと
    を含むことを特徴とする請求項１に記載のデータ出力回路。
  3. 前記クロックリピータは、
    前記立ち上がりクロックを受け取って、前記外部電圧確認信号に応答して高電圧立ち上がりクロックと低電圧立ち上がりクロックとのいずれかを出力する立ち上がりクロックリピータと、
    前記立下りクロックを受け取って、前記外部電圧確認信号に応答して高電圧立下りクロックと低電圧立下りクロックとのいずれかを出力する立下りクロックリピータと
    を含むことを特徴とする請求項２に記載のデータ出力回路。
  4. 前記立ち上がりクロックリピータは、
    前記外部電圧確認信号が第１論理レベルを有する時、前記高電圧立ち上がりクロックを出力する高電圧立ち上がりクロックリピータと、
    前記外部電圧確認信号が第２論理レベルを有する時、前記低電圧立ち上がりクロックを出力する低電圧立ち上がりクロックリピータと
    を含むことを特徴とする請求項３に記載のデータ出力回路。
  5. 前記高電圧立ち上がりクロックリピータは、
    前記立ち上がりクロックと前記外部電圧確認信号を入力とする第１ＮＡＮＤゲートと、
    前記第１ＮＡＮＤゲートの出力を反転させるための第１インバータと、
    前記半導体記憶素子を初期化するための初期化信号を用いて、前記第１インバータの出力が出力されることを防止するためのスイッチング手段と
    を含むことを特徴とする請求項４に記載のデータ出力回路。
  6. 前記低電圧立ち上がりクロックリピータは、
    前記外部電圧確認信号を反転させるための第２インバータと、
    前記第２インバータの出力と前記立ち上がりクロックとを入力とする第２ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートの出力を反転させるための第３インバータと
    を含むことを特徴とする請求項５に記載のデータ出力回路。
  7. 前記立下りクロックリピータは、
    前記外部電圧確認信号が第１論理レベルを有する時、前記高電圧立下りクロックを出力するための高電圧立下りクロックリピータと、
    前記外部電圧確認信号が第２論理レベルを有する時、前記低電圧立下りクロックを出力するための低電圧立下りクロックリピータと
    を含むことを特徴とする請求項３に記載のデータ出力回路。
  8. 前記高電圧立下りクロックリピータは、
    前記立下りクロックと前記外部電圧確認信号を入力とする第１ＮＡＮＤゲートと、
    前記第１ＮＡＮＤゲートの出力を反転させるための第１インバータと、
    前記半導体記憶素子を初期化するための初期化信号を用いて、前記第１インバータの出力が出力されることを防止するためのスイッチング手段と
    を含むことを特徴とする請求項７に記載のデータ出力回路。
  9. 前記低電圧立下りクロックリピータは、
    前記外部電圧確認信号を反転させるための第２インバータと、
    前記第２インバータの出力と前記立ち上がりクロックとを入力とする第２ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートの出力を反転させるための第３インバータと
    を含むことを特徴とする請求項８に記載のデータ出力回路。
  10. 前記データキャリアは、
    前記立ち上がりデータを前記低電圧立ち上がりクロックに同期させて出力するための低電圧立ち上がりデータ伝達部と、
    前記立下りデータを前記低電圧立下りクロックに同期させて出力するための低電圧立下りデータ伝達部と
    を含むことを特徴とする請求項２に記載のデータ出力回路。
  11. 前記低電圧立ち上がりデータ伝達部は、
    前記立ち上がりデータを入力とするインバータを含み、
    前記インバータは、前記低電圧立ち上がりクロックにスイッチングされることを特徴とする請求項１０に記載のデータ出力回路。
  12. 前記低電圧立下りデータ伝達部は、
    前記立下りデータを入力とするインバータを含み、
    前記インバータは前記低電圧立下りクロックにスイッチングされることを特徴とする請求項１１に記載のデータ出力回路。
  13. 前記低電圧立ち上がりデータ伝達部は、
    前記立ち上がりデータを入力とするインバータと、
    前記低電圧立ち上がりクロックにスイッチングされて前記インバータの出力を制御する伝達ゲートと
    を含むことを特徴とする請求項１０に記載のデータ出力回路。
  14. 前記低電圧立下りデータ伝達部は、
    前記立下りデータを入力とするインバータと、
    前記低電圧立下りクロックにスイッチングされて前記インバータの出力を制御する伝達ゲートと
    を含むことを特徴とする請求項１３に記載のデータ出力回路。
  15. 前記データリピータは、
    前記高電圧データを受け取って、前記外部電圧確認信号に応答して、出力データを出力するための高電圧データリピータと、
    前記低電圧データを受け取って、前記外部電圧確認信号に応答して、前記出力データに出力するための低電圧データリピータと
    を含むことを特徴とする請求項２に記載のデータ出力回路。
  16. 前記高電圧データリピータは、
    前記高電圧データを反転させて一時格納するための第１ラッチと、
    前記第１ラッチの出力を前記外部電圧確認信号に制御されて出力するための第１インバータと
    を含むことを特徴とする請求項１５に記載のデータ出力回路。
  17. 前記低電圧データリピータは、
    前記低電圧データを反転させて一時格納するための第２ラッチと、
    前記第２ラッチの出力を前記外部電圧確認信号に制御されて出力するための第２インバータと
    を含むことを特徴とする請求項１６に記載のデータ出力回路。
  18. 前記高電圧データリピータは、
    前記高電圧データを反転させて一時格納するための第１ラッチと、
    前記第１ラッチの出力を前記外部電圧確認信号に制御されて伝達するための第１伝達ゲートと
    を含むことを特徴とする請求項１５に記載のデータ出力回路。
  19. 前記低電圧データリピータは、
    前記低電圧データを反転させて一時格納するための第２ラッチと、
    前記第２ラッチの出力を前記外部電圧確認信号に制御されて伝達するための第２伝達ゲートと
    を含むことを特徴とする請求項１８に記載のデータ出力回路。
  20. 半導体記憶素子内のコア部に格納されたデータを出力するデータ出力回路において、
    外部から印加されるクロックを受け取って、立ち上がりクロックと立下りクロックとを生成するためのクロック発生部と、
    前記立ち上がりクロックと立下りクロックとを受け取って、外部から印加される外部電圧確認信号に応答して高電圧クロックと低電圧クロックとを出力するためのクロックリピータと、
    前記コア部から出力される前記立ち上がりデータと前記立下りデータとを受け取って、前記高電圧クロックに応答して高電圧データを出力するためのレベルシフタと、
    コア部から出力される立ち上がりデータと立下りデータとを含む前記データを受け取って、低電圧データを前記データ出力手段から出力される低電圧クロックに同期させて前記データ出力手段に出力するためのデータキャリアと、
    前記外部電圧確認信号に制御されて、前記高電圧データと前記低電圧データとのいずれかを出力するための高電圧データリピータと
    を含み、
    前記クロックリピータは、前記外部電圧確認信号が第１論理レベルを有するとき、高電圧立ち上がりクロック及び高電圧立下りクロックを出力し、前記外部電圧確認信号が第２論理レベルを有するとき、低電圧立ち上がりクロック及び低電圧立下りクロックを出力することを特徴とするデータ出力回路。
  21. 前記クロックリピータは、
    前記立ち上がりクロックを受け取って、前記外部電圧確認信号に応答して高電圧立ち上がりクロックと低電圧立ち上がりクロックとのいずれかを出力する立ち上がりクロックリピータと、
    前記立下りクロックを受け取って、前記外部電圧確認信号に応答して高電圧立下りクロックと低電圧立下りクロックとのいずれかを出力する立下りクロックリピータと
    を含むことを特徴とする請求項２０に記載のデータ出力回路。
  22. 前記立ち上がりクロックリピータは、
    前記外部電圧確認信号が、第１論理レベルを有する時、前記高電圧立ち上がりクロックを出力する高電圧立ち上がりクロックリピータと、
    前記外部電圧確認信号が第２論理レベルを有する時、前記低電圧立ち上がりクロックを出力する低電圧立ち上がりクロックリピータと
    を含むことを特徴とする請求項２１に記載のデータ出力回路。
  23. 前記高電圧立ち上がりクロックリピータは、
    前記立ち上がりクロックと前記外部電圧確認信号とを入力とする第１ＮＡＮＤゲートと、
    前記第１ＮＡＮＤゲートの出力を反転させるための第１インバータと、
    前記半導体記憶素子を初期化するための初期化信号を用いて、前記第１インバータの出力が出力されることを防止するためのスイッチング手段と
    を含むことを特徴とする請求項２２に記載のデータ出力回路。
  24. 前記低電圧立ち上がりクロックリピータは、
    前記外部電圧確認信号を反転させるための第２インバータと、
    前記第２インバータの出力と前記立ち上がりクロックとを入力とする第２ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートの出力を反転させるための第３インバータと
    を含むことを特徴とする請求項２３に記載のデータ出力回路。
  25. 前記立下りクロックリピータは、
    前記外部電圧確認信号が第１論理レベルを有する時、前記高電圧立下りクロックを出力するための高電圧立下りクロックリピータと、
    前記外部電圧確認信号が第２論理レベルを有する時、前記低電圧立下りクロックを出力するための低電圧立下りクロックリピータと
    を含むことを特徴とする請求項２１に記載のデータ出力回路。
  26. 前記高電圧立下りクロックリピータは、
    前記立下りクロックと前記外部電圧確認信号とを入力とする第１ＮＡＮＤゲートと、
    前記第１ＮＡＮＤゲートの出力を反転させるための第１インバータと、
    前記半導体記憶素子を初期化するための初期化信号を用いて、前記インバータの出力が出力されることを防止するためのスイッチング素子と
    を含むことを特徴する請求項２５に記載のデータ出力回路。
  27. 前記低電圧立下りクロックリピータは、
    前記外部電圧確認信号を反転させるための第２インバータと、
    前記第２インバータの出力と前記立ち上がりクロックとを入力とする第２ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートの出力を反転させるための第３インバータと
    を含むことを特徴とする請求項２６に記載のデータ出力回路。
  28. 前記データキャリアは、
    前記立ち上がりデータを前記低電圧立ち上がりクロックに同期させて出力するための低電圧立ち上がりデータ伝達部と、
    前記立下りデータを前記低電圧立下りクロックに同期させて出力するための低電圧立下りデータ伝達部と
    を含むことを特徴とする請求項２６に記載のデータ出力回路。
  29. 前記低電圧立ち上がりデータ伝達部は、
    前記立ち上がりデータを入力とするインバータを含み、
    前記インバータは、前記低電圧立ち上がりクロックにスイッチングされることを特徴とする請求項２０に記載のデータ出力回路。
  30. 前記低電圧立下りデータ伝達部は、
    前記立下りデータを入力とするインバータを含み、
    前記インバータは、前記低電圧立下りクロックにスイッチングされることを特徴とする請求項２９に記載のデータ出力回路。
  31. 前記低電圧立ち上がりデータ伝達部は、
    前記立ち上がりデータを入力とするインバータと、
    前記低電圧立ち上がりクロックにスイッチングされて、前記インバータの出力を制御する伝達ゲートと
    を含むことを特徴とする請求項３０に記載のデータ出力回路。
  32. 前記低電圧立下りデータ伝達部は、
    前記立下りデータを入力とするインバータと、
    前記低電圧立下りクロックにスイッチングされて、前記インバータの出力を制御する伝達ゲートと
    を含むことを特徴とする請求項２９に記載のデータ出力回路。
  33. 前記データリピータは、
    前記高電圧データを受け取って、前記外部電圧確認信号に応答して出力データを出力するための高電圧データリピータと、
    前記低電圧データを受け取って、前記外部電圧確認信号に応答して前記出力データに出力するための低電圧データリピータと
    を含むことを特徴とする請求項２０に記載のデータ出力回路。
  34. 前記高電圧データリピータは、
    前記高電圧データを反転させて一時格納するための第１ラッチと、
    前記第１ラッチの出力を前記外部電圧確認信号に制御されて出力するための第１インバータと
    を含むことを特徴とする請求項３３に記載のデータ出力回路。
  35. 前記低電圧データリピータは、
    前記低電圧データを反転させて一時格納するための第２ラッチと、
    前記第２ラッチの出力を前記外部電圧確認信号に制御されて出力するための第２インバータと
    を含むことを特徴とする請求項３４に記載のデータ出力回路。
  36. 前記高電圧データリピータは、
    前記高電圧データを反転させて一時格納するための第１ラッチと、
    前記第１ラッチの出力を前記外部電圧確認信号に制御されて伝達するための第１伝達ゲートと
    を含むことを特徴とする請求項３４に記載のデータ出力回路。
  37. 前記低電圧データリピータは、
    前記低電圧データを反転させて一時格納するための第２ラッチと、
    前記第２ラッチの出力を前記外部電圧確認信号に制御されて伝達するための第２伝達ゲートを含むことを特徴とする請求項３６に記載のデータ出力回路。
  38. 半導体記憶素子内のコア部に格納されたデータを出力するデータ出力方法において、
    （ａ）外部から印加されるクロックを用いて、立ち上がりクロックと立下りクロックとを生成するステップと、
    （ｂ）外部から印加される電圧確認信号に制御されて、前記立ち上がりクロックと立下りクロックを高電圧クロックあるいは低電圧クロックに出力するステップと、
    （ｃ）前記高電圧クロックに同期させて、前記データの電位がシフトされた高電圧データを出力するステップと、
    （ｄ）前記低電圧クロックに同期させて、前記データを低電圧データとして伝達するステップと、
    （ｅ）前記電圧確認信号に制御されて、前記高電圧データあるいは低電圧データを出力するステップと
    を含み、
    前記ステップ（ｂ）は、
    前記外部電圧確認信号が第１論理レベルを有するとき、高電圧立ち上がりクロック及び高電圧立下りクロックを出力し、前記外部電圧確認信号が第２論理レベルを有するとき、低電圧立ち上がりクロック及び低電圧立下りクロックを出力するステップを含むことを特徴とするデータ出力方法。
  39. 前記ステップ（ｂ）は、
    （ｂ１）前記電圧確認信号に制御されて、前記立ち上がりクロックを高電圧立ち上がりクロックと低電圧立ち上がりクロックとに出力するステップと、
    （ｂ２）前記電圧確認信号に制御されて、前記立下りクロックを高電圧立下りクロックと低電圧立下りクロックとに出力するステップと
    を含むことを特徴とする請求項３８に記載のデータ出力方法。
  40. 前記ステップ（ｂ１）は、
    前記電圧確認信号が第１論理状態である場合、前記立ち上がりクロックを前記高電圧立ち上がりクロックに出力するステップと、
    前記電圧確認信号が第２論理状態である場合、前記立ち上がりクロックを前記低電圧立ち上がりクロックに出力するステップと
    を含むことを特徴とする請求項３９に記載のデータ出力方法。
  41. 前記ステップ（ｂ２）は、
    前記電圧確認信号が第１論理状態である場合、前記立下りクロックを前記高電圧立下りクロックに出力するステップと、
    前記電圧確認信号が第２論理状態である場合、前記立下りクロックを前記低電圧立下りクロックに出力するステップと
    を含むことを特徴とする請求項３９に記載のデータ出力方法。
  42. 前記データは、
    立ち上がりデータと立下りデータとを含み、
    前記ステップ（ｄ）は、
    前記立ち上がりデータを前記低電圧立ち上がりクロックに同期させて出力するステップと、
    前記立下りデータを前記低電圧立下りクロックに同期させて出力するステップと
    を含むことを特徴とする請求項３８に記載のデータ出力方法。
  43. 前記ステップ（ｅ）は、
    前記電圧確認信号に制御されて、前記高電圧データを出力するステップと、
    前記電圧確認信号に制御されて、前記低電圧データを出力するステップと
    を含むことを特徴とする請求項３９に記載のデータ出力方法。
  44. 半導体記憶素子内のコア部に格納されたデータを出力するデータ出力方法において、
    （ａ）外部から印加されるクロックを用いて、立ち上がりクロックと立下りクロックとを生成するステップと、
    （ｂ）外部から印加される電圧確認信号に制御されて、前記立ち上がりクロックと立下りクロックとを高電圧クロックあるいは低電圧クロックに出力するステップと、
    （ｃ）前記高電圧クロックを用いて、前記データを出力するステップと、
    （ｄ）前記低電圧クロックを用いて、前記データを出力するステップと
    を含み、
    前記ステップ（ｂ）は、
    前記外部電圧確認信号が第１論理レベルを有するとき、高電圧立ち上がりクロック及び高電圧立下りクロックを出力し、前記外部電圧確認信号が第２論理レベルを有するとき、低電圧立ち上がりクロック及び低電圧立下りクロックを出力するステップを含むことを特徴とするデータ出力方法。
  45. 前記ステップ（ｃ）は、
    前記高電圧クロックに同期させて、前記データの電位がシフトされた高電圧データを出力するステップと、
    前記電圧確認信号に制御されて、前記高電圧データを出力するステップと
    を含むことを特徴とする請求項４４に記載のデータ出力方法。
  46. 前記ステップ（ｄ）は、
    前記低電圧クロックに同期させて、前記データを低電圧データに出力するステップと、
    前記電圧確認信号に制御されて前記低電圧データを出力するステップと
    を含むことを特徴とする請求項４４に記載のデータ出力方法。
  47. 前記ステップ（ｂ）は、
    前記電圧確認信号に制御されて、前記立ち上がりクロックを高電圧立ち上がりクロックと低電圧立ち上がりクロックとに出力するステップと、
    前記電圧確認信号に制御されて、前記立下りクロックを高電圧立下りクロックと低電圧立下りクロックとに出力するステップと
    を含むことを特徴とする請求項４４または４６に記載のデータ出力方法。
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